CN111769111B - 半导体结构 - Google Patents

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Abstract

本发明公开了一种半导体结构。本发明的特征在于，在两导电组件(例如栅极或触点结构)之间形成多层的电介质层。其中下方的电介质层具有双层凹陷顶面，因此当上方电介质层形成后可以在两电介质层之间形成包含有空孔的电介质层。此结构有助于降低两导电组件之间的寄生电容，提高整体组件质量。

Description

半导体结构
技术领域
本发明有关于半导体领域，尤其是一种具有多层的凹陷电介质层的半导体结构，具有降低导电组件之间寄生电容的功效。
背景技术
由于半导体组件朝向高密度化发展，单元面积内的组件尺寸不断减小。半导体组件因其尺寸小，功能多和/或制造成本低而广泛用于电子工业。半导体组件分为储存逻辑数据的半导体组件，操作、处理逻辑数据操作的半导体逻辑组件，或是同时具有半导体储存组件的功能和半导体逻辑组件和/或其他半导体组件功能的混合半导体组件。
随着半导体工艺之线宽不断缩小，半导体组件之尺寸不断地朝微型化发展，然而，由于目前半导体工艺之线宽微小化至一定程度后，具金属栅极之半导体结构的整合工艺亦浮现出更多挑战与瓶颈。
发明内容
本发明公开了一种半导体结构，包括衬底，两相邻的导电结构，位于所述衬底上方，以及第一电介质层与第二电介质层位于所述两相邻的导电结构之间，其中所述第二电介质层位于所述第一电介质层上，且所述第二电介质结构底部有一第一凹陷部以及一第二凹陷部，其中所述第二凹陷部低于所述第一凹陷部。
可选的，其中所述衬底中更包含有复数个浅沟渠隔离，其中所述两栅极结构位于所述浅沟渠隔离上。
可选的，其中所述第一凹陷部以及所述第二凹陷部位于所述浅沟渠隔离上。
可选的，其中所述衬底中更包含有复数个主动区，位于所述浅沟渠隔离旁。
可选的，其中所述第一凹陷部以及所述第二凹陷部均位于所述主动区上。
可选的，其中所述主动区包含有一鳍状结构。
可选的，其中所述第一凹陷部具有第一宽度，所述第二凹陷部具有第二宽度，且所述第二宽度小于所述第一宽度。
可选的，其中所述第二电介质层包含有一凹陷顶面。
可选的，其中所述第二凹陷部的材质与所述第一凹陷部的材质不同。
可选的，其中所述第二凹陷部为圆弧形或矩形。
可选的，其中更包含有至少一空孔位于所述第一电介质层与所述第二凹陷部之间。
可选的，其中所述导电结构包含栅极结构或触点结构，其中所述栅极结构是导电层与栅极遮蔽层的堆叠结构。
可选的，其中部分所述第二电介质层的最底部高过于所述栅极结构的所述导电层的最顶部。
本发明的特征在于，在两导电组件(例如栅极或触点结构)之间形成多层的电介质层。其中下方的电介质层具有双层凹陷顶面，因此当上方电介质层形成后可以在两电介质层之间形成包含有空孔的电介质层。此结构有助于降低两导电组件之间的寄生电容，提高整体组件质量。
附图说明
图1到图5绘示本发明第一实施例之制作方法的步骤示意图。
图6绘示本发明第二实施例之半导体组件结构示意图。
图7以及图8绘示本发明第三优选实施例之半导体组件结构示意图。
图9绘示本发明第四实施例之半导体组件结构示意图。
其中，附图标记说明如下：
100 基底
101 主动区域(鳍状结构)
102 浅沟渠隔离
110 牺牲组件
112 侧壁子
117 接触洞蚀刻停止层
130 栅极结构
132 高电介质常数栅极电介质层
134 功函数金属层
136 阻障层
138 金属栅极
200 第一电介质层
210 第一电介质层
212 第一凹陷部
300 第二电介质层
313 空孔
400 触点结构
401 黏着层
402 导电层
403 导电焊盘
500 栅极结构
501 导电层
502 触点结构
503 栅极遮蔽层
S1 顶面
S2 顶面
S3 凹面
S4 顶面
S5 顶面
W1 宽度
W2 宽度
具体实施方式
下文已揭露足够的细节俾使所述领域的技术人员得以具以实施。再者, 一些本领域技术人员熟知的对象结构与操作流程不再多加详述。当然,本发明中亦可应用其他的实施例,或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性及电性上的改变。
同样的,附图的实施例仅为示意且为清楚描述部分细节并未完全依照比例绘制。此外,为求简易明确,当多个实施例具有部分相近的特征时,此相近特征将以同样的实质标记表示。
请参考图1至图5，其绘示本发明第一实施例之制作方法的步骤示意图。首先，如图1所示，提供一基底100。基底100可以是具有半导体材料的基底，例如是硅基底(siliconsubstrate)、磊晶硅(epitaxial silicon substrate)、硅锗半导体基底(silicongermanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator，SOI) 基底等，也可以是具有非半导体材质之基底，例如是玻璃基底(glasssubstrate)，但不以此为限。此外，可预先于基底100选择性地形成至少一个浅沟渠隔离(shallow trench isolation，STI)102，以藉由浅沟渠隔离102 定义出各主动区域101。其中，各主动区域101可以是鳍状结构，位于各浅沟渠隔离102旁。浅沟渠隔离的材质例如为氧化硅，但不以此为限。
基底100上还包含有至少两个以上牺牲组件110，牺牲组件110材质例如为多晶硅，但不以此为限。在后续的步骤中，牺牲组件110可以被替换成其他组件，例如栅极结构、导电触点结构等。各牺牲组件110两旁设置有侧壁子112，侧壁子112可以是单层或是多层结构，本发明不以此为限。值得注意的是，在本实施例中，各牺牲组件110制作在浅沟渠隔离102上。
再者，本发明还可于基底100上进一步形成一接触洞蚀刻停止层(contact etchstop layer；CESL)117，覆盖两牺牲组件110，接触洞蚀刻停止层可为单一层或复合层，以对后续形成的栅极结构施加所需的压缩应力或是伸张应力，但并不以此为限。在其他实施例中，也可省略接触洞蚀刻停止层的设置。
然后如图2-3所示，形成一第一电介质层200于基底100上，并且覆盖牺牲组件110与侧壁子112。值得注意的是，本实施例中选择以填洞(gap fill) 能力优选的材质作为第一电介质层200的材料，且不进行平坦化步骤，因此第一电介质层200会共形地(conformally)形成在牺牲栅极100与侧壁子112 上。接着可在选择性进行一退火步骤，以固化第一电介质层200。但在其他实施例中，可以省略上述退火步骤。本实施例中，第一电介质层200的材质例如为氮化硅，但不限于此。
而后，如图3所示，对第一电介质层200进行一回蚀刻工艺，例如是一干蚀刻工艺、湿蚀刻工艺或是依序进行干蚀刻工艺及湿蚀刻工艺，以移除部分的第一电介质层200，形成第一电介质层210，并使部分牺牲组件110与部分侧壁子112自第一电介质层210中暴露出。也就是说，第一电介质层210 仅覆盖各牺牲组件110与侧壁子112的下半部，并且，第一电介质层210的一顶面S1低于牺牲组件110的一顶面S2，如第3图所示。值得注意的是，如前所述，第一电介质层200会共形地形成在牺牲栅极100与侧壁子112上，因此回蚀刻步骤之后，两牺牲组件110之间的第一电介质层具有一凹面S3，此处的凹面S3也可以被定义为第一凹陷部。本发明中，凹面S3可能是弧面或平面，本实施例中以凹陷弧面为例。另外，若有形成接触蚀刻停止层117，则第一电介质层210位在接触洞蚀刻停止层117上，并接触接触洞蚀刻停止层的一侧壁下部。
值得注意的是，由于两牺牲组件110之间的距离较宽，因此第一电介质层210的凹面S3的面积也较大，在回蚀刻的步骤中，容易造成蚀刻凹陷 (dishing)现象。也就是说，位于靠近中央部分的第一电介质层210被蚀刻的速率较快。在本实施例中，可以调整蚀刻参数，刻意使得上述凹陷现象加剧且变得更明显，例如当回蚀刻步骤完成后，第一电介质层210的凹面S3靠近中央的部分，可能会产生一第二凹陷部212，其中第二凹陷部212具有一顶面S4，且顶面S4低于凹面S3。另外凹面S3(也就是第一凹陷部)的宽度定义为W1，第二凹陷部212的宽度定义为W2，其中W1>W2。也就是说，从剖面图来看，在凹面S3中额外又再形成一个第二凹陷部212，其中第二凹陷部212 的底部可能是平坦底面或是弧状底面都可属于本发明的涵盖范围内。
另外，第一凹陷部(凹面S3)与第二凹陷部212可以视牺牲组件110的位置，两者均位于浅沟渠隔离102上方，也就是说第一凹陷部(凹面S3)与第二凹陷部212都位于两牺牲组件之间的浅沟渠隔离102上方，或是两者均位于主动区域101上方，也就是说第一凹陷部(凹面S3)与第二凹陷部212都位于两牺牲组件之间的主动区域101上方，都属于本发明的涵盖范围。
申请人发现，上述经由加剧凹陷现象而在第一凹陷部(凹面S3)顶部产生第二凹陷部212，具有降低组件之间寄生电容的功效。举例来说，此处所形成的第二凹陷部212可能会在后续步骤中形成空孔(void)。若后续牺牲组件 110被制作成栅极或是触点结构等导电组件，则此空孔有助于降低两导电组件之间产生的寄生电容。
接着，如图4所示，在基底100上全面地形成一第二电介质层300，覆盖牺牲组件110、侧壁子112及第一电介质层210。详言之，可全面型地于基底100及第一电介质层210上覆盖一第二电介质材料层(未绘示)，第二电介质材料层可选择与第一电介质层210相同或不同的材质。其后，则再操作另一平坦化工艺，例如是化学机械抛光工艺或蚀刻工艺，以形成第5图所示的第二电介质层300。
本实施例中，由于第一电介质层210具有凹陷的顶面，因此当第二电介质层300形成在第一电介质层顶部时，也可能具有一凹陷的顶面S5。但在本发明的其他实施例中，若第二电介质层300的沉积厚度较厚，再加上平坦化步骤，也可以让第二电介质层300具有平坦的顶面。
第二电介质层300可以选择与第一电介质层210相同的材质，例如氮化硅。但是第二电介质层300也可以选择与第一电介质层不同的材料，例如选择流动性较差的绝缘材料，如氧化硅、氮氧化硅等。因此，第二电介质层形成于第一电介质层210的凹面S3上方时，可能不会完全填满第二凹陷部212，而在第二凹陷部212中留下部分空隙，此时被留下的空隙就被定义为空孔 313。空孔313有助于降低后续两导电组件之间的寄生电容。
接着，可以将牺牲组件110替换成其他导电组件，例如金属栅极或是触点结构等。本实施例中以替换成金属栅极为例，可进行一金属栅极替换步骤 (replacement metalgate,RMG)。移除各牺牲组件110，并且形成一凹槽(图未示)，并且于凹槽内依序形成高电介质常数栅极电介质层132、功函数金属层134、阻障层136、及金属栅极138，以形成栅极结构130。如图5所示，栅极结构130包含一高电介质常数(High-K)栅极电介质层132、一功函数金属层134、一阻障层136、一栅极138以及上述的侧壁子112。于一优选实施例中，高电介质常数栅极电介质层132可以为一稀土金属氧化物层或镧系金属氧化物层，例如氧化铪(hafnium oxide；HfO2)、硅酸铪氧化合物(hafnium silicon oxide；HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride； HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalumoxide，Ta2O5)、氧化锆(zirconium oxide；ZrO2)、硅酸锆氧化合物(zirconium siliconoxide； ZrSiO4)、锆酸铪(hafnium zirconium oxide；HfZrO)、氧化镱(yttrium oxide；Yb2O3)、氧化硅镱(yttrium silicon oxide；YbSiO)、铝酸锆(zirconium aluminate；ZrAlO)、铝酸铪(hafnium aluminate；HfAlO)、氮化铝(aluminum nitride；AlN)、氧化钛(titanium oxide；TiO2)、氮氧化锆(zirconium oxynitride；ZrON)、氮氧化铪(hafniumoxynitride；HfON)、氮氧硅锆 (zirconium silicon oxynitride；ZrSiON)、氮氧硅铪(hafnium silicon oxynitride；HfSiON)、锶铋钽氧化物(strontium bismuth tantalate；SrBi2Ta2O9；SBT)、锆钛酸铅(lead zirconate titanate；PbZrxTi1-xO3；PZT) 或钛酸钡锶(barium strontium titanate；BaxSr1-xTiO3；BST)，但不以上述为限。功函数金属层134及阻障层136例如是透过物理气相沈积(physical vapor deposition；PVD)形成，功函数金属层134可以是一P型功函数金属层，例如是镍(Ni)、钨(W)、钼(Mo)、钽(Ta)、钛(Ti)的氮化物，或是一N型功函数金属层，例如是铝化钛(titanium aluminides；TiAl)、铝化锆 (aluminumzirconium；ZrAl)、铝化钨(aluminum tungsten；WAl)、铝化钽 (aluminum tantalum；TaAl)或铝化铪(aluminum hafnium；HfAl)，阻障层 136例如是钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)，但不以上述为限。本领域者应可轻易理解，本发明的栅极结构130的形成方式与材质并不以前述为限。
在其他实施例中，如果将牺牲组件制作成触点结构，则可能在移除牺牲组件110并形成凹槽(图未示)后，填入一黏着层及一导电层于凹槽中。其中，黏着层例如是钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合；而导电层例如是钨(W)层、铜(Cu)层或铝(Al)层，但不以此为限。
下文将针对本发明之半导体结构的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
图6绘示本发明第二优选实施例之半导体组件结构示意图。本实施例的半导体结构制作步骤大致上和前述第一优选实施例相同，在此不再赘述。与前述第一优选实施例不同之处在于，本实施例的凹面S3为平面，第二凹陷部 212的底部(顶面S4)也呈现平坦的底面。这种结构可以藉由控制回蚀刻的参数来达成。其余特征均与上述第一优选实施例相同，在此不多加赘述。
图7以及图8绘示本发明第三优选实施例之半导体组件结构示意图。在本实施例中，调整第一电介质层形成的工艺参数，让第一电介质层210具有 U型剖面结构。接下来，如图8所示，形成第二电介质层300覆盖在第一电介质层上，一部分的第二电介质层300填入由U型剖面结构的第一电介质层 210所形成的凹槽中。但本优选实施例中仍空孔313仍存在。但本发明不限于此，在其他实施例中，第二电介质层300有可能填入空孔所在的位置而将空孔消除。
此外，本优选实施例中，牺牲组件110替换成其他导电组件，例如替换成触点结构400。包含有黏着层401、导电层402以及导电焊盘403。在本优选实施例中，触点结构400可能例如为位线触点结构(bit line contact)。而部分的第二电介质层300覆盖在导电组件上，例如覆盖在导电焊盘403上。此结构也属于本发明的涵盖范围内。
图9绘示本发明第四优选实施例之半导体组件结构示意图。在本优选实施例中，牺牲组件110被替换成一栅极结构以及一触点结构(或一栅极遮蔽层) 的堆叠结构。更详细说明，本实施例中的栅极结构500包含有一导电层501，然后触点结构502与栅极遮蔽层503均位于栅极结构500的导电层501上。导电层501与触点结构502都例如是金属等导电材质，栅极遮蔽层503例如是氮化硅等绝缘材质。其中优选而言，第二电介质层300的最底部(如图9的虚线位置所标示)高于栅极结构500的导电层501的最顶部。其余特征均与上述第一优选实施例相同，在此不多加赘述。
综上所述，本发明的特征在于，在两导电组件(例如栅极或触点结构)之间形成多层的电介质层。其中下方的电介质层具有双层凹陷顶面，因此当上方电介质层形成后可以在两电介质层之间形成包含有空孔的电介质层。此结构有助于降低两导电组件之间的寄生电容，提高整体组件质量。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种半导体结构，其特征在于，包括:
衬底；
两相邻的栅极结构，位于所述衬底上方；以及
第一电介质层与第二电介质层位于两相邻的所述栅极结构之间，其中所述第二电介质层位于所述第一电介质层上，所述第一电介质层的最底部高于所述栅极结构的最底部，且所述第二电介质层底部有一第一凹陷部以及一第二凹陷部，其中所述第二凹陷部位于所述第一凹陷部内且所述第二凹陷部的宽度小于所述第一凹陷部的宽度，所述第二凹陷部低于所述第一凹陷部，且包含有至少一空孔位于所述第一电介质层与所述第二电介质层之间的所述第二凹陷部中。
2.根据权利要求1所述的半导体结构, 其特征在于，其中所述衬底中更包含有复数个浅沟渠隔离，其中两相邻的所述栅极结构位于所述浅沟渠隔离上。
3.根据权利要求2所述的半导体结构, 其特征在于，其中所述第一凹陷部以及所述第二凹陷部位于所述浅沟渠隔离上。
4.根据权利要求2所述的半导体结构, 其特征在于，其中所述衬底中更包含有复数个主动区，位于所述浅沟渠隔离旁。
5.根据权利要求4所述的半导体结构, 其特征在于，其中所述第一凹陷部以及所述第二凹陷部均位于所述主动区上。
6.根据权利要求4所述的半导体结构, 其特征在于，其中所述主动区包含有一鳍状结构。
7.根据权利要求1所述的半导体结构, 其特征在于，其中所述第二电介质层包含有一凹陷顶面。
8.根据权利要求1所述的半导体结构, 其特征在于，其中所述第二凹陷部的材质与所述第一凹陷部的材质不同。
9.根据权利要求1所述的半导体结构, 其特征在于，其中所述第二凹陷部为圆弧形或矩形。
10.根据权利要求1所述的半导体结构, 其特征在于，其中所述栅极结构是导电层与栅极遮蔽层的堆叠结构。
11.根据权利要求10所述的半导体结构, 其特征在于，其中所述第一电介质层具有U型剖面结构。
12.根据权利要求11所述的半导体结构, 其特征在于， 其中所述第二电介质层位于具有所述U型剖面结构的所述第一电介质层上。
13.根据权利要求12所述的半导体结构, 其特征在于， 其中部分所述第二电介质层位于两相邻的所述栅极结构上方。
14.根据权利要求12所述的半导体结构, 其特征在于，其中部分所述第二电介质层的最底部高过于所述栅极结构的所述导电层的最顶部。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1606150A (zh) * 2003-10-08 2005-04-13 台湾积体电路制造股份有限公司 单一晶体管型随机存取存储器的制造方法及其电容器结构
CN103066075A (zh) * 2011-09-01 2013-04-24 三星电子株式会社 半导体器件及其制造方法

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* Cited by examiner, † Cited by third party
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CN212182324U (zh) * 2020-06-19 2020-12-18 福建省晋华集成电路有限公司 半导体结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1606150A (zh) * 2003-10-08 2005-04-13 台湾积体电路制造股份有限公司 单一晶体管型随机存取存储器的制造方法及其电容器结构
CN103066075A (zh) * 2011-09-01 2013-04-24 三星电子株式会社 半导体器件及其制造方法

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