TWI633669B - 半導體元件及其製程 - Google Patents

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Abstract

本發明提供一種半導體元件及其製程。該半導體元件包含：複數個閘極結構、一源極/汲極區、一第一介電層以及一浮設側壁子。其中，該些閘極結構位在一基底上，且各閘極結構包含一閘極以及一側壁子，該側壁子環繞該閘極。該源極/汲極區位在該閘極的兩側。該第一介電層位在該基底上且具有低於該閘極的一高度。該浮設側壁子位在該第一介電層以及該側壁子的一側壁之上。

Description

半導體元件及其製程
本發明係關於一種半導體元件及其製作方法，特別是關於一種具有一浮設側壁子的半導體元件及其製作方法。
隨著半導體製程之線寬不斷縮小，半導體元件之尺寸不斷地朝微型化發展，然而，由於目前半導體製程之線寬微小化至一定程度後，具金屬閘極之半導體結構的整合製程亦浮現出更多挑戰與瓶頸。
其中，為了使微型化的半導體元件滿足高度集成及高速運作的效果，習用技術利用微型化的佈線通孔與層間介質層形成多層互聯的配線結構。一般而言，配線結構的製程首先是在一介質層中形成一通孔，再依序填入黏著層(adhesive layer)、障蔽層(barrier layer)及導電層(conductive layer)等膜層等。然而，當半導體製程的線寬縮小至14奈米(nm)後，通孔位置及其臨界尺寸(critical dimension)之控制要求亦更形嚴苛，當通孔設置位置或臨界尺寸的偏差過大時，易導致其他元件的損傷，嚴重時，亦會影響半導體元件整體表現。
有鑑於此，習知具金屬閘極之半導體結構仍存在有不理想之缺點，以及依據目前製程技術尚無法順利解決的問題，亟待進一步改良。
本發明之一目的在於提供一種形成半導體元件的方法，其可 輔助定義接觸孔形成位置，避免損傷閘極，有利於形成具有更佳可靠度之元件。
本發明之另一目的在於提供一種半導體元件，其具有一浮設側壁子，可進一步保護該閘極結構，避免閘極損傷。
為達上述目的，本發明之一較佳實施例提供一種形成半導體元件的方法，其包含以下步驟。首先，在一基底上形成一閘極結構，其中，該閘極結構包含一閘極以及一側壁子，該側壁子環繞該閘極。接著，形成一源極/汲極區，該源極/汲極區位在該閘極的兩側。形成一接觸洞停止蝕刻層，覆蓋該閘極結構以及該源極/汲極區，其後，在該接觸洞停止蝕刻層上形成一介電層，其中該介電層具有低於該閘極的一高度，且該閘極的一部分與該接觸洞停止蝕刻層的一部分自該介電層中被暴露出來。最後，在該接觸洞停止蝕刻層的該部分上形成一浮設側壁子，該浮設側壁子環繞該閘極，且該浮設側壁子形成在該介電層之上。
為達上述目的，本發明之一較佳實施例提供一種半導體元件，其包含：複數個閘極結構、一源極/汲極區、一第一介電層以及一浮設側壁子。其中，該些閘極結構位在一基底上，且各閘極結構包含一閘極；以及一側壁子，該側壁子環繞該閘極。該源極/汲極區，該源極/汲極區位在該閘極的兩側。一接觸洞停止蝕刻層，設置在該基底及該閘極結構上，且該第一介電層位在該接觸洞停止蝕刻層上且具有低於該閘極的一高度。該浮設側壁子位在該第一介電層以及該接觸洞停止蝕刻層上。
本發明的半導體元件具有直接設置在閘極結構的側壁上部的浮設側壁子，該浮設側壁子與介電層之間具有蝕刻選擇比，因此，可達到保護閘 極的效果。同時，可藉由浮設側壁子的設置，輔助後續接觸孔的形成位置，可有效提升元件形成的準確性並簡化製程。
100‧‧‧基底
102‧‧‧淺溝渠隔離
124‧‧‧功函數金屬層
125‧‧‧阻障層
126‧‧‧閘極
127‧‧‧犧牲閘極
130‧‧‧閘極結構
131‧‧‧高介電常數閘極介電層
132‧‧‧側壁子
133‧‧‧源極/汲極區
134‧‧‧功函數金屬層
135‧‧‧阻障層
136‧‧‧閘極
137‧‧‧接觸洞蝕刻停止層
138‧‧‧第一帽蓋材料層
139‧‧‧第一帽蓋層
140‧‧‧第二帽蓋層
141‧‧‧浮設側壁材料層
142‧‧‧浮設側壁子
143‧‧‧接觸插塞
143a‧‧‧黏著層
143b‧‧‧導電層
144‧‧‧接觸插塞
144a‧‧‧黏著層
144b‧‧‧導電層
145‧‧‧浮設側壁子
146‧‧‧浮設側壁子
147‧‧‧接觸插塞
147a‧‧‧黏著層
147b‧‧‧導電層
148‧‧‧浮設側壁子
149‧‧‧接觸插塞
149a‧‧‧黏著層
149b‧‧‧導電層
200‧‧‧第一介電層
210‧‧‧第一介電層
220‧‧‧第一介電層
400‧‧‧第二介電層
410‧‧‧第二介電層
420‧‧‧第二介電層
430‧‧‧第二介電層
600‧‧‧第三介電層
第1圖至第9圖繪示了本發明第一實施例之製作方法的步驟示意圖。
第10圖至第11圖繪示了本發明第二實施例之製作方法的步驟示意圖。
第12圖繪示了本發明第三實施例之製作方法的步驟示意圖。
第13圖至第14圖繪示了本發明第四實施例之製作方法的步驟示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第9圖，其繪示本發明第一實施例之製作方法的步驟示意圖。首先，提供一基底100，並於基底100上的一第一介電層200中形成一閘極結構130。基底100可以是具有半導體材料的基底，例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator，SOI)基底等，也可以是具有非半導體材質之基底，例如是玻璃基底(glass substrate)，但不以此為限。此外，可預先於基底100選擇性地形成至少一個淺溝渠隔離(shallow trench isolation，STI)102，以藉由淺溝渠隔離102定義出各主動區域。
如第1圖所示，閘極結構130包含一高介電常數(High-K)閘極介電層131、一功函數金屬層124、一阻障層125、一閘極126以及一側壁子132， 且一源極/汲極區133設置在閘極126的兩側。於一較佳實施例中，高介電常數閘極介電層131可以為一稀土金屬氧化物層或鑭系金屬氧化物層，例如氧化鉿(hafnium oxide；HfO2)、矽酸鉿氧化合物(hafnium silicon oxide；HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride；HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、鋁酸鑭(lanthanum aluminum oxide，LaAlO)、氧化鉭(tantalum oxide，Ta2O5)、氧化鋯(zirconium oxide；ZrO2)、矽酸鋯氧化合物(zirconium silicon oxide；ZrSiO4)、鋯酸鉿(hafnium zirconium oxide；HfZrO)、氧化鐿(yttrium oxide；Yb2O3)、氧化矽鐿(yttrium silicon oxide；YbSiO)、鋁酸鋯(zirconium aluminate；ZrAlO)、鋁酸鉿(hafnium aluminate；HfAlO)、氮化鋁(aluminum nitride；AlN)、氧化鈦(titanium oxide；TiO2)、氮氧化鋯(zirconium oxynitride；ZrON)、氮氧化鉿(hafnium oxynitride；HfON)、氮氧矽鋯(zirconium silicon oxynitride；ZrSiON)、氮氧矽鉿(hafnium silicon oxynitride；HfSiON)、鍶鉍鉭氧化物(strontium bismuth tantalate；SrBi2Ta2O9；SBT)、鋯鈦酸鉛(lead zirconate titanate；PbZrxTi1-xO3；PZT)或鈦酸鋇鍶(barium strontium titanate；BaxSr1-xTiO3；BST)，但不以上述為限。本實施例之閘極結構130的形成方式，例如是先在基底100上預先形成高介電常數閘極介電層131、一犧牲閘極(未繪示)、一蓋層(未繪示)及側壁子132，接著於該犧牲閘極兩側基底100中形成源極/汲極區133，再於基底100上全面形成一第一介電材料層(未繪示)。之後，透過一平坦化製程，如化學機械拋光製程、蝕刻製程或兩者之組合，移除一部分的第一介電材料層以形成第一介電層200，並完全移除該蓋層及該犧牲閘極以形成一閘極溝渠(未繪示)。最後，依序於該閘極溝渠內填入功函數金屬材料層(未繪示)、阻障材料層(未繪示)及金屬閘極材料層(未繪示)，再透過一化學機械拋光製程形成如第1圖所示的功函數金屬層124、阻障層125、及金屬閘極126。
其中，功函數金屬層124及阻障層125例如是透過物理氣相沈積 (physical vapor deposition；PVD)形成，功函數金屬層124可以是一P型功函數金屬層，例如是鎳(Ni)、鎢(W)、鉬(Mo)、鉭(Ta)、鈦(Ti)的氮化物，或是一N型功函數金屬層，例如是鋁化鈦(titanium aluminides；TiAl)、鋁化鋯(aluminum zirconium；ZrAl)、鋁化鎢(aluminum tungsten；WAl)、鋁化鉭(aluminum tantalum；TaAl)或鋁化鉿(aluminum hafnium；HfAl)，阻障層125例如是鈦/氮化鈦(Ti/TiN)或鉭/氮化鉭(Ta/TaN)，但不以上述為限。本領域者應可輕易理解，本發明的閘極結構130的形成方式與材質並不以前述為限。再者，本發明還可選擇在形成該第一介電材料層之前，先於基底100上進一步形成一接觸洞蝕刻停止層(contact etch stop layer；CESL)137，覆蓋該犧牲閘極，接觸洞蝕刻停止層137可為單一層或複合層，以對閘極結構130施加所需的壓縮應力或是伸張應力，但並不以此為限。在其他實施例中，也可省略接觸洞蝕刻停止層137的設置。此外，在另一實施例中，可依據實際元件需求，選擇在形成側壁子之前，於基底先形成一輕摻雜汲極(light doped drain；LDD；未繪示)。
接著，如第2圖至第4圖所示，進行一回蝕刻製程，移除部分的功函數金屬層124、阻障層125及閘極126，以形成U型的功函數金屬層134、U型的阻障層135及閘極136，再於功函數金屬層134、阻障層135及閘極136上方的一溝渠中形成一帽蓋層。在本實施例中，該帽蓋層為一複合層結構，包含一第一帽蓋層139，例如是一氮化矽層，以及一第二帽蓋層140，例如是一氮化鈦層，其形成方式例如是先於該溝渠中填入一第一帽蓋材料層138，如第2圖所示，而後再透過另一平坦化製程，如化學機械拋光製程，移除位在該溝渠之外的第一帽蓋材料層138，如第3圖所示。之後可透過同樣或相似的方式，進行另一回蝕刻製程，移除部分的第一帽蓋材料層138，形成第一帽蓋層139。最後，如第4圖所示，在第一帽蓋層139上形成第二帽蓋層140，但本發明並不限於此。在其他實施例中，帽蓋層也可包含其他材 質或為一單層結構，或者是選擇完全省略該帽蓋層，藉此，可省略前述回蝕刻功函數金屬層、阻障層及閘極等步驟，而選擇直接以如第1圖所示的閘極結構進行後續製程。
而後，如第5圖所示，以第二帽蓋層140及側壁子132作為蝕刻遮罩對第一介電層200進行一回蝕刻製程，例如是一乾蝕刻製程、濕蝕刻製程或是依序進行乾蝕刻製程及濕蝕刻製程，以移除部分的第一介電層200，形成第一介電層210，並使部分的閘極結構130自第一介電層210中暴露出。也就是說，第一介電層210僅覆蓋閘極結構130的下半部，並且，第一介電層210的一頂面低於閘極136的一頂面，但高於閘極136的一半，如第5圖所示。值得注意的是，在本實施例中，第一介電層210位在接觸洞蝕刻停止層137上，是以僅接觸接觸洞蝕刻停止層137的一側壁下部，但本發明並不限於此。在其他實施例中，若省略接觸洞蝕刻停止層的設置，則第一介電層會直接形成在源極/汲極區之上，且僅直接接觸側壁子的側壁下部。
之後，可參照第6圖及第7圖所示，在進行該第一介電層的回蝕刻製程後，於閘極結構130上形成一浮設側壁子142。具體來說，浮設側壁子142的形成方式例如可如第6圖示，在該回蝕刻形成第一介電層210之後，先全面性地形成一浮設側壁材料層141，覆蓋第一介電層210及閘極結構130，再透過一蝕刻製程，例如是乾蝕刻製程，移除部分的浮設側壁材料層141，形成第7圖所示的浮設側壁子142。其中，浮設側壁材料層141較佳具有相對於第二帽蓋層140及第一介電層210具有蝕刻選擇比的材質，例如是氮化矽，但不以此為限。值得注意的是，浮設側壁子142是形成在第一介電層210之上，因此，浮設側壁子142僅接觸接觸洞蝕刻停止層137的一側壁上部，或者是閘極結構130的側壁子132的一側壁上部(當省略接觸接觸洞蝕刻停止層137時)，因而使一部份的第一介電層210會夾設於浮設側壁子142、 閘極結構130與源極/汲極區133之間，如第7圖所示。然而，本發明並不以前述方式為限，在另一實施例中，可進一步選擇在形成該浮設側壁子之後，移除該第二帽蓋層140。
接著，如第8圖所示，在基底100上全面地形成一第二介電層400，覆蓋閘極結構130及第一介電層210。詳言之，在浮設側壁子142形成之後，可全面型地於基底100及第一介電層210上覆蓋一第二介電材料層(未繪示)，第二介電材料層較佳具有與第一介電層210相同的材質，但不以此為限。其後，則再操作另一平坦化製程，同樣可以是化學機械拋光製程或蝕刻製程，以形成第8圖所示的第二介電層400。
最後，如第9圖所示，在第一介電層210及第二介電層400中形成一接觸插塞143，以電性連接源極/汲極區133。接觸插塞143包含一黏著層143a及一導電層143b。其中，黏著層143a例如是鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)或其組合；而導電層143b例如是鎢(W)層、銅(Cu)層或鋁(Al)層，但不以此為限。接觸插塞143的形成方式例如是先依序蝕刻第二介電層400及第一介電層210，在第二介電層400及第一介電層210中形成一接觸孔(未繪示)，而後，再依序於該接觸孔內形成黏著層143a及導電層143b。值得注意的是，在形成該接觸孔時，因浮設側壁子142與該介電層210、400之間具有蝕刻選擇比，因此，該蝕刻製程不會損傷浮設側壁子142，而是沿著浮設側壁子142的外側壁向下蝕刻，形成緊鄰浮設側壁子142的該接觸孔。同時，藉由浮設側壁子142提高接觸孔的製程容許範圍(process window)，進而達到保護閘極結構130的效果。值得注意的是，在接觸插塞143形成之後，一部份的第一介電層210會夾設於浮設側壁子142、閘極結構130與接觸插塞143之間。
由上述步驟即可完成本發明第一實施例的半導體元件，如第9圖示。該半導體元件包含至少一個閘極結構130，是位在基底100的第一介電層210內，閘極結構130包含閘極136以及環繞閘極136的側壁子132。並且，閘極136的兩側設有源極/汲極區133，而接觸洞蝕刻停止層137是覆蓋閘極結構130。該半導體元件另包含浮設側壁子142，是位在接觸洞蝕刻停止層137的一側壁上。具體來說，浮設側壁子142是設置在環繞閘極結構130底部的第一介電層210上，因此，浮設側壁子僅直接接觸接觸洞蝕刻停止層137的該側壁上部，但不以此為限。在另一實施例中，若省略該接觸洞蝕刻停止層，則該浮設側壁子則會直接接觸該閘極結構之側壁子的側壁上部，並同樣位在一部分的第一介電層之上。
此外，該半導體元件更包含電性連接源極/汲極區133的接觸插塞143，接觸插塞143是設置在該第二介電層400及該第一介電層210內，包含黏著層143a及導電層143b。接觸插塞143直接接觸浮設側壁子142，且直接接觸設置於浮設側壁子142正下方的該部分的第一介電層210，藉此，使該部分的第一介電層210位在閘極結構130、接觸插塞143與浮設側壁子142之間。同時，因接觸插塞143是沿著浮設側壁子142形成，因此，接觸插塞143的頂部可具有大於底部的孔徑，有利於製作方式的簡化。
由上述的實施例可知，本發明的半導體元件，主要是在閘極結構的側壁進一步形成一浮設側壁子，該浮設側壁子是位在低於閘極高度的一介電層上，並僅直接接觸閘極結構的側壁上部，藉此達到自對準與保護閘極的效果。同時，藉由該浮設側壁子的設置，輔助後續接觸孔的形成位置，以有效提升元件形成的準確性並簡化製程。然而，本領域通常知識者也應了解，本發明半導體元件也可能以其他方式形成，並不限於前述的步驟。
下文將針對本發明半導體元件製程的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參照第10圖至第11圖，其繪示本發明第二實施例之製作方法的步驟示意圖。本實施例的半導體製程和前述第一實施例的第1圖至第6圖相同，在此不再贅述。如第10圖所示，本實施例與前述實施例之主要差異在於，在形成如第6圖所示之半導體結構後，直接形成覆蓋基底100及閘極結構130的第二介電層410。換言之，本實施例與前述第一較佳實施例的差異在於，在形成浮設側壁材料層141之後，直接在浮設側壁材料層141之上形成第二介電層410。之後，同樣在第一介電層210及第二介電層410中形成一接觸插塞144，包含一黏著層144a及一導電層144b。值得說明的是，本實施例的浮設側壁子145是與接觸插塞144同時形成，並且，部分的浮設側壁子145位在閘極結構130的頂部(第二帽蓋層140)之上，如第11圖所示，以進一步在形成接觸孔時保護閘極結構130的頂部，避免閘極損傷。也就是說，此時，部分的第一介電層210是夾設於浮設側壁子145、閘極結構130、源極/汲極區133與接觸插塞143之間。除前述差異之外，本實施例的其他步驟皆與前述實施例相同，故不再贅述，但本發明並不以此為限，在另一實施例中，也可選擇不形成帽蓋層，則部分的浮設側壁子可直接設置在閘極頂部，以保護該閘極。
請參照第12圖，其繪示本發明第三實施例之製作方法的步驟示意圖。本實施例的半導體製程和前述第一實施例的第1圖至第6圖相同，在此不再贅述。本實施例與前述第一實施例之主要差異在於，在形成如第6圖所示之半導體結構後，先透過一蝕刻製程，例如是乾蝕刻製程，移除部分的浮 設側壁材料層141，形成一側壁子(未繪示)，再透過一薄化製程，例如是採用一蝕刻劑或蝕刻氣體以主要降低該側壁子的垂直高度，形成如第12圖所示的一浮設側壁子146。在一實施例中，該蝕刻劑或蝕刻氣體可包含磷酸(phosphoric acid)，但不以此為限。值得注意的是，浮設側壁子146僅接觸接觸洞蝕刻停止層137的一部分側壁，或者是閘極結構130的側壁子132的一部份側壁(當省略接觸接觸洞蝕刻停止層137時)，使接觸接觸洞蝕刻停止層137的部份上部側壁，或是閘極結構130的側壁子132的部份上部側壁可被暴露出來(未被浮設側壁子146覆蓋)。藉此，後續形成的第二介電層420會直接覆蓋在接觸接觸洞蝕刻停止層137的該部份上部側壁，或是閘極結構130的側壁子132的該部份上部側壁，如第12圖所示。後續，則可如前述第一實施例相同，形成一接觸插塞147(包含一黏著層147a及一導電層147b)，以電性連接源極/汲極區133，其特徵及製程大體上與前述第一實施例相同，故不再贅述。
請參照第13圖至第14圖，其繪示本發明第四實施例之製作方法的步驟示意圖。本實施例與前述第一實施例之主要差異在於，在形成第1圖所示的閘極結構130之前，先進行第一介電層200的回蝕刻製程，形成高度低於犧牲閘極127的第一介電層220，例如是低於犧牲閘極127的一半，如第13圖所示，並接著形成一浮設側壁子148。值得注意的是，浮設側壁子148是形成在第一介電層220之上，因此，浮設側壁子148僅接觸接觸洞蝕刻停止層137的一側壁上部，或者是側壁子132的一側壁上部(當省略接觸接觸洞蝕刻停止層137時)，因而使一部份的第一介電層220會直接接觸接觸接觸洞蝕刻停止層137的該側壁下部，如第13圖所示，或是當省略接觸接觸洞蝕刻停止層137時，直接接觸側壁子132的該側壁下部。而後，在形成如第13圖所示的第二介電層430之後，再如前述第一實施例所述，形成閘極結構130。除前述差異以外，本實施例之浮設側壁子148的形成方式、材質特徵等，第 二介電層430的形成方式與材質特徵等，以及閘極結構130的形成方式與材質特徵等，大體上皆與前述第一實施例相同，故不再贅述。
接著，如第14圖所示，依序形成一第三介電層600，覆蓋在第二介電層上430，以及接觸插塞149(包含一黏著層149a及一導電層1479)，以電性連接源極/汲極區133。值得注意的是，本實施例的接觸插塞149是位在第一介電層220、第二介電層430以及第三介電層600中，如第14圖所示。
綜上而言，本發明提供了一種具有浮設側壁子的半導體元件，以及其製作方法。在本發明的半導體元件中，由於浮設側壁子是直接設置在閘極結構的側壁上部，並與介電層具有蝕刻選擇比，因此，可達到保護閘極的效果。同時，可藉由浮設側壁子的設置，輔助後續接觸孔的形成位置，可有效提升元件形成的準確性並簡化製程。
值得注意的是，前述實施方式是以後閘極(gate last)製程為例，而本領域技藝人士應當了解，本發明亦可應用在前閘極(gate first)製程。此外，前述實施例係以先形成高介電常數閘極介電層為例(即high-K first製程)，而本發明亦可在形成金屬閘極之前再次形成高介電常數之閘極介電層(即high-K last製程)，例如在形成功函數金屬層124之前，可先去除原先生成的高介電常數閘極介電層131，然後再在該閘極溝渠內形成另一高介電常數之閘極介電層，然後再依序形成功函數金屬層以及金屬閘極等結構。此時，位於該閘極溝渠內之該高介電常數閘極介電層則同樣會具有U型剖面(未繪示)。此外，前述實施例係以平面電晶體(planar transistor)之製作方法為例，但本發明亦可應用於其他非平面電晶體(non-planar transistor)，例如鰭狀場效電晶體(FinFET)等，這些實施例均應屬本發明所涵蓋的範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (18)

  1. 一種形成半導體元件的方法，包含以下步驟：在一基底上形成一閘極結構，其中，該閘極結構包含一閘極及一側壁子，該側壁子環繞該閘極在該閘極的兩側形成一源極/汲極區；形成一接觸洞停止蝕刻層，覆蓋該閘極結構以及該源極/汲極區；在該接觸洞停止蝕刻層上形成一介電層，且該閘極結構的一部分與該接觸洞停止蝕刻層的一部分自該介電層中被暴露出來，其中該介電層具有低於該閘極的一高度；以及在該接觸洞停止蝕刻層的該部分上形成一浮設側壁子，該浮設側壁子環繞該閘極結構，且該浮設側壁子形成在該介電層之上。
  2. 如申請專利範圍第1項所述形成半導體元件的方法，其中，該側壁子的一側壁上部未被該浮設側壁子覆蓋。
  3. 如申請專利範圍第1項所述形成半導體元件的方法，其中，該形成該浮設側壁子步驟更包含：在該介電層上形成一浮設側壁材料層，該浮設側壁材料層覆蓋該閘極；以及蝕刻該浮設側壁材料層，形成該浮設側壁子。
  4. 如申請專利範圍第1項所述形成半導體元件的方法，其中，該形成該介電層步驟更包含：在該基底上全面形成一介電材料層，該介電材料層覆蓋該閘極結構；以及 部分移除該介電材料層，形成該介電層。
  5. 如申請專利範圍第1項所述形成半導體元件的方法，其中，該形成閘極結構步驟包含：形成一犧牲閘極及該側壁子；移除該犧牲閘極；以及形成該閘極。
  6. 如申請專利範圍第5項所述形成半導體元件的方法，其中，該介電層是在該閘極形成之前形成。
  7. 如申請專利範圍第1項所述形成半導體元件的方法，其中，該形成閘極結構步驟更包含：移除該閘極的一部分，形成一溝渠；以及在該溝渠中形成一帽蓋層。
  8. 如申請專利範圍第7項所述形成半導體元件的方法，其中，該帽蓋層更包含：在該溝渠中形成一第一帽蓋材料層；移除一部分該第一帽蓋材料層至未填滿該溝渠，以形成一第一帽蓋層；以及在該第一帽蓋層上形成一第二帽蓋層。
  9. 一種半導體元件，其包含：複數個閘極結構，該些閘極結構位在一基底上，各閘極結構包含：一閘極；以及一側壁子，該側壁子環繞該閘極； 一源極/汲極區，該源極/汲極區位在該閘極的兩側；一接觸洞停止蝕刻層，設置在該基底及該閘極結構上；一第一介電層，該第一介電層位在該接觸洞停止蝕刻層上且具有低於該閘極的一高度；以及一浮設側壁子，該浮設側壁子位在該第一介電層以及該接觸洞停止蝕刻層上。
  10. 如申請專利範圍第9項所述半導體元件，其中，該浮設側壁子的一部分覆蓋在該閘極上。
  11. 如申請專利範圍第9項所述半導體元件，其中，該側壁子的一側壁上部未被該浮設側壁子覆蓋。
  12. 如申請專利範圍第9項所述半導體元件，更包含：一帽蓋層，該帽蓋層位在該閘極之上。
  13. 如申請專利範圍第12項所述半導體元件，其中，該帽蓋層包含多層結構。
  14. 如申請專利範圍第9項所述半導體元件，更包含：一第二介電層，位在該第一介電層上；以及一接觸插塞，設置在該第二介電層及該第一介電層內，該接觸插塞電性連接該源極/汲極區。
  15. 如申請專利範圍第14項所述半導體元件，其中，該接觸插塞直接接觸該浮設側壁子。
  16. 如申請專利範圍第14項所述半導體元件，其中，該第一介電層的一部份位在該接觸插塞與該閘極結構之間。
  17. 如申請專利範圍第9項所述半導體元件，其中，該浮設側壁子接觸該接觸洞蝕刻停止層的一側壁上部。
  18. 如申請專利範圍第9項所述半導體元件，更包含：一第二介電層，位在該第一介電層上，並與該閘極結構齊平；一第三介電層，位在該第二介電層上；以及一接觸插塞，設置在該第三介電層、該第二介電層及該第一介電層內，該接觸插塞電性連接該源極/汲極區。
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