CN106463543A - 结晶多纳米片应变沟道fet及其制造方法 - Google Patents

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Abstract

一种场效应晶体管，包括具有应变结晶半导体沟道区的主体层以及在沟道区上的栅极堆叠。栅极堆叠包括与沟道区晶格失配的结晶半导体栅极层以及在栅极层和沟道区之间的结晶栅电介质层。相关的器件和制造方法也被讨论。

Description

结晶多纳米片应变沟道FET及其制造方法
技术领域
本发明构思涉及半导体器件，更具体地，涉及半导体场效应晶体管器件。
背景技术
包括III-V沟道材料的III-V半导体基MOSFET可以具有良好的CV/I特性和在低电压下的相对高的电流。这可以归因于在沟道中可获得的相对高的迁移率以及对于一些半导体/金属组合的相对低的寄生电阻。高迁移率可以至少部分地归因于相对低的电子有效质量。由于在许多III-V半导体中的有效质量的各向同性性质，所以量子限制质量也可以是小的，这可以导致可以是宽的且可以穿入包围沟道的栅电介质层中的电子波函数。栅电介质层可以是在沟道上的非晶层和/或可以使沟道与非晶栅电极分离。在典型结晶沟道的表面上的这样的非晶层的存在可以导致载流子散射(典型地称为表面粗糙(SR)散射)，这可以限制受限电子的迁移率。
包括III-V沟道材料的一些III-V半导体基MOSFET可以包括在沟道周围的结晶缓冲层，诸如，磷化铟(InP)。结晶缓冲层可以具有足以使结晶沟道与非晶层分离并且帮助减小载流子散射的厚度。然而，由于栅电极和沟道反型层的增大的分离，导致这样的缓冲层可以使器件的短沟道性能劣化。因此，结晶缓冲层的使用会将III-V MOSFET的使用限制于相对长的栅极长度(例如，大于约40nm)。
发明内容
技术问题
由于纳米片的(关于finFET)改善的静电学和可堆叠性，IV族半导体基MOSFET，诸如Si和SiGe纳米片晶体管，可以是低于10nm技术的一个选择。然而，改善关于finFET的DC性能会需要相对宽的纳米片以在期望的布局区域中实现足够的Ieff并且需要期望数量的堆叠纳米片层。由于高选择性蚀刻会要求相对于另一类纳米片(例如SiGe或Si)底切一类纳米片(例如Si或SiGe)，所以这会在产生用期望类型的纳米片材料形成的期望的导电沟道上存在加工困难。另外，蚀刻工艺会临时产生围绕纳米片的自由表面，导致任意内在应变弛豫，这会限制纳米片的性能。
问题的解决方案
根据发明构思的一些实施方式，一种场效应晶体管包括具有多个独立栅控的导电沟道的纳米片堆叠。该独立栅控的导电沟道分别包括结晶半导体沟道层、在沟道层上的结晶栅电介质层、和在栅电介质层上与沟道层相对的结晶半导体栅极层。纳米片堆叠通过其的所述层中的层之间的晶格失配而受应变(strained)。
在一些实施方式中，结晶沟道层、结晶栅电介质层和结晶栅极层可以是异质外延层。
在一些实施方式中，场效应晶体管可以是n型器件，结晶沟道层包括硅(Si)。
在一些实施方式中，场效应晶体管可以是p型器件，结晶沟道层包括硅锗(SiGe)。
在一些实施方式中，结晶电介质层可以是氟化钙(CaF2)、硫化锌(ZnS)、氧化镨(Pr2O3)和/或氧化钆(Gd2O3)。
在一些实施方式中，场效应晶体管可以是n型器件，结晶栅极层可以是掺杂的硅锗(SiGe)。
在一些实施方式中，场效应晶体管可以是p型器件，结晶栅极层可以是掺杂的硅(Si)。
根据发明构思的另外实施方式，一种场效应晶体管包括：主体层，包括结晶半导体沟道区域；和在沟道区上的栅极堆叠。栅极堆叠包括与沟道区晶格失配的结晶半导体栅极层，和在栅极层与沟道区之间的结晶栅电介质层。
在一些实施方式中，在沟道区和栅极堆叠之间的界面可以没有非晶材料。例如，栅电介质层可以是直接在沟道区上的高k结晶绝缘层。
在一些实施方式中，栅极层可以直接在栅电介质层上。沟道区和栅极层可以是异质外延应变的半导体层。
在一些实施方式中，沟道区和栅极层可以是不同的IV族材料，栅极层可以相对于沟道区被重掺杂。
在一些实施方式中，沟道区和栅极层中的一个可以是压缩应变的硅锗(SiGe)，沟道区和栅极层中的另一个可以是拉伸应变的硅(Si)。
在一些实施方式中，栅极层可以包括在沟道区的相反表面上的相应的结晶半导体栅极层，栅电介质层可以包括在相应的栅极层与沟道区的相反表面之间的相应的栅电介质层。
在一些实施方式中，包括栅极堆叠和主体层的结构可以被重复堆叠以定义多个独立栅控的沟道区，沟道区和栅极层中的应变在整个所述结构中可以保持。
在一些实施方式中，该结构可以具有大于大约30纳米但小于大约100纳米的宽度。沟道区可以通过具有小于约3纳米厚度的栅电介质层与栅极层分离。在一些实施方式中，沟道区和/或栅极层可以具有小于约10nm的各自的厚度。
在一些实施方式中，在沟道区的相反表面上的相应的栅极层可以是主要栅极层。次要栅极层可以设置在沟道区的相反表面之间的沟道区的至少一个侧壁上。次要栅极层可以由金属材料或掺杂的多晶材料形成。
在一些实施方式中，多个独立栅控的沟道区可以定义从基板突出的鳍状物，次要栅极层可以在鳍状物的相反侧壁上以及在其间的表面上延伸。
在一些实施方式中，非晶绝缘层可以将沟道区的侧壁与次要栅极层分离，次要栅极层可以导电地联接到所有的主要栅极层。
在一些实施方式中，源极区/漏极区可以设置在所述沟道区的相反端上并且导电地联接到所述沟道区并且相邻于在沟道区上的栅极堆叠。非晶绝缘层可以将栅极层的相反侧壁与源极区/漏极区分离。
根据发明构思的其他实施方式，一种制造场效应晶体管的方法，包括提供包括结晶半导体沟道区的主体层、和在沟道区上提供栅极堆叠。栅极堆叠包括与沟道区晶格失配的结晶半导体栅极层和在栅极层与沟道区之间的结晶栅电介质层。
在一些实施方式中，栅电介质层可以是直接形成在沟道区上的高k结晶半导体层。沟道区和栅极层可以是应变的半导体层。
在一些实施方式中，沟道区、栅电介质层和栅极层可以通过异质外延生长形成。
在一些实施方式中，沟道区和栅极层可以由不同的IV族材料形成，栅极层可以相对于沟道区被重掺杂。
在一些实施方式中，沟道区和栅极层中的一个可以是压缩应变的硅锗(SiGe)，沟道区和栅极层中的另一个可以是拉伸应变的硅(Si)。
在一些实施方式中，在提供栅极堆叠时，相应的栅电介质层和在其上的相应的栅极层可以形成在沟道区的相反表面上。
在一些实施方式中，提供栅极堆叠和主体层可以包括形成一结构，该结构包括重复地堆叠栅极堆叠和主体层以定义多个独立栅控的沟道区。
在一些实施方式中，在沟道区的相反表面上的相应的栅极层可以是主要栅极层，次要栅极层可以形成在沟道区的相反表面之间在沟道区的至少一个侧壁上。次要栅极层可以由金属材料或掺杂的多晶材料形成。
在一些实施方式中，多个独立栅控的沟道区可以定义从基板突出的鳍状物，次要栅极层可以形成在鳍状物的相反侧壁上以及在其间的表面上。
在一些实施方式中，在形成次要栅极层之前，沟道区的侧壁可以被选择性地凹进以在其中定义凹陷，非晶绝缘层可以形成在沟道区的侧壁中的凹陷中。非晶绝缘层可以将沟道区与次要栅极层分离。
在一些实施方式中，主要栅极层的相反侧壁可以被选择性地凹进以在其中定义相应的凹陷区，非晶绝缘层可以形成在相应的凹陷区中。源极区/漏极区可以从沟道区的相反端外延生长，非晶绝缘层可以将主要栅极层的相反侧壁与源极区/漏极区分离。
通过回顾以下附图和详细说明，根据一些实施方式的其他器件和/或方法对于本领域的技术人员而言将变得明白。除上述实施方式的任意和所有组合之外，所有这样的额外实施方式旨在被包括在此说明内，在本发明的范围之内，并受到权利要求书的保护。
附图说明
本公开的多个方面通过示例的方式说明并且没有受到附图的限制，同时相同的附图标记指示相同的元件。
图1A是透视图，示出根据本发明构思的一些实施方式的具有结晶沟道、电介质和栅极层的FET。
图1B和1C分别是沿图1A的线B-B’和C-C’截取的截面图。
图2-6是沿图1A的线B-B’截取的截面图，示出根据本发明构思的一些实施方式的制造具有结晶沟道、电介质和栅极层的FET的方法。
图7-12是沿图1A的线C-C’截取的截面图，示出根据本发明构思的一些实施方式的制造具有结晶沟道、电介质和栅极层的FET的方法。
图13是透视图，示出根据本发明构思的另外实施方式的具有结晶沟道、电介质和栅极层的FET。
图14A和14B分别是沿图13的线A-A’和B-B’截取的截面图，示出根据本发明构思的另外实施方式的n沟道FET。
图15A和15B分别是沿图13的线A-A’和B-B’截取的截面图，示出根据本发明构思的另外实施方式的p沟道FET。
图16-20是沿图13的线A-A’截取的截面图，示出根据本发明构思的另外实施方式的制造具有结晶沟道、电介质和栅极层的n型FET的方法。
图21-26是沿图13的线B-B’截取的截面图，示出根据本发明构思的一些实施方式的制造具有结晶沟道、电介质和栅极层的n型FET的方法。
具体实施方式
现在将参考其中示出一些实施方式的附图更充分地描述不同的实施方式。然而，这些发明构思可以以不同的形式实现而不应该理解为限于在此阐述的实施方式。然而，提供这些实施方式使得此公开彻底和完整，并将向本领域技术人员充分传达发明构思。在附图中，层和区域的尺寸和相对尺寸没有按比例示出，并且在有些情况下为了清晰可以被夸大。
给出以下说明使得本领域一般技术人员能够实施和使用本发明，并且以下说明提供在专利申请的上下文以及它的必要物中。对于在此描述的示范性实施方式以及一般原理和特征的各种变型将容易明显。示范性实施方式主要在特定实施中提供的特定方法和系统方面被描述。然而，在其他实施中，方法和系统将有效地操作。短语诸如“示范性实施方式”、“一个实施方式”和“另一个实施方式”可以涉及相同或不同的实施方式以及涉及多个实施方式。将关于具有某些组件的系统和/或装置描述实施方式。然而，系统和/或装置可以包括比示出的组件更多或更少的组件，并且可以做出在组件的布置和类型上的改变而没有脱离本发明的范围。示范性实施方式也将在具有某些步骤的特定方法的背景下描述。然而，对于具有不同和/或额外的步骤以及与示范性实施方式不一致的不同次序的步骤的其他方法，所述方法和系统有效地操作。因此，本发明不旨在限制示出的实施方式，而是应符合与在此描述的原理和特征一致的最宽范围。
发明构思的一些实施方式源于认识到在沟道区上和/或在沟道区周围使用结晶缓冲材料可以以短沟道性能为代价来抑制SR散射，在III-V MOSFET中在迁移率与短沟道性能之间引入折衷。发明构思的一些实施方式提供III-V FET结构，其减少和/或消除此折衷来改善III-V FET的潜能。
具体地，发明构思的一些实施方式引入了III-V沟道FET，在其中沟道层和栅极堆叠实质上或完全由单晶、晶格匹配的半导体形成。例如，栅极堆叠可以包括II-VI宽带隙、高k(即，具有相对于二氧化硅高的介电常数)半导体作为栅电介质层和中等带隙III-V半导体作为栅极层。在一些实施方式中，沟道材料是砷化铟(InAs)，栅极电介质材料是碲化锌(ZnTe)，栅极材料是锑化铝(AlSb)。例如，由器件的目标电流承载能力需求所确定或者基于器件的目标电流承载能力需求，可以形成多个沟道层(和多个栅极堆叠)。每个沟道层可以由重掺杂的AlSb层自上方或下方被栅控。ZnTe栅电介质层可以提供在每个沟道层和相邻的栅极层之间。沟道/电介质/栅极堆叠可以以薄层(具有大于其各自的厚度的各自的宽度)布置，此后被称为纳米片。整体结构可以提供具有高沟道迁移率(例如，由于表面粗糙(SR)散射的减小或最小化)、优良的短沟道性能(例如，由于不存在将沟道与非晶层进一步分离的导电缓冲层，因此保持反型层靠近栅极)、以及低的寄生电阻(例如，由于掺杂的InAs的高导电率和用于n接触的低接触电阻)的FET，其适合于在7nm技术和超过7nm的技术中使用。
图1A是透视图，示出根据本发明构思的一些实施方式的包括结晶沟道、栅极和电介质层的FET器件，而图1B和1C分别是沿图1A的线B-B’和C-C’截取的截面图。如图1A-1C所示，根据本发明构思的一些实施方式的场效应晶体管(FET)100包括具有定义晶体管沟道层或沟道区105的半导体有源层或主体层以及在沟道区105上的半导体栅极堆叠106的结构102。栅极堆叠106包括结晶栅电介质层110和在其上的结晶栅极层115(在此也被称为主要栅极层或第一栅电极)。结晶栅电介质层110可以是高k、宽带隙半导体，而结晶栅极层115可以是具有高掺杂剂活性的中等带隙半导体。例如，在一些实施方式中，该结构可以包括砷化铟(InAs)沟道区105、碲化锌(ZnTe)栅电介质层110、和高掺杂的锑化铝(AlSb)栅极层115，其中的所有都可以是单晶。
沟道区105是在其相反侧上的源极区105s和漏极区105d之间延伸的结晶半导体层。源极区105s/漏极区105d可以被高掺杂，导致低的接触电阻。在一些实施方式中，源极区105s/漏极区105d也可以由结晶半导体材料形成，并且可以由与沟道区105相同的材料形成。在一些实施方式中，源极区105s/漏极区105d也可以部分地由金属形成，用于更低的电阻。
包括沟道层105、栅电介质层110和栅极层115的结构定义独立栅控的沟道区，在此也被称为纳米片101，其被重复以定义多个堆叠的、独立栅控的沟道区，在此也被称为纳米片堆叠102。因此，纳米片堆叠102是可以形成在基板107上(例如，作为在基板的表面上的突出鳍)或在基板107内(例如，在基板内限定的沟槽中)的三维结构，并且例如基于期望的应用可以包括任意数量/量的独立控制的沟道105。例如，晶体管100中的沟道105的数量或量可以由晶体管100的目标电流承载能力来确定。每个沟道层105可以是相对薄的(即，厚度小于大约10纳米)，允许改善的静电控制。基板107例如可以是硅基板、绝缘体上硅(SOI)基板、或其他基板。
将结晶半导体材料用于栅电介质层110、栅极层115和沟道区105能够允许几乎完全结晶的纳米片堆叠102并且结晶栅电介质层110直接在结晶沟道区105上。因此，沟道区105和栅极堆叠106之间的界面可以没有非晶层或非结晶层，由此减少因缺乏界面表面粗糙导致的SR散射。由此晶体管100可以表现出很高的沟道迁移率。沟道区105和栅极堆叠106之间的界面也可以没有低k结晶缓冲层，诸如，磷化铟(InP)，这可以通过改善(即，减小)等效氧化物厚度(EOT)来改善晶体管100的短沟道性能，因为仅相对薄的栅电介质层110(例如，厚度大约2-3nm)可以将栅极层115与沟道区105分离。
此外，如图1A-1C的实施方式所示，每个沟道区105包括在其上方和下方(即，在沟道区105的相反表面上)的栅极堆叠106，允许改善的控制。例如，在每个砷化铟沟道区105中的二维电子气(2DEG)可以自上方(即，在沟道105的顶部)和下方(即，在沟道105的底部)被栅控。另外，纳米片堆叠102的层105、110、115的每个可具有与其下方的层基本晶格匹配的相应的晶体结构。例如，层105、110和/或115可以是晶格匹配的异质外延层。
晶体管100还包括在纳米片堆叠102的上表面和相对侧壁上(即，在至少三个侧部上)的金属或多晶栅极接触层(在此也被称为次要栅极层或第二栅电极)615。栅极接触层615电接触纳米片堆叠102中的每个栅极层115使得多个栅极115可以通过单个栅电极/接触615被控制，定义多栅极、多沟道器件。
根据发明构思的一些实施方式的纳米片堆叠102的物理性能可以包括，但不限于：完全结晶的、晶格匹配的、多沟道结构，包括结晶半导体沟道105、栅电介质层110和栅极层115；每个沟道105在顶部和底部被栅控，其中栅极115通过公用栅极接触615被电接触；ZnTe栅电介质层110，具有大约3eV的带隙(宽带隙半导体)以及7.9的k(中等高k)；AlSb栅极层115，具有大约1.5eV的带隙(中等带隙半导体)以及高掺杂剂活性；和/或与特定应用所期望的一样多的多沟道层105。
根据发明构思的一些实施方式的纳米片堆叠102的电性能可以包括，但不限于：由于不存在或省略在沟道区105和栅极层115之间的InP或其他缓冲层导致的改善的(即，更薄的)EOT；在每个InAs沟道层105中的2DEG可以通过相应的栅极层115自上方和下方被控制；由于在沟道层105和栅电介质层110之间的界面处的表面粗糙/非晶层的不存在/省略导致的减少的SR散射(并且仅少量的非晶绝缘层420r存在于沟道层105的侧壁，用于与栅极接触615绝缘)；由于高掺杂的InAs源极区105s/漏极区105d导致的低寄生电阻和/或低接触电阻；以及高沟道迁移率，而不使用缓冲层(由于在沟道层105和栅电介质层110之间的界面处不存在非晶层)。这样，本发明构思的实施方式可以减少和/或消除迁移率/EOT折衷。
虽然参考图1A-1C中的示例结构示出，但是将理解的是本发明构思的实施方式不因此受限制。例如，在一些实施方式中，在finFET结构中，纳米片堆叠102可以定义从基板突出的三维鳍形有源区，并且栅极接触层615在其上表面和侧壁上。在其他实施方式中，纳米片堆叠102可以类似地形成在基板中的沟槽结构内，并且栅极接触615沿着在基板和纳米片堆叠102之间的沟槽的至少侧壁延伸。栅极接触615还可以在全围绕式栅极(GAA)FET结构中的纳米片堆叠的顶表面上延伸。一般地说，虽然在此参考特定结构来描述，但是本发明构思的实施方式可以包括实现在此描述的实质结晶沟道/电介质/栅极堆叠或其子结构的任意结构。
图2-12是截面图，示出根据本发明构思的一些实施方式的制造FET器件的方法，其中图2-6是沿图1的线B-B’截取的截面图。现在参考图2，在形成根据发明构思的一些实施方式的多沟道III-V FET中，形成了实质上或完全结晶的纳米片堆叠102’。在堆叠102’中的每个纳米片101’包括栅极层115’和栅电介质层110’(其定义栅极堆叠106’)以及沟道层105’。堆叠102’中的层105’、110’、115’中的一个或更多个可以是外延生长的结晶半导体层(例如，包括II-VI和/或III-V材料)，使得层105’、110’和/或115’的各自的结晶取向是有序的或与在其下方的层匹配。在图2-12的实施方式中，每个沟道层105’包括在其相反侧上并且通过相应的电介质层110’与其分离的栅极层115’，使得沟道层105’自上方和下方被独立地栅控。
层105’、110’、115’中的一些或全部利用具有实质晶格匹配的晶体结构的半导体材料形成。在图2-12所示的示例制造方法中，栅极层115’利用重掺杂的(n+)AlSb形成，电介质层110’利用本征ZnTe(或其他宽带隙II-VI半导体)形成，并且沟道层105’利用本征(或轻掺杂的)InAs形成。沟道层105’可以是相对薄的(例如，厚度从大约2nm到大约10nm)，用于良好的静电控制，由此形成多量子阱。多个纳米片101’可以(例如，通过层105’、110’、115’的交替异质外延生长)被形成以定义例如包括与可以要求的一样多的沟道区105’的堆叠从而满足电流和/或布局区域限制。
根据发明构思的实施方式的实质或完全结晶的纳米片堆叠102’的使用可以大大减少SR散射，即使没有使用缓冲层。另外，不存在或省略缓冲层可以改善短沟道性能，提供适于低于10nm集成度的器件。因此，除了在其他III-V器件中发现的在沟道中的低的态密度和相应地低电容之外，根据发明构思的实施方式的FET器件还可以具有高迁移率、优良的短沟道性能和优良的寄生电阻。
因此，根据发明构思的实施方式的器件可以在CV/I量度方面更优秀或另外提供改善的CV/I量度。沟道区105’中的反型层的低电荷片密度也可以允许使用重掺杂的多晶栅极接触(而不是金属栅极接触)以在其多个侧面上围绕完全结晶堆叠102’，这可以简化制造工艺(如下文参考图6所讨论的)，因为在重掺杂的栅极接触中相关的低电荷密度可以导致非常薄的耗尽层(并因此可以不显著地降低静电性能)。
为了形成对于三维纳米片堆叠102’的接触，沟道区105’应该绝缘于与任意栅极或金属层的接触。这样，如图3所示，进行沟道区105’的选择性各向同性蚀刻。蚀刻剂被选择以去除沟道区105’的在纳米片堆叠102’的侧壁处的部分，而没有实质上去除或损坏栅极层115’和/或栅电介质层110’。例如，为了选择性地蚀刻图3的InAs沟道区105’，乙酸和过氧化氢可以用作蚀刻剂。然而，取决于其具体材料，其他蚀刻化学物可以用于选择性地蚀刻沟道层105’而没有实质上蚀刻栅极层115’和/或栅电介质层110’。这样，沟道区105’的侧壁相对于纳米片堆叠102’的侧壁被选择性地凹进，定义凹陷区105r’。
现在参考图4，绝缘层420’沉积或以另外的方式形成在纳米片堆叠的侧壁和上表面上。绝缘层420’可以是氧化物或其他非晶层，并且可以形成在堆叠102’上以基本上填充沟道层105’的侧壁处的凹陷区105r’。
如图5所示，蚀刻工艺被执行以从纳米片堆叠102’的上表面和侧壁去除绝缘层420’。例如，在氧化物层用作绝缘层420’的情况下，等离子蚀刻工艺可以用于去除氧化物层。然而，部分的绝缘层420’可以保留在沟道层105’的侧壁处的凹陷区105r’中。绝缘层420’的这些保留的部分420r’可以使沟道层105’与在后续工艺中形成的一个或更多个导电层电隔离。
现在参考图6，栅极接触层615’选择性地形成在纳米片堆叠102’的上表面和侧壁的部分上。栅极接触层也可以在此被称为次要栅极或顶栅极615’。由此，栅极接触层615’可以“包裹”整个纳米片堆叠102’，为堆叠102’的每个栅极层115’提供电接触，允许对其的集中控制。然而，沟道层105’可以通过在其侧壁处的绝缘层420’的保留的部分420r’与栅极接触615’电隔离。具体地，如图6所示，栅极接触层615’可以在AlSb栅极层115’的侧壁处接触AlSb栅极层115’，但是可以通过保留的绝缘层部分420r’与InAs沟道105’分离并且电隔离。
栅极接触层615’可以包括金属或半导体材料。例如，在一些实施方式中，多晶半导体材料可以用作栅极接触615’。多晶栅极接触615’可以被重掺杂，并且在重掺杂的栅极接触615’中的相对低的电荷密度可以导致相对薄的耗尽层(并且因此，可以不显著地降低器件的静电性能)。在栅极接触层615’中不存在金属也可以简化制造工艺。然而，在其他实施方式中，金属材料可以用作栅极接触615’,用于改善的控制和/或性能。例如，在此处所描述的一些实施方式中的处理操作结束时或在该处理操作之后，多晶栅极接触615’可以被金属替代。
图7-12是沿图1A的线C-C’截取的截面图，进一步示出根据本发明构思的一些实施方式的制造FET器件的方法。在其中图6的栅极接触层615’包括多晶半导体材料的实施方式中，图7-12的操作可以在图6中的形成栅极接触层615’之后被执行。
如在图7的横截面中所示，沟道层105’的侧壁保持通过其凹陷区105r’中的保留的绝缘层部分420r’电绝缘。这样，为了允许在沟道层105’和源极区/漏极区之间的接触，执行蚀刻工艺以去除纳米片堆叠102’的在后续的操作中将形成源极区/漏极区的位置处的部分。具体地，如图8所示，纳米片堆叠102’被图案化(例如，利用掩模)并且被蚀刻以去除其在沟道层105’的相反侧的部分103’。
现在参考图9，执行栅极层115’的选择性蚀刻。蚀刻剂被选择以选择性地去除部分的栅极层115’，而没有实质上去除或以另外的方式损坏栅电介质层110’和/或沟道层105’。例如，对于图9所示的AlSb栅极层115’，氟化氢、过氧化氢和乳酸和/或AZ400K可以用作蚀刻剂。然而，取决于其具体材料，其他蚀刻化学物可以用于选择性地蚀刻栅极层115’而没有实质上蚀刻栅电介质层110’和/或沟道层105’。这样，栅极层115’的侧壁相对于纳米片堆叠102’的侧壁被选择性地凹进以定义凹陷区115r’。
如图10所示，绝缘层1020’沉积或另外形成在纳米片堆叠102’的侧壁和上表面上。绝缘层1020’可以是氧化物或其他非晶层，并且可以形成在栅极层115’的侧壁处的凹陷区115r'上和/或基本上填充该凹陷区115r’。
现在参考图11，执行蚀刻工艺以从纳米片堆叠102’的上表面和侧壁去除绝缘层1020’。例如，在氧化物层用作绝缘层1020’的情况下，等离子蚀刻工艺可以用于去除氧化物层。然而，绝缘层1020’的部分1020r’可以保留在栅极层115’的侧壁处的凹陷区115r’中。绝缘层的这些保留的部分1020r’可以使栅极层115’与在后续工艺中形成的源极区/漏极区电隔离。
具体地，如图12所示，InAs源极区105s’/漏极区105d’形成在纳米片堆叠102’中的InAs沟道层105’的相反侧以完成FET 100’。源极区105s’/漏极区105d’可以通过外延再生长工艺形成。具体地，在图12的示例中，原位掺杂的n+InAs区外延生长在沟道层105’的相反侧(即，图8中在纳米片堆叠的被图案化并被蚀刻的区域103’处)上。这样，源极区105s’/漏极区105d’可以在沟道层105’的侧壁处接触沟道层105’。然而，在栅极层115’的侧壁处的凹陷区115r’中的保留的绝缘层部分1020r’使源极区105s’/漏极区105d’与栅极层115’电隔离。具体地，图12示出InAs源极区和漏极区105s’和105d’可以接触InAs沟道105’，但是可以通过保留的绝缘层部分1020r’与AlSb栅极115’分离并且电隔离。
虽然已经在此参考用于沟道层、栅电介质层和栅极层的具体材料描述了本发明构思的实施方式，但是将理解的是也可以使用其他材料。具体地，在此描述的InAs沟道层105’/ZnTe电介质层110’/AlSb栅极层115’的纳米片堆叠102’可以被选择以在层105’、110’和115’之间提供减小的或最小化的晶格失配。然而，在一些实施方式中，可以使用少量的失配(例如，在1％的数量级上)，导致在层105’、110’和/或115’中的应变，只要这些层足够薄(或该应变足够小)以减小或防止弛豫(和缺陷的随之引入)。例如，锑化镓(GaSb)可以用于栅极层115，并且锑化铟(InSb)用于沟道层105，这可以导致甚至更高的或增大的迁移率。此外，InAs可以用于在源极区和漏极区105s和105d处产生欧姆接触，这可以导致更低的或减小的寄生电阻。
本发明构思的实施方式可以提供几个优点。具体地，在此描述的器件可以提供高迁移率沟道，因为通过在沟道层105和栅极堆叠106之间的界面处不存在非晶层，SR散射被大大减小和/或消除。此外，短沟道性能可以与低于10nm的按比例缩放相适合，因为不存在增大有效栅极氧化物厚度的缓冲层。
另外，围绕(或“包裹”)纳米片101的堆叠102的顶栅极615可以是金属或多晶半导体。多晶顶栅极615可以用于一些实施方式中并且具有很小的静电的不利结果，该很小的静电的不利结果提供期望的低电荷片密度，并且在顶栅615中不存在金属可以简化制造工艺。然而，在其他实施方式中，金属可以用作顶栅极615以提供改善的控制和/或性能。
因此发明构思的一些实施方式可以提供高性能的多沟道III-V FinFET，其中每个沟道被独立栅控。可以不使用结晶缓冲层，能够允许高迁移率和优良的(即，更薄的)EOT。如在此描述的FinFET器件也可以利用一些现有的处理操作来制造。本发明构思的具体示例实施方式的特征在下文说明：
(1)一种FET，包括多个晶格匹配层的实质上或完全结晶的堆叠，该多个晶格匹配层形成独立栅控的导电沟道。
(2)如同(1)中所述的FET，具有形成结晶导电沟道的多个晶格匹配层的一子集、形成结晶栅极电介质的多个晶格匹配层的一子集、以及形成结晶第一栅电极的多个晶格匹配层的一子集，在实质上或完全结晶的堆叠中的每个结晶导电沟道由结晶栅极电介质和结晶第一栅电极部分地或完全地围绕。
(3)如(1)中所述的FET，其中晶格匹配层包括III-V族或II-VI族材料。
(4)如(2)中所述的FET，具有由InAs形成的导电沟道、由ZnTe形成的栅极电介质、以及由AlSb组成的第一栅电极。
(5)如(4)中所述的FET，还包括finFET，该finFET形成有环绕该多个晶格匹配层的实质上或完全结晶的堆叠的第二栅电极，第二栅电极选择性地接触第一栅电极，第二栅电极和第一栅电极形成全围绕式栅极结构，该全围绕式栅极结构围绕独立栅控的导电沟道。
(6)如(5)中所述的FET，第二栅电极包括金属或多晶半导体。
(7)如(6)中所述的FET，finFET形成有源/漏电极，源/漏电极仅选择性地接触导电沟道。
(8)如(7)中所述的FET，源/漏电极包括InAs。
(9)如(8)中所述的finFET，包括高迁移率导电沟道，该高迁移率由于在每个导电沟道上方和下方的区域中的表面粗糙散射的减少或实质消除而产生。
(10)一种形成如(8)中所述的finFET的方法，该方法包括：形成多个晶格匹配层的实质上或完全结晶的堆叠；形成环绕多个晶格匹配层的结晶堆叠的第二栅电极，第二栅电极选择性地接触第一栅电极；和形成选择性地接触导电沟道的源/漏电极。
因此，根据发明构思的一些实施方式的场效应晶体管可以同时实现高沟道迁移率(例如，由于在沟道区上实质不存在非晶层或非结晶层)和改善的短沟道性能(例如，由于在沟道区和栅极堆叠之间不存在结晶缓冲层，这可以增大有效栅极氧化物厚度)的先前竞争目标。因此，发明构思的实施方式可以减少和/或消除迁移率-EOT折衷。
发明构思的另外实施方式可以源于认识到在沟道区上和/或围绕沟道区以抑制SR散射的结晶材料可以结合IV族MOSFET中的应变层使用从而提供高迁移率，其可以超过一些III-V器件的迁移率。如在下文详细描述的本发明构思的实施方式提供在场效应晶体管(FET)应用(诸如MOSFET)中可使用的应变纳米片结构以及辅助组件和使用这样的FET的主机装置。这样的实施方式也可以促进在纳米片堆叠的沟道层中的应变保持，以及促进具有30纳米(nm)或更大宽度、或者多于40nm宽度的纳米片的制造，该纳米片可以比使用一些常规的蚀刻和填充方法实际实现的宽度更宽。例如，对于III-V系统，片宽度可以受到高k和/或金属填充的限制，而对于Si/SiGe系统，片宽度可以通过牺牲材料和沟道材料之间的蚀刻选择性(而不是高k/金属填充或除高k/金属填充之外)被进一步限制。
具体地，发明构思的一些实施方式引入了IV族沟道FET，在其中主体或沟道层及栅极堆叠基本上或完全由单晶、晶格失配的固态材料层形成。在具体实施方式中，多沟道Si/SiGe MOSFET实现为Si、SiGe和结晶绝缘体(例如，氟化钙(CaF2))的交替层的完全结晶堆叠。对于n沟道MOSFET(在此也被称为nFET)器件，沟道可以是硅(Si)，栅极可以是重掺杂的硅锗(SiGe)。对于p沟道MOSFET(在此也被称为pFET)器件，沟道可以是SiGe，栅极可以是重掺杂的Si。由于沟道和栅极层材料的各自晶体结构之间的晶格失配导致堆叠结构整个受应变(strained)，增大了对于nFET和pFET两者的沟道迁移率。此外，不存在与非晶电介质层或非结晶电介质层的界面大大地抑制表面粗糙散射(SR)，改善沟道迁移率。生长的外延性质和不需要深的且高选择性的横向(底切)蚀刻可以允许具有不受在标准纳米片处理中通常发现的约束的高度和/或宽度的纳米片结构的制造。因此，相对于一些常规的(底切蚀刻的)纳米片和FinFET，根据发明构思的实施方式的器件可以提供在DC和AC特性两者上显著的改进。根据发明构思的实施方式可以实现的一些沟道厚度可以在大约4nm至6nm范围内，并且组合的电介质层和栅极层厚度为大约9nm至10nm。更厚的沟道是可能的；然而，发明构思的实施方式可以使具有薄沟道的高性能成为可能。
图13是示出根据本发明构思的一些实施方式的包括结晶沟道、栅极和电介质层的FET器件的透视图。图14A和14B分别是沿图13的线A-A’和B-B’截取的截面图，示出根据本发明构思的另外实施方式的n型FET，而图15A和15B分别是沿图13的线A-和B-B’截取的截面图，示出根据本发明构思的另外实施方式的p型FET。
如图13-15所示，根据本发明构思的一些实施方式的场效应晶体管(FET)1300/1300’/1300”包括具有定义晶体管沟道层或沟道区1305的半导体有源层或主体层以及在沟道区1305上的半导体栅极堆叠1306的结构1302。栅极堆叠1306包括结晶栅电介质层1310和在其上的结晶栅极层1315(在此也被称为主要栅极层或第一栅电极)。结晶栅电介质层1310可以是未掺杂的高k宽带隙半导体或绝缘体，而结晶栅极层115可以是高掺杂的中等带隙半导体。
具体地，在一些实施方式中，对于如图14A-14B所示的示例nFET，结构1302可以包括：硅(Si)沟道区1305’；氟化钙(CaF2)、硫化锌(ZnS)、氧化镨(Pr2O3)、和/或氧化钆(Gd2O3)的栅电介质层1310’；以及高掺杂的硅锗(n++SiGe)栅极层1315’，所有这些都可以是单晶。沟道区1305’可以处于拉伸应变下(t-Si)，而栅极层1315’可以处于压缩应变下(c-SiGe)。
此外，在一些实施方式中，对于如图15A-15B所示的示例pFET，结构1302可以包括：硅锗(SiGe)沟道区1305”；氟化钙(CaF2)、硫化锌(ZnS)、氧化镨(Pr2O3)、和/或氧化钆(Gd2O3)的栅电介质层1310”；以及高掺杂的硅(p++Si)栅极层1315”，所有这些都可以是单晶。沟道区1305”可以处于压缩应变下(c-SiGe)，而栅极层1315”可以处于拉伸应变下(t-Si)。
沟道区1305是在其相反侧上的源极区1305s和漏极区1305d之间延伸的结晶半导体层。源极区1305s/漏极区1305d可以被高掺杂，提供低的接触电阻。在一些实施方式中，源极区1305s/漏极区1305d也可以由结晶半导体材料形成，并且可以由与沟道区1305相同的材料(图14A-14B中的n+Si 1305s’/1305d’；图15A-15B中的p++SiGe 1305s”/1305d”)形成。在一些实施方式中，源极区1305s/漏极区1305d也可以部分地由金属1308s/1308d形成，用于更低的电阻。
包括沟道层1305、栅电介质层1310和栅极层1315的结构定义了独立栅控的沟道区，在此也被称为纳米片1301，其被重复以定义多个堆叠的、独立栅控的沟道区，在此也被称为纳米片堆叠1302。因此，纳米片堆叠1302是可以形成在基板1307上(例如，作为在基板的表面上的突出鳍)或在基板1307内(例如，在基板中限定的沟槽中)的三维结构，并且例如基于期望的应用和/或相关的堆叠高度(诸如为了提供期望的电流密度)可以包括任意数量/量的独立栅控的沟道1305。此外，沟道1305中的应变在整个堆叠1302中被保持，而不考虑堆叠高度或与堆叠高度无关，因为应变源(即，在沟道1305与下部/上部栅极层1315之间的晶格失配)在整个堆叠1302中持续。每个沟道层1305可以是相对薄的(即，厚度小于大约10纳米)，允许改善的静电控制。基板1307例如可以是硅基板、绝缘体上硅(SOI)基板、或其他基板。
对于栅电介质层1310、栅极层1315和沟道区1305使用结晶材料能够允许几乎全部结晶的纳米片堆叠1302，并且结晶栅电介质层1310直接在结晶沟道区1305上。因此，沟道区1305和栅极堆叠1306之间的界面可以没有非晶层或非结晶层，由此减少因缺乏界面表面粗糙而导致的SR散射。由此晶体管1300可以表现出很高的沟道迁移率。
在一些实施方式中(例如，其特征为用于沟道的高Ge含量的SiGe的实施方式)，在沟道区1305和栅极堆叠1306之间的界面也可以不存在低k结晶缓冲层，这可以通过改善(即，减小)等效氧化物厚度(EOT)来改善晶体管1300的短沟道性能，因为仅相对薄的栅电介质层1310(例如，厚度大约2-3nm)可以将栅极层1315与沟道区1305分离。
另外，完全结晶的纳米片堆叠1302(包括用于栅电介质层1310、栅极层1315和沟道区1305的结晶材料)允许具有超出由一些常规方法可以实现的堆叠宽度和/或高度的堆叠宽度和/或高度的应变沟道区的制造。具体地，由于本发明构思的实施方式提供由外延生长获得的完全结晶的堆叠，所以可以避免一种纳米片材料的常规底切/横向蚀刻和再填充(这可以弛豫多个层之间的应变)，允许应变被保持而与堆叠高度无关，并且允许堆叠宽度不受横向蚀刻约束的限制。因此，本发明构思的实施方式可以允许大于大约100nm或更大的堆叠宽度、和/或大于大约100nm或更大的堆叠高度，其通过一些常规方法无法实现。例如，5nm纳米片的6层堆叠(具有围绕它们的7个栅极层，每个栅极层10nm厚)可以提供大约100nm的堆叠高度，其使用一些常规的蚀刻和填充方法不能实现。
此外，如图13-15的实施方式所示，每个沟道区1305/1305’/1305”包括在其上方和下方(即，在沟道区的相反表面上)的栅极堆叠1306，能够允许改善的控制。例如，在每个硅沟道区1305’或SiGe沟道区1305”中的二维电子气(2DEG)可以自上方(即，在沟道1305’/1305”的顶部)和下方(即，在沟道1305’/1305”的底部)被栅控。另外，纳米片堆叠1302的层1305、1310、1315中每个可具有与在其下方的层晶格失配的相应的晶体结构。例如，层1305、1310和/或1315可以是晶格失配的异质外延层。
晶体管1300/1300’/1300”也包括在纳米片堆叠1302的上表面和相对侧壁上(即，在至少三个侧部上)的金属或多晶栅极接触层(在此也被称为二次栅极层或第二栅电极)2015/2015’/2015”。例如，栅极接触层2015’可以是用于nFET 1300’的SiGe，而栅极接触层2015”可以是用于pFET 1300”的Si。栅极接触层2015电接触纳米片堆叠1302中的每个栅极层1315使得多个栅极1315可以被单个栅电极/接触2015控制，定义多栅极多沟道器件。环绕间隔物1390也可以提供在栅极接触层2015/2015’/2015”的相反侧上。
根据发明构思的一些实施方式的纳米片堆叠1302的物理性能可以包括，但不限于：完全结晶的、晶格失配的、多沟道结构，包括结晶半导体沟道1305、栅电介质层1310和栅极层1315；每个沟道1305在顶部和底部被栅控，其中栅极1315通过公用栅极接触2015被电接触；CaF2、ZnS、Pr2O3和/或Gd2O3的栅电介质层1310具有宽带隙和适中的高k；外延生长在栅电介质层1310上的Si/SiGe层；多个沟道层1305，和特定应用所期望的一样多；通过电介质层(诸如SiO2)在沟道1305和栅极层1315之间的隔离；通过电介质层(诸如SiO2)在栅极层1315和源极区1305s/漏极区1305d之间的隔离；高掺杂的栅极单晶层1315；轻掺杂的(或本征)沟道1305；和被选择以在Si层中引起足够的应变的SiGe层的化学计量。
根据发明构思的一些实施方式的纳米片堆叠1302的电性能可以包括，但不限于：在每个Si沟道层1305’或SiGe沟道层1305”中的2DEG可以通过相应的栅极层1315’或1315”自上方或下方被控制；由于在沟道层1305和栅电介质层1310之间的界面处不存在/省略表面粗糙层/非晶层导致减少的SR散射(并且仅少量的非晶绝缘层1920r存在于沟道层1305的侧壁处，用于与栅极接触2015绝缘)；在Si沟道中的高拉伸应变(或在SiGe沟道中的高压缩应变)，具有由于沿着堆叠高度并且在整个堆叠高度保持应变源导致减小或最小化的弛豫；高沟道迁移率，而不采用缓冲层(由于在沟道层1305和栅电介质层1310之间的界面处不存在非晶层)；由于栅极耗尽导致的中等反型电荷/低电容；和由于大的接触面积导致的低寄生电阻(Rpara)。
在一些实施方式中，沟道层中的应变的大小可以依赖于沟道与电介质层和栅极层的相对厚度，以及沟道和栅极堆叠的晶格常数差异(而不是绝对厚度)。对于在此描述的一些材料，厚度比率1可以在沟道中产生大约1.5GPa的应力。对于在此描述的一些实施方式中的大约2的比率，在2.5-3GPa范围中的应力是可能的；因此这些层可以保持为薄的(例如，小于20nm的临界厚度)以减小或防止弛豫。
虽然参考图13-15中的示例结构示出，但是将理解的是本发明构思的实施方式不因此受限制。例如，在一些实施方式中，在finFET结构中，纳米片堆叠1302可以定义从基板突出的三维鳍形有源区，并且栅极接触层2015在其上表面和侧壁上。在其他实施方式中，纳米片堆叠1302可以类似地形成在基板中的沟槽结构内，并且栅极接触2015沿着在基板和纳米片堆叠1302之间的沟槽的至少侧壁延伸。栅极接触2015还可以在全围绕式栅极(GAA)FET结构中的纳米片堆叠的顶表面上延伸。一般地说，虽然在此参考特定结构来描述，但是本发明构思的实施方式可以包括实现在此描述的实质结晶的应变沟道/电介质/栅极堆叠或其子结构的任意结构。
图16-20是示出根据本发明构思的一些实施方式的制造如图14A-14B所示的nFET器件的方法的截面图，其中图16-20沿图13的线A-A’截取。然而，将理解的是图16-20的方法可以通过使用在其中示出的材料类似地应用于制造如图15A-15B所示的pFET器件。即，虽然参考nFET制造来示出，但是将理解的是示出的制造步骤可以通过对应的材料层的替换而类似地应用于pFET制造。
现在参考图16，在形成根据发明构思的一些实施方式的多沟道Si/SiGe MOSFET时，形成了实质上或完全结晶的纳米片堆叠102’。堆叠1302中的每个纳米片1301包括结晶栅极层1315’和结晶栅电介质层1310’(其定义栅极堆叠1306)、以及结晶沟道层1305。所有层1305’、1310’、1315’都使用结晶半导体或绝缘体形成。堆叠102’中的层1305’、1310’、1315’中的一个或更多个可以外延生长，使得层1305’、1310’和/或1315’的各自的结晶取向是有序的或者与在其下面的层匹配。在图16-26的实施方式中，每个沟道层1305’包括在其相反侧上并且通过相应的电介质层1310’与其分离的栅极层1315’，使得沟道层1305’自上方和下方被独立地栅控。
层1305’、1310’、1315’中的一些或全部利用具有晶格失配的晶体结构的半导体材料形成。在图16-26的实施方式中，栅极层1315’使用重掺杂的(n++)SiGe形成，结晶电介质1310’使用CaF2、ZnS、Pr2O3或Gd2O3中的一个形成，沟道1305’使用本征(或轻掺杂)Si形成。替换地，对于pFET，栅极层1315’可以使用重掺杂的Si形成，结晶电介质1310’可以使用CaF2、ZnS、Pr2O3或Gd2O3中的一个形成，沟道1305’可以使用本征(或轻掺杂的)SiGe形成。沟道层1305’是薄的(在一个实施方式中，在几nm的数量级)，用于良好的静电控制，由此形成量子阱。多个纳米片1301可以用于获得期望的电流/布局区域。
根据发明构思的实施方式的实质上或完全结晶的纳米片堆叠1302的使用可以大大减少或消除表面粗糙(SR)散射，因为在沟道区1305和栅极堆叠1306之间的界面处不存在非晶层/非结晶层。此外，Si层和SiGe层之间的晶格失配在整个堆叠中引起应变。SiGe层压缩地受应变，而Si层具有拉伸应变。由于堆叠是完全结晶的堆叠，所以即使在更高的堆叠中也可以保存应变(即，与堆叠高度无关)，因为应变源(晶格失配)沿着堆叠的高度并且在堆叠的整个高度上持续。这与(在应力弛豫的缓冲器(SRB)或绝缘体上硅(或其他)(xOI)上的)底部应变的finFET相反，在其中应变可以朝向鳍状物的顶部弛豫。实际上，一些标准的纳米片(通过一种纳米片材料相对于另一个纳米片材料的底切蚀刻、随后适当的材料再充填底切区而形成)可以不受应变，因为在弛豫应力的处理期间每个沟道片可具有两个自由表面。因此，根据本发明构思的实施方式的SR抑制和沟道层中的应变的组合可以产生很高的迁移率，超过无缓冲的III-V InGaAs器件的迁移率。
将重掺杂的半导体用作栅极材料，代替金属栅，可以导致反型密度(inversiondensity)的损失(多晶硅耗尽)。然而，很高的沟道迁移率多于补偿电荷密度的损失，用于总体更高的电流密度。因此，根据发明构思的实施方式的器件可以提供改善的电流密度和减小的电容，在CV/I量度方面优秀。纳米片的数目可以适合于电路应用，并且更大量的片用于驱动电路的BEOL(线的后端)加载的部分，更少量的片用于栅极加载的、小扇出应用。
如在此所描述的制造器件的方法可以解决关于形成与三D纳米片堆叠的接触的一些挑战，因为源极区和漏极区1305s’/1305d’应该电接触沟道1305’而不是栅极层1315’(如图14B所示)，而环绕栅极或次要栅极2015应该电接触栅极层1315’而不是沟道1305’(如图14A所示)。具体地，如图17所示，为了形成与三维纳米片堆叠1302的接触使得沟道区1305’从与任意栅极或金属层的接触绝缘，进行了沟道区1305’的选择性各向同性蚀刻。根据其具体材料，蚀刻剂被选择以去除在纳米片堆叠1302的侧壁处的部分的沟道区1305’，而没有实质上去除或以其他方式损坏栅极层1315’和/或栅电介质层1310’。例如，可以使用一些常规蚀刻化学物用于Si/SiGe的选择性蚀刻，并且可以不需要非常高的选择性来提供这样的浅蚀刻。这样，沟道区1305’的侧壁相对于纳米片堆叠1302的侧壁被选择性地凹进，定义凹陷区1305r’。
现在参考图18，绝缘层1820沉积或以其他方式形成在纳米片堆叠的侧壁和上表面上。绝缘层1820可以是氧化物或其他非晶层，并且可以形成在堆叠1302上以基本上填充在沟道层1305’的侧壁处的凹陷区1305r’。例如，在一些实施方式中，绝缘层1820可以是低k电介质层，诸如二氧化硅(SiO2)。
如图19所示，进行蚀刻工艺以从纳米片堆叠1302的上表面和侧壁去除绝缘层1820。例如，在氧化物层用作绝缘层1820的情况下，等离子蚀刻工艺可以用于去除氧化物层。然而，部分的绝缘层1820可以保留在沟道层1305’的侧壁处的凹陷区1305r’中。绝缘层1820的这些保留的部分1820r可以使沟道层1305’与在后续工艺中形成的一个或更多个导电层电隔离。
现在参考图20，栅极接触层2015’选择性地形成在纳米片堆叠1302的上表面和侧壁的部分上。栅极接触层在此也可以被称为次要栅极或顶栅极2015’。由此栅极接触层2015’可以“包围”整个纳米片堆叠1302，提供与堆叠1302的每个栅极层1315’的电接触，从而允许对其的集中控制。然而，沟道层1305’可以通过在其侧壁处的绝缘层1820的保留的部分1820r与栅极接触1315’电隔离。具体地，如图20所示，栅极接触层2015’可以在其侧壁处接触SiGe栅极层1315’，但是可以通过保留的绝缘层部分1820r与Si沟道1305’分离并且电隔离。
栅极接触层2015’可以包括金属或半导体材料。在一些实施方式中，多晶半导体材料可以用作栅极接触2015’。多晶栅极接触2015’可以被重掺杂，在重掺杂的栅极接触2015’中相对低的电荷密度可以导致相对薄的耗尽层(并且因此，可以不显著地降低器件的静电性能)。例如，栅极接触层2015’可以是用于nFET的SiGe，而栅极接触层2015”可以是用于pFET的Si。在栅极接触层2015’中不存在金属也可以简化制造工艺。然而，在其他实施方式中，金属材料可以用作栅极接触2015’，用于改善的控制和/或性能。例如，在一些实施方式中，在此处描述的处理操作结束时或在其之后，多晶栅极接触2015’可以被金属替代。
图21-26是沿图13的线B-B’截取的截面图，进一步示出根据本发明构思的一些实施方式的制造nFET器件的方法。在其中图20的栅极接触层2015’包括多晶半导体材料的实施方式中，图21-26的操作可以在形成图20中的栅极接触层2015’之后进行。
如图21的横截面所示，沟道层1305’的侧壁通过在其凹陷区1305r’中的保留的绝缘层部分1820r而保持电绝缘。这样，为了允许在沟道层1305’和源极区/漏极区之间的接触，进行蚀刻工艺以去除纳米片堆叠1302的在后续的操作中将形成源极区/漏极区的位置处的部分。具体地，如图22所示，纳米片堆叠1302被图案化(例如，使用掩模)并且被蚀刻以去除其在沟道层1305’的相反侧处的部分1303’。
现在参考图23，进行栅极层1315’的选择性各向同性蚀刻。根据其具体材料，蚀刻剂被选择以选择性地去除部分的栅极层1315’，而没有实质上去除或以其他方式损坏栅电介质层1310’和/或沟道层1305’。这样，栅极层1315’的侧壁相对于纳米片堆叠1302的侧壁被选择性地凹进以定义凹陷区1315r’。
如图24所示，绝缘层2420沉积或以其他方式形成在纳米片堆叠1302的侧壁和上表面上。绝缘层2420可以是氧化物或其他非晶层，并且可以形成在栅极层1315’的侧壁处的凹陷区1315r’上和/或基本上填充该凹陷区1315r’。例如，在一些实施方式中，绝缘层2420可以是低k电介质层，诸如二氧化硅(SiO2)。
现在参考25，进行蚀刻工艺以从纳米片堆叠1302的上表面和侧壁去除绝缘层2420。例如，在氧化物层用作绝缘层2420的情况下，等离子蚀刻工艺可以用于去除氧化物层。然而，绝缘层2420的部分2420r可以保留在栅极层1315’的侧壁处的凹陷区1315r’中。绝缘层的这些保留的部分2420r可以使栅极层1315’与在后续工艺中形成的源极区/漏极区电隔离。
具体地，如图26所示，n++Si源极区1305s’/漏极区1305d’形成在纳米片堆叠1302’中的Si沟道层1305’的相反侧以完成nFET 1300’。源极区1305s’/漏极区1305d’可以通过外延再生长工艺形成。例如，在图26的nFET器件1300’中，原位掺杂的n+Si区1305s’/1305d’外延生长在Si沟道层1305’的相反侧上(即，图21中在纳米片堆叠的被图案化和被蚀刻的区域1303’处)。同样地，在如图15B所示的pFET器件1300”中，原位掺杂的p++SiGe区域1305s”/1305d”可以外延生长在SiGe沟道层1305”的相反侧上。这样，源极区1305s’/漏极区1305d’可以接触在其侧壁处的沟道层1305’。然而，在栅极层1315’的侧壁处的凹陷区1315r’中的保留的绝缘层部分2420r使源极区1305s’/漏极区1305d’与栅极层1315’电隔离。具体地，图26示出了Si源极区和漏极区1305s’和1305d’可以接触Si沟道1305’，但是可以通过保留的绝缘层部分2420r与SiGe栅极1315’分离和电隔离。
横跨或遍及堆叠1302的整个高度在栅极层1315’和沟道区1305’之间安置应变源(材料界面)可以因图22所示的凹进的源/漏极而减少或防止应变损失。因此，可以进行相对深的源/漏极凹陷，保留的源/漏极外延层的大部分或整个垂直侧壁可以被硅化以定义图13、14B和15B中所示的金属源极区1307s/漏极区1307d。这可以提供相对大的接触面积，减小总的寄生电阻。
虽然已经在此在n型finFET的背景下参考用于沟道层、栅电介质层和栅极层的具体材料描述了本发明构思的实施方式，但是将理解的是也可以使用其他材料。具体地，如上所述，p型finFET 1300”(例如，如图15A-15B所示)可以通过与如图16-26所示的基本相似的制造技术形成，除了其中沟道层或区域1305”由SiGe形成、栅极层1315”由Si形成、以及源极区1305s”/漏极区1305d”由SiGe形成之外。
在此处描述的n型1300’和p型1300”器件两者中，沟道层1305’/1305”和栅极层1315’/1315”之间的晶格失配用来产生应变(在SiGe层中的压缩应变；在Si层中的拉伸应变)。
本发明构思的实施方式可以提供几个优点。例如，在此描述的器件可以提供高迁移率沟道，因为SR散射可以(通过在沟道层1305和栅极堆叠1306之间的界面处不存在非晶层)被大大减少和/或消除，并且因为在沟道层1305中的高应变被保持。此外，与通过一种纳米片材料相对于另一种纳米片材料的底切蚀刻以及随后在底切区域的金属再充填而形成的一些常规纳米片相反，根据发明构思的实施方式的纳米片宽度可以不受关于纳米片材料的底切蚀刻选择性限制或不受底切区域的金属填充的限制。此外，由于发明构思的实施方式允许薄的沟道层的精确控制，所以在此描述的器件可以被调整至短Lg(栅极长度)技术。
因此本发明构思的实施方式提供用于制造完全结晶的多纳米片应变的IV族MOSFET的方法。在此描述的一些操作可以包括但不限于常规的技术。例如，基板可以包括任意半导体材料，包括但不限于诸如GaAs和InAs的半导体，或含Si材料诸如Si、块体Si、单晶Si、多晶Si、SiGe、非晶Si、绝缘体上硅(SOI)、绝缘体上SiGe(SGOI)、绝缘体上应变硅、退火多晶硅和/或其它。在另一示例中，诸如栅电介质层的层可以使用常规技术形成，诸如，化学气相沉积(CVD)、原子层沉积(ALD)、脉冲CVD、等离子体辅助CVD、溅射、电子束沉积、和/或溶液基沉积，和/或可以使用热生长工艺形成，该热生长工艺可以包括氧化、氧氮化、氮化和/或等离子体处理。
在另一个示例中，栅极结构可以通过利用一些常规方法制造，例如，硬掩模可以通过利用常规沉积工艺诸如化学气相沉积法(CVD)、等离子体辅助CVD或溅射形成在半导体材料层的顶上，和/或硬掩模可以利用常规热氧化工艺以及随后的氮化工艺而生长在半导体主体上。图案化可以通过利用常规光刻和蚀刻进行。具体地，光刻工艺可以包括施加光致抗蚀剂、将该光致抗蚀剂暴露于照射的图案、以及利用常规抗蚀剂显影剂将该图案显影到该光致抗蚀剂中。在图案化光致抗蚀剂之后，暴露部分，例如没有被图案化的光致抗蚀剂保护的部分可以利用蚀刻工艺被去除，该蚀刻工艺在去除照射暴露的部分方面是高选择性的。在形成图案化的层时可以采用的适当类型的蚀刻包括但不限于反应离子蚀刻(RIE)、等离子蚀刻(例如离子铣削)和/或激光烧蚀。在此蚀刻步骤之后，光致抗蚀剂可以从该结构被去除。
在另一示例中，可以进行常规的注入工艺以在该结构中在鳍状物内邻近于例如沟道区的区域中形成源/漏极注入区。掺杂可以是n型或p型。在一个示例中，邻近于鳍状物的暴露区域可以采用不同的注入种类诸如砷(As)和/或硼(B)掺杂，从而形成分别具有施主杂质或受主杂质的源极区/漏极区。
本发明构思的具体示例实施方式的特征在下文说明：
在一个实施方式中，FET包括多个结晶Si/SiGe和绝缘层的完全结晶堆叠，该多个层形成独立栅控的导电沟道。
在一个实施方式中，FET包括多个结晶Si/SiGe和绝缘层的完全结晶堆叠，包括多个应变的结晶Si/SiGe和绝缘层的完全结晶堆叠。
在一个实施方式中，FET包括形成轻掺杂的结晶导电沟道的多个应变层的子集、形成未掺杂的结晶栅极电介质的多个应变层的子集、以及形成重掺杂的结晶栅电极的应变层的子集，在该完全结晶堆叠中的每个结晶导电沟道被结晶栅极电介质和结晶第一栅电极围绕。
在一个实施方式中，nFET包括由Si形成的导电沟道、由CaF2、ZnS、Pr2O3或Gd2O3形成的结晶栅极电介质、和由SiGe组成的第一栅电极。
在一个实施方式中，pFET包括由SiGe形成的导电沟道、由CaF2、ZnS、Pr2O3或Gd2O3形成的栅极电介质、和由Si组成的第一栅电极。
在一个实施方式中，FET包括纳米片FET，其中纳米片FET形成有环绕该多个层的完全结晶堆叠的第二栅电极，该第二栅电极仅选择性地接触第一栅电极，第二栅电极和第一栅电极形成全围绕式栅极结构，该全围绕式栅极结构完全围绕独立栅控的导电沟道。
在一个实施方式中，FET包括由金属或多晶半导体形成的第二栅电极。
在一个实施方式中，FET包括形成有源/漏电极的纳米片FET，该源/漏电极选择性地接触导电沟道而不接触栅电极。
在一个实施方式中，nFET包括由以下任何一个形成(但非唯一)的源/漏电极：Si、C、n型掺杂剂和金属。
在一个实施方式中，pFET包括由以下任何一个形成(但非唯一)的源/漏电极：SiGe、C、p型掺杂剂和金属。
在一个实施方式中，纳米片FET包括高迁移率导电沟道，由于在每个导电沟道上方和下方的区域中实质消除表面粗糙散射而导致该高迁移率。
在一个实施方式中，形成纳米片FET的方法包括形成应变层的完全结晶堆叠、形成环绕多个应变层的完全结晶堆叠的第二栅电极、选择性地接触第一栅电极而不接触导电沟道的第二栅电极、和形成选择性地接触导电沟道而不接触第一栅电极的源/漏电极。
在一个实施方式中，纳米片FET包括SiGe层，其中SiGe层中的Ge％低于100％以在沟道层中提供适当的应变或迁移率而没有过多的缺陷，以及实质上低于50％以实现无过多的缺陷，以及实质上≤30％以实现无过多的缺陷，其中nFET的栅极区中的Ge％不一定与pFET的沟道导电层中的Ge％相同。
在一个实施方式中，纳米片FET可以包括：具有栅极区域的nFET器件，其中该栅极区中的Ge％的范围根据层厚度允许达到30％-50％的迁移率收益；和/或在沟道导电区中具有高的Ge％(例如，100％，用于增大的迁移率)的pFET器件，但是能带间隧穿电流和寄生双极性效应将Ge％限制为～70％(或更高，用于低于0.6V的VDD操作)。
在此使用的术语仅用于描述具体实施方式而不旨在限制示例实施方式。如这里所用，单数形成“一”和“该”旨在也包括复数形式，除非上下文清楚地指示另外的意思。将进一步理解的是当在此使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。另外，还将理解的是当一层被称为在两个层“之间”时，它可以是该两个层之间仅有的层，或者也可以存在一个或更多个层。
可以理解虽然术语第一、第二等可以用于此来描述各种元件，这些元件应不受这些术语限制。这些术语只用于区分一个元件与另一个元件。因此，以下讨论的第一元件可以被称为第二元件，而不背离本发明的教导。另外，如这里所用，单数形式“一”和“该”也旨在包括复数形式，除非内容清楚地指示另外的意思。还将理解的是，如这里所用，术语“包括”或“包含”是开放型的，并且包括一个或更多所述元件、步骤和/或功能，而不排出一个或更多未阐述的元件、步骤和/或功能。术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
可以理解当元件被称为在另一元件“上”或“连接到”另一元件时，它可以直接在其他元件上或直接连接到另一元件，或者可以存在中间的元件。相反，当元件被称为“直接”在其他元件“上”或“直接连接到”另一元件时，则没有中间元件存在。然而，“在...上”或“直接在...上”决不应理解为要求一层完全覆盖下层。
参考横截面图示和/或透视图在这里描述了实施方式，该图示是理想实施方式(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出区域的精确的形状且不旨在限制本发明构思的范围。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明构思属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为具有一种与在相关技术的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
已经描述了用于提供在场效应晶体管(FET)应用诸如MOSFET中可使用的应变IV族纳米片结构(例如，Si/SiGe纳米片结构)的方法和系统。该方法和系统已经根据示出的示范实施方式来描述，本领域一般技术人员将容易地认识到可以对示出的实施方式进行改变，任何变化将在该方法和系统的精神和范围内。因此，本领域一般技术人员可以作出许多改变而不脱离在此所描述以及由以下权利要求书限定的本发明的精神和范围。

Claims (20)

1.一种场效应晶体管，包括：
包括多个独立栅控的导电沟道的纳米片堆叠，该独立栅控的导电沟道分别包括结晶半导体沟道层、在所述沟道层上的结晶电介质层、和在所述栅电介质层上与所述沟道层相对的结晶半导体栅极层，其中所述纳米片堆叠通过其的所述层中的层之间的晶格失配而受应变。
2.如权利要求1所述的场效应晶体管，其中所述结晶沟道层、所述结晶电介质层和所述结晶栅极层包括异质外延层。
3.如权利要求1所述的场效应晶体管，其中所述场效应晶体管是n型器件，并且其中所述结晶沟道层包括硅(Si)。
4.如权利要求1所述的场效应晶体管，其中所述场效应晶体管是p型器件，并且其中所述结晶沟道层包括硅锗(SiGe)。
5.如权利要求1所述的场效应晶体管，其中所述结晶电介质层包括氟化钙(CaF2)、硫化锌(ZnS)、氧化镨(Pr2O3)和/或氧化钆(Gd2O3)。
6.如权利要求1所述的场效应晶体管，其中所述场效应晶体管是n型器件，并且其中所述结晶栅极层包括掺杂的硅锗(SiGe)。
7.如权利要求1所述的场效应晶体管，其中所述场效应晶体管是p型器件，并且其中所述结晶栅极层包括掺杂的硅(Si)。
8.一种场效应晶体管，包括：
主体层，包括结晶半导体沟道区；和
在所述沟道区上的栅极堆叠，该栅极堆叠包括与所述沟道区晶格失配的结晶半导体栅极层以及在所述栅极层和所述沟道区之间的结晶栅电介质层。
9.如权利要求8所述的场效应晶体管，其中在所述沟道区和所述栅极堆叠之间的界面没有非晶材料。
10.如权利要求9所述的场效应晶体管，其中所述栅电介质层包括直接在所述沟道区上的高k结晶绝缘层。
11.如权利要求10所述的场效应晶体管，其中所述栅极层直接在所述栅电介质层上，其中所述沟道区和所述栅极层包括异质外延应变的半导体层。
12.如权利要求11所述的场效应晶体管，其中所述沟道区和所述栅极层包括不同的IV族材料，其中所述栅极层相对于所述沟道区被重掺杂。
13.如权利要求12所述的场效应晶体管，其中所述沟道区和所述栅极层中的一个包括压缩应变的硅锗(SiGe)，所述沟道区和所述栅极层中的另一个包括拉伸应变的硅(Si)。
14.如权利要求11所述的场效应晶体管，其中所述栅极层包括在所述沟道区的相反表面上的相应的结晶半导体栅极层，其中所述栅电介质层包括在所述相应的栅极层与所述沟道区的相反表面之间的相应的结晶栅电介质层。
15.如权利要求14所述的场效应晶体管，其中包括所述栅极堆叠和所述主体层的结构被重复堆叠以定义多个独立栅控的沟道区，其中所述沟道区和所述栅极层中的应变在整个所述结构中保持。
16.如权利要求15所述的场效应晶体管，其中所述结构具有大于大约30纳米但小于大约100纳米的宽度。
17.如权利要求15所述的场效应晶体管，其中在所述沟道区的所述相反表面上的相应的栅极层包括主要栅极层，并且还包括：
在所述沟道区的相反表面之间在所述沟道区的侧壁上的次要栅极层，
其中所述次要栅极层包括金属或掺杂的多晶材料。
18.如权利要求17所述的场效应晶体管，其中所述多个独立栅控的沟道区定义从基板突出的鳍状物，其中所述次要栅极层在所述鳍状物的相反侧壁上以及在其间的表面上延伸。
19.如权利要求17所述的场效应晶体管，还包括：
将所述沟道区的侧壁与所述次要栅极层分离的非晶绝缘层，
其中所述次要栅极层导电地联接到所述主要栅极层。
20.如权利要求8所述的场效应晶体管，还包括：
源极区/漏极区，在所述沟道区的相反端上并且导电地联接到所述沟道区并且相邻于在所述沟道区上的所述栅极堆叠；和
将所述栅极层的相反侧壁与所述源极区/漏极区分离的非晶绝缘层。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409907A (zh) * 2015-08-03 2017-02-15 三星电子株式会社 用于半导体装置的堆叠件及其形成方法
CN108511525A (zh) * 2016-02-29 2018-09-07 三星电子株式会社 半导体器件
CN108538913A (zh) * 2017-03-03 2018-09-14 Imec 非营利协会 用于纳米线半导体器件的内间隔
WO2019062738A1 (zh) * 2017-09-26 2019-04-04 京东方科技集团股份有限公司 薄膜晶体管、阵列基板和显示装置
CN109979938A (zh) * 2017-12-11 2019-07-05 三星电子株式会社 场效应晶体管、片上系统以及制造其的方法
CN111697072A (zh) * 2019-03-13 2020-09-22 联华电子股份有限公司 半导体结构及其制作工艺
CN112582265A (zh) * 2019-09-27 2021-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112885901A (zh) * 2021-04-29 2021-06-01 中芯集成电路制造(绍兴)有限公司 高电子迁移率晶体管及其形成方法
CN113284806A (zh) * 2021-05-18 2021-08-20 复旦大学 环栅器件及其源漏制备方法、器件制备方法、电子设备
WO2022241630A1 (zh) * 2021-05-18 2022-11-24 复旦大学 环栅器件及其源漏制备方法、器件制备方法、电子设备
WO2023035269A1 (zh) * 2021-09-13 2023-03-16 上海集成电路制造创新中心有限公司 环栅器件及其源漏制备方法、器件制备方法、电子设备
WO2023045953A1 (en) * 2021-09-23 2023-03-30 International Business Machines Corporation Dual strained semiconductor substrate and patterning

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461114B2 (en) * 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
US9978833B2 (en) * 2016-03-11 2018-05-22 Samsung Electronics Co., Ltd. Methods for varied strain on nano-scale field effect transistor devices
KR102294932B1 (ko) 2016-04-25 2021-09-17 어플라이드 머티어리얼스, 인코포레이티드 수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성
US9882000B2 (en) * 2016-05-24 2018-01-30 Northrop Grumman Systems Corporation Wrap around gate field effect transistor (WAGFET)
US9905643B1 (en) 2016-08-26 2018-02-27 International Business Machines Corporation Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors
US9853114B1 (en) * 2016-10-24 2017-12-26 Samsung Electronics Co., Ltd. Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
US10008603B2 (en) 2016-11-18 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and method of fabrication thereof
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10304833B1 (en) * 2018-02-19 2019-05-28 Globalfoundries Inc. Method of forming complementary nano-sheet/wire transistor devices with same depth contacts
US11101359B2 (en) * 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US11348803B2 (en) * 2019-05-20 2022-05-31 Applied Materials, Inc. Formation of bottom isolation
KR102183131B1 (ko) * 2019-06-24 2020-11-26 포항공과대학교 산학협력단 에피텍셜 구조를 갖는 소스/드레인 영역이 축소된 전계효과 트랜지스터 및 이의 제조방법
US12087770B2 (en) * 2021-08-05 2024-09-10 International Business Machines Corporation Complementary field effect transistor devices
US11837604B2 (en) 2021-09-22 2023-12-05 International Business Machine Corporation Forming stacked nanosheet semiconductor devices with optimal crystalline orientations around devices
US11705504B2 (en) 2021-12-02 2023-07-18 International Business Machines Corporation Stacked nanosheet transistor with defect free channel

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120292665A1 (en) * 2011-05-16 2012-11-22 Fabio Alessio Marino High performance multigate transistor
CN103137696A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 分离沟道晶体管及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1555688B1 (en) * 2004-01-17 2009-11-11 Samsung Electronics Co., Ltd. Method of manufacturing a multi-sided-channel finfet transistor
US7385247B2 (en) * 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
US7388257B2 (en) * 2004-09-01 2008-06-17 International Business Machines Corporation Multi-gate device with high k dielectric for channel top surface
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
DE102005045078B4 (de) * 2004-09-25 2009-01-22 Samsung Electronics Co., Ltd., Suwon Feldeffekttransistor mit einer verspannten Kanalschicht an Seitenwänden einer Struktur an einem Halbleitersubstrat
KR101258864B1 (ko) * 2004-12-07 2013-04-29 썬더버드 테크놀로지스, 인코포레이티드 긴장된 실리콘, 게이트 엔지니어링된 페르미－ｆｅｔ
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US20080112784A1 (en) * 2006-11-13 2008-05-15 Rogers Theodore W Load port door with simplified FOUP door sensing and retaining mechanism
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
TW200913149A (en) * 2007-09-13 2009-03-16 United Microelectronics Corp Fabricating method of semiconductor device
JP4919123B2 (ja) * 2010-03-08 2012-04-18 Ｔｄｋ株式会社 処理基板収納ポッド及び処理基板収納ポッドの蓋開閉システム
US8889494B2 (en) * 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
CN103988308B (zh) * 2011-12-09 2016-11-16 英特尔公司 晶体管中的应变补偿
US9735239B2 (en) * 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120292665A1 (en) * 2011-05-16 2012-11-22 Fabio Alessio Marino High performance multigate transistor
CN103137696A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 分离沟道晶体管及其形成方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409907A (zh) * 2015-08-03 2017-02-15 三星电子株式会社 用于半导体装置的堆叠件及其形成方法
CN108511525A (zh) * 2016-02-29 2018-09-07 三星电子株式会社 半导体器件
CN108511525B (zh) * 2016-02-29 2021-08-03 三星电子株式会社 半导体器件
CN108538913A (zh) * 2017-03-03 2018-09-14 Imec 非营利协会 用于纳米线半导体器件的内间隔
CN108538913B (zh) * 2017-03-03 2020-06-23 Imec 非营利协会 用于纳米线半导体器件的内间隔
WO2019062738A1 (zh) * 2017-09-26 2019-04-04 京东方科技集团股份有限公司 薄膜晶体管、阵列基板和显示装置
CN109979938A (zh) * 2017-12-11 2019-07-05 三星电子株式会社 场效应晶体管、片上系统以及制造其的方法
CN111697072A (zh) * 2019-03-13 2020-09-22 联华电子股份有限公司 半导体结构及其制作工艺
CN111697072B (zh) * 2019-03-13 2023-12-12 联华电子股份有限公司 半导体结构及其制作工艺
CN112582265B (zh) * 2019-09-27 2023-06-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112582265A (zh) * 2019-09-27 2021-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112885901A (zh) * 2021-04-29 2021-06-01 中芯集成电路制造(绍兴)有限公司 高电子迁移率晶体管及其形成方法
CN112885901B (zh) * 2021-04-29 2021-07-30 中芯集成电路制造(绍兴)有限公司 高电子迁移率晶体管及其形成方法
CN113284806B (zh) * 2021-05-18 2022-04-05 复旦大学 环栅器件及其源漏制备方法、器件制备方法、电子设备
WO2022241630A1 (zh) * 2021-05-18 2022-11-24 复旦大学 环栅器件及其源漏制备方法、器件制备方法、电子设备
CN113284806A (zh) * 2021-05-18 2021-08-20 复旦大学 环栅器件及其源漏制备方法、器件制备方法、电子设备
WO2023035269A1 (zh) * 2021-09-13 2023-03-16 上海集成电路制造创新中心有限公司 环栅器件及其源漏制备方法、器件制备方法、电子设备
WO2023045953A1 (en) * 2021-09-23 2023-03-30 International Business Machines Corporation Dual strained semiconductor substrate and patterning

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TW201607039A (zh) 2016-02-16
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