CN112885901B - 高电子迁移率晶体管及其形成方法 - Google Patents
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Abstract
本发明提供了一种高电子迁移率晶体管及其形成方法。针对多个导电沟道的器件而言，不仅将栅电极设置于最顶层异质结的上方，还将栅电极穿插至器件的内部，从而使得器件内部的导电沟道也可以获得较好的栅极控制能力，解决了多导电沟道的栅控难点。并且，还有效克服了由于栅极控制能力的不足而使得导电沟道的数量受到限制的问题，因此能够大大提高导电沟道的数量，使得器件具有更小的正向导通电阻和更大的正向电流能力。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种高电子迁移率晶体管及其形成方法。
背景技术
高电子迁移率晶体管（High Electron Mobility Transistor，HEMT）是基于异质结中的二维电子气的高迁移率特性的场效应晶体管，其在低温、低电场下具备较高的电子迁移率，可实现高速低噪音工作。
常见的HEMT一般为单沟道导电，限制了输出功率的提高。而为了进一步推动HEMT在更大电流、更高功率、更高频率等领域的应用，目前已出现较多对多沟道HEMT器件的研究，其具体通过增加器件内部的沟道数量，以降低导通电阻、提高电流能力。然而针对多沟道HEMT而言，其栅电极通常是制备在器件表面或侧壁，难以对器件内距离较远的导电沟道产生较好的控制，从而导致器件的关断电流较大、阈值电压低等问题。
发明内容
本发明的目的在于提供一种高电子迁移率晶体管，以解决现有的多沟道HEMT其部分导电沟道难以控制的问题。
为解决上述技术问题，本发明提供一种高电子迁移率晶体管，包括：衬底；至少两组异质结，依次堆叠在所述衬底上，其中每一所述异质结均包括沟道层和势垒层； 至少两个栅电极，其中至少一个栅电极设置在最顶层异质结的上方，以及至少一个栅电极夹持在相邻的异质结之间；栅极金属，至少覆盖所述栅电极暴露于所述异质结的侧壁，以连接所述栅电极；以及，源极金属和漏极金属，分别设置在所述栅电极的两侧，并且所述源极金属和所述漏极金属均由上至下依次连接各个异质结中的势垒层和沟道层。
可选的，每一异质结的上方均对应设置有所述栅电极。
可选的，所述高电子迁移率晶体管还包括至少两层帽层，所述帽层的部分区域构成所述栅电极，其中至少一层帽层设置在最顶层异质结的上方，以及至少一层帽层夹持在相邻的异质结之间。
可选的，所述帽层对应于栅电极的栅极区域掺杂有离子以构成所述栅电极，所述帽层的非栅极区域为未掺杂区。
可选的，所述栅电极为条状结构，并且所述栅电极水平延伸直至至少一个端部从所述异质结的侧壁暴露出，所述栅极金属覆盖所述栅电极的端部侧壁。
可选的，所述栅电极的两个端部分别从所述异质结的两侧暴露出，以及所述栅电极的两个端部均连接有栅极金属。
可选的，所述至少两个栅电极的位置上下对齐，所述栅极金属连续覆盖各个栅电极其暴露于同一侧的端部侧壁。
可选的，所述势垒层为N掺杂或者未掺杂，所述栅电极为P掺杂。
可选的，所述沟道层的材料包括氮化镓，所述势垒层的材料包括氮化镓铝，所述栅电极的材料包括掺杂有镁离子的氮化镓。
可选的，所述高电子迁移率晶体管还包括钝化层，所述钝化层覆盖在最顶层异质结的上方。
可选的，所述栅极金属还从所述栅电极的侧壁延伸至所述钝化层的顶表面，以预留有栅极引出区。
本发明的又一目的在于提供一种高电子迁移率晶体管的形成方法，包括：提供一衬底；在所述衬底上形成至少两组异质结和至少两个栅极层，每一所述异质结均包括沟道层和势垒层，以及其中至少一个栅电极设置在最顶层异质结的上方，以及至少一个栅电极夹持在相邻的异质结之间；以及，形成栅极金属、源极金属和漏极金属，所述栅极金属覆盖所述栅极层暴露于所述异质结的侧壁以连接所述栅电极，所述源极金属和所述漏极金属分别设置在所述栅极金属的两侧并由上至下依次连接各个异质结中的沟道层。
可选的，所述异质结的形成方法包括：利用外延工艺形成未掺杂氮化镓层，以构成所述沟道层；以及，利用外延工艺形成N掺杂或者未掺杂的氮化镓铝层，以构成所述势垒层。
可选的，每一异质结的上方均对应设置有所述栅电极。
可选的，所述栅电极的制备工艺包括：在异质结上形成帽层，并对所述帽层的至少部分区域进行离子注入以构成所述栅电极。
可选的，所述帽层的材料包括氮化镓，以及所述栅电极的材料包括P型氮化镓。
在本发明提供的高电子迁移率晶体管中，其具有两组以上的异质结，从而可实现多导电沟道，并且还设置了至少两组栅电极，所述栅电极可穿插至器件的内部，进而可以实现对器件内部的导电沟道的有效控制，有效改善了器件的关断电流较大、阈值电压低等问题。具体的方案中，例如可基于异质结的数量而一一对应设置栅电极，以达到一一对应控制各个导电沟道，进一步提高器件的饱和电流、并减小关断漏电等，提高了HEMT的工作效率。此外，由于本发明中的部分栅电极可穿插至器件的内部，以使得器件内部的导电沟道也能够获得较好的栅极控制，从而使得异质结的堆叠数量（即，导电沟道的数量）不会受到栅极控制能力的限制，而能够大大提高导电沟道的数量。
附图说明
图1为本发明一实施例中的高电子迁移率晶体管的结构示意图。
图2为图1所示的本发明一实施例中的高电子迁移率晶体管在BB’方向上的剖面示意图。
图3为图1所示的本发明一实施例中的高电子迁移率晶体管在AA’方向上的剖面示意图。
图4为本发明一实施例中的高电子迁移率晶体管的形成方法的流程示意图。
其中，附图标记如下：100-衬底；110-过渡层；200-异质结；210-沟道层；220-势垒层；300-帽层；300G-栅电极；400G-栅极金属；400S-源极金属；400D-漏极金属；500-钝化层。
具体实施方式
以下结合图1-图3以及具体实施例对本发明提出的高电子迁移率晶体管及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。其中，图1为本发明一实施例中的高电子迁移率晶体管的结构示意图，图2为图1所示的本发明一实施例中的高电子迁移率晶体管在BB’方向上的剖面示意图，图3为图1所示的本发明一实施例中的高电子迁移率晶体管在AA’方向上的剖面示意图。
结合图1-图3所示，所述高电子迁移率晶体管包括：衬底100，以及依次堆叠设置在所述衬底100上的至少两组异质结200。
其中，所述衬底100可进一步为氮化镓（GaN）衬底、硅（Si）衬底、碳化硅（SiC）衬底或者蓝宝石衬底等。进一步的，在所述衬底100上还形成有过渡层110，所述过渡层110例如为氮化镓（GaN）过渡层或氮化铝（AlN）过渡层。通过设置所述过渡层110，一方面可减小所述衬底100与其上方外延生长的外延层之间的晶格失配，提高外延层的晶体质量；另一方面，还可作为高阻层以减小器件漏电等。
继续参考图1-图3所示，每一所述异质结200均包括由下至上依次堆叠设置的沟道层210和势垒层220。其中，所述势垒层220的带隙宽度大于所述沟道层210的带隙宽度，从而使得宽带隙的势垒层220中的电子和势垒层表面的电子溢出，并移向所述沟道层210靠近所述势垒层的界面处而被限制在界面处所形成的势阱中，进而形成二维电子气 2DEG (2-Dimensional Electron Gas)。由于势阱中的这些电子与势垒层中的电离杂质空间分离，大大降低了库伦散射，从而显著提高了导电沟道中的电子迁移率。
具体的实施例中，所述势垒层220的材料包括氮化镓铝（AlGaN）。进一步的，所述势垒层220的材料可以为未掺杂材料（例如，未掺杂氮化镓铝层）；或者，所述势垒层220也可以是N掺杂材料层（例如，N型掺杂的氮化镓铝层），如此以利于诱导出更高密度的二维电子气2DEG。
以及，所述沟道层210的材料包括氮化镓（GaN）。进一步的，所述沟道层210可以为非掺杂材料层（例如，非掺杂的氮化镓层），从而使的所述沟道层210至少其二维电子气下方的部分呈现为高阻值。
本实施例中，所述高电子迁移率晶体管可具有多组异质结200，例如3组、4组或5组及以上。其中，各组异质结200的结构可参考如上所述。
继续参考图1-图3所示，所述高电子迁移率晶体管还设置有至少两个栅电极300G，以用于控制所述异质结200内的二维电子气2DEG的电导变化。具体的，所述至少两个栅电极300G中，其中至少一个栅电极300G设置在最顶层异质结200的上方，以及至少一个栅电极300G夹持在相邻的异质结200之间。
即，本实施例中，不仅在最顶层的异质结200的上方设置有栅电极300G，同时栅电极300G还穿插在至少部分相邻的异质结200之间，从而可利用至少两个栅电极300G控制多组异质结200中的导电沟道。这与传统工艺中仅在最顶部设置栅电极相比，本实施例中利用至少两个栅电极300G将取得更好的栅极控制能力，有利于提高饱和电流、降低导通电阻、减小关断漏电等优势，提高了器件的工作效率。
此外，由于各组异质结200中的导电沟道均能够受到对应设置的栅电极300G的有效控制，从而有利于增加晶体管中的异质结200的数量，相应的提高了导电沟道的数量。
具体的方案中，可根据所述异质结200的数量对应设置所述栅电极300G的数量。例如，每一异质结200的上方均对应设置有栅电极300G，以利用各个栅电极300G一一对应控制其下方的异质结200中的导电沟道。图1-图3中示意性的示出了3层异质结200，以及对应的3层栅电极300G。
需要说明的是，夹持在相邻的异质结200之间栅极层300G，其顶表面可能会直接接触于上方的异质结200的沟道层210，然而由于沟道层210具有高阻值，从而不会对其上方的异质结200造成影响。
进一步的方案中，所述高电子迁移率晶体管还包括至少两层帽层300，所述帽层300的部分区域构成所述栅电极300G（例如，所述帽层300对应于栅电极的栅极区域掺杂有离子以构成所述栅电极300G，而所述帽层的非栅极区域则为未掺杂区）。基于此，则至少两层帽层300中，即有至少一层帽层300设置在最顶层异质结200的上方，以及至少一层帽层300夹持在相邻的异质结200之间。通过在所述势垒层220上设置所述帽层300，并利用帽层300的部分区域构成栅电极300G，不仅可以使得整个外延表面具有较高的平整度，并且使得所述栅电极300G也同样可以基于外延工艺制备形成，从而兼容于异质结200的外延工艺中。
本实施例中，可使所述栅电极300G为P掺杂。具体的，所述帽层300的材料包括氮化镓，以及所述帽层300对应于栅电极的栅极区域为掺杂氮化镓以构成栅电极300G，而所述帽层300的其他区域（即，非栅极区域）则为未掺杂氮化镓。其中，所述栅电极300G的材料即为P掺杂氮化镓，更具体的，所述P掺杂氮化镓可以为掺杂镁离子的氮化镓。
可选的，在所述最顶层的异质结200的上方还覆盖有钝化层500，以保护其下方的外延结构。其中，所述钝化层500的材料例如包括氮化硅。
继续参考图1-图3所示，所述高电子迁移率晶体管还包括栅极金属400G、源极金属400S和漏极金属400D。
其中，所述栅极金属400G至少覆盖所述栅电极300G的侧壁，与使所述栅电极300G电性连接至所述栅极金属400G。进一步的，所述栅电极300G可以为条状结构，所述栅电极300G具体是在源极和漏极之间沿着垂直于源极至漏极的连线方向水平延伸。以及，所述栅电极300G水平延伸直至至少一个端部从所述异质结200的侧壁暴露出，所述栅电极300G暴露出的端部侧壁即可和被所述栅极金属400G覆盖。本实施例中，所述栅电极300G的两个端部均延伸直至从异质结200的侧壁暴露出（即，所述栅电极300G的两个相对的端部分别从所述异质结200的两侧暴露出），以及所述异质结200的两侧均设置有栅极金属400G，以使得所述栅电极300G的两个端部均连接有栅极金属400G。
本实施例中，多个栅电极300G上下对齐，所述栅极金属400G同时连续覆盖各个栅电极300G其暴露于同一侧的端部侧壁，以与各个栅电极300G实现欧姆接触。进一步的，所述栅极金属400G连续覆盖各个栅电极300G的侧壁，并延伸至所述钝化层500的顶表面以预留有栅极引出区，此将有利于后续对晶体管器件的封装等工艺。
以及，所述源极金属400S和所述漏极金属400D分别设置在所述栅电极300G的两侧，并且所述源极金属400S和所述漏极金属400D均由上至下依次贯穿上方的异质结200，并至少抵达至最底层异质结的沟道层210中，以在各个导电沟道的两端实现二维电子气2DEG中的电子流通。
基于如上所述的高电子迁移率晶体管，以下对其制备方法进行详细说明。具体的，所述高电子迁移率晶体管的形成方法包括：异质结的制备工艺和栅电极的制备工艺。通过执行至少两次异质结的制备工艺和至少两次栅电极的制备工艺，以形成至少两组异质结和至少两个栅极层，并使其中至少一个栅电极设置在最顶层异质结的上方，以及至少一个栅电极夹持在相邻的异质结之间。如此，即可形成多栅多沟道的高电子迁移率晶体管。
应当认识到，所述异质结的制备工艺和所述栅电极的制备工艺的执行次数和执行顺序可根据实际需求调整。例如，当需要形成数量相互对应的异质结和栅电极时，则可重复交替执行异质结的制备工艺和栅电极层的制备工艺。
下面结合图4，对制备相同数量的异质结和栅电极的实施方式进行解释说明。其中，图4为本发明一实施例中的高迁移率晶体管的形成方法的流程示意图。
首先执行步骤S100，提供一衬底100。其中，所述衬底100可以为氮化镓（GaN）衬底、硅（Si）衬底、碳化硅（SiC）衬底或者蓝宝石衬底等。
进一步的方案中，还在所述衬底100上外延生长过渡层110。所述过渡层110具体为本征氮化镓层或者为本征氮化铝层。
接着执行步骤S200，依次执行异质结的制备工艺和栅电极的制备工艺，以形成至少两组异质结200和至少两个栅电极300G。
其中，所述异质结的制备工艺包括：依次执行外延工艺以形成沟道层210和势垒层220，以形成异质结200。具体为，利用外延工艺形成未掺杂氮化镓层在所述过渡层110上，以构成沟道层210；以及，利用外延工艺形成N掺杂的氮化镓铝层在所述沟道层210，以构成势垒层220。
以及，利用所述栅电极的制备工艺，以形成栅电极300G在当前的异质结200上。其中，所述栅电极300G的材料可以为P型掺杂材料，例如所述栅电极300G的材料可以包括P型氮化镓。
本实施例中，所述栅电极300G的制备工艺具体包括如下步骤。
第一步骤，利用外延工艺在当前异质结200上形成帽层300。所述帽层300具体可以为未掺杂的氮化镓层。
第二步骤，在所述帽层300上形成离子注入阻挡层，所述离子注入阻挡层暴露出栅极区域，并遮盖非栅极区域。其中，所述离子注入阻挡层例如为光刻胶层或者氧化硅层，
第三步骤，执行离子注入工艺，以在所述帽层300的栅极区域中注入离子，形成P型氮化镓。本实施例中，具体可在所述帽层300中注入镁离子。
第四步骤，去除所述离子注入阻挡层。并且还可进一步清洁暴露出的膜层表面。
需要说明的是，本实施例中的栅电极300G是通过掺杂氮化镓形成，其可结合外延工艺制备形成，从而可以和其他外延层的制备工艺兼容，并且也能够和其他外延层（例如其下方的氮化镓铝层以及后续形成在其上方的氮化镓层）实现较好的膜层匹配。
至此，即在所述过渡层110上依次形成有第一层异质结200和第一层栅电极300G。之后，即可再次重复执行至少一次如上所述的异质结的制备工艺和栅电极的制备工艺，从而在衬底100上依次堆叠出至少两组异质结200和至少两个栅电极300G。应当认识到，后续在制备第二层异质结200、第二层栅电极……直至最顶层异质结200和最顶层栅电极300G，可使得各个膜层均具备较高的表面平整度。
本实施例中，依次重复执行3次异质结的制备工艺和栅电极层制备工艺，从而在衬底100上依次形成了3组异质结200，并在每一异质结200上均对应设置有栅电极300G。
进一步的方案中，在形成最顶层异质结200和最顶层栅电极300G之后，还包括：形成钝化层500，以用于保护其下方的膜层。所述钝化层500例如为氮化硅层。
接着执行步骤S300，形成栅极金属400G、源极金属400S和漏极金属400D。其中，所述栅极金属400G至少覆盖所述栅极层300G暴露于所述异质结200的侧壁以连接所述栅电极300G。以及，所述源极金属400S和所述漏极金属400D分别设置在所述栅电极300G的两侧并均由上至下依次连接各个异质结200中的沟道层210，以使得多沟道的电子电流能够被有效收集。
可选的方案中，所述栅极金属400G、源极金属400S和漏极金属400D的形成方法例如包括：执行刻蚀工艺，以形成栅极沟槽、源极沟槽和漏极沟槽，所述栅极沟槽的侧壁上暴露有所述栅电极，所述源极沟槽和所述漏极沟槽均由上至下依次贯穿上方的异质结，并抵达至最底层异质结的沟道层中。本实施例中，所述栅极沟槽、所述源极沟槽和所述漏极沟槽的底部均延伸停止于过渡层110上。接着，淀积金属材料，以分别形成所述栅极金属400G、源极金属400S和漏极金属400D。
综上所述，本实施例提供的HEMT器件，由于其器件内部的导电沟道可利用穿插在器件内部的栅电极控制，从而使得器件内部的导电沟道仍能够得到较好的栅极控制，解决了多导电沟道的栅控难点。尤其是，可以对各个导电沟道设置对应的栅电极， 以一一对应控制各个导电沟道，进一步提高了导电沟道的设置灵活性。并且，基于如上构思，还同时克服了受到栅极控制能力的限制而使得导电沟道的数量难以进一步增加的问题，即，本实施例中的HEMT器件，其能够达到更多数量的导电沟道，使得器件具有更小的正向导通电阻和更大的正向电流能力。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还需要说明的是，说明书中对“一个实施例”、“实施例”，“具体实施例”、“一些实施例”等的引用仅指示所描述的实施例可以包括特定特征、结构或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例实现这种特征、结构或特性在相关领域技术人员的知识范围内。
以及应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或 多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。
以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
Claims (13)
1.一种高电子迁移率晶体管，其特征在于，包括：
衬底；
至少两组异质结，依次堆叠在所述衬底上，其中每一所述异质结均包括沟道层和势垒层；
至少两个栅电极，其中至少一个栅电极设置在最顶层异质结的上方，以及至少一个栅电极夹持在相邻的异质结之间，并且所述栅电极的至少一个端部从所述异质结的侧壁暴露出；所述栅电极形成在异质结上方的帽层中，其中，所述帽层对应于栅电极的栅极区域掺杂有离子以构成所述栅电极，以及所述帽层的非栅极区域为未掺杂区；
栅极金属，至少覆盖所述栅电极的端部侧壁以连接所述栅电极；以及，
源极金属和漏极金属，分别设置在所述栅电极的两侧，并且所述源极金属和所述漏极金属均由上至下依次连接各个异质结中的势垒层和沟道层。
2.如权利要求1所述的高电子迁移率晶体管，其特征在于，每一异质结的上方均对应设置有所述栅电极。
3.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述栅电极沿着垂直于源极至漏极的连线方向水平延伸，并且所述栅电极水平延伸直至至少一个端部从所述异质结的侧壁暴露出，所述栅极金属覆盖所述栅电极的端部侧壁。
4.如权利要求3所述的高电子迁移率晶体管，其特征在于，所述栅电极的两个端部分别从所述异质结的两侧暴露出，以及所述栅电极的两个端部均连接有栅极金属。
5.如权利要求3所述的高电子迁移率晶体管，其特征在于，所述至少两个栅电极的位置上下对齐，所述栅极金属连续覆盖各个栅电极其暴露于同一侧的端部侧壁。
6.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述势垒层为N掺杂或者未掺杂，所述栅电极为P掺杂。
7.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述沟道层的材料包括氮化镓，所述势垒层的材料包括氮化镓铝，所述栅电极的材料包括掺杂有镁离子的氮化镓。
8.如权利要求1所述的高电子迁移率晶体管，其特征在于，还包括钝化层，所述钝化层覆盖在最顶层异质结的上方。
9.如权利要求8所述的高电子迁移率晶体管，其特征在于，所述栅极金属还从所述栅电极的侧壁延伸至所述钝化层的顶表面，以预留有栅极引出区。
10.一种高电子迁移率晶体管的形成方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成至少两组异质结和至少两个栅极层，每一所述异质结均包括沟道层和势垒层，以及其中至少一个栅电极设置在最顶层异质结的上方，以及至少一个栅电极夹持在相邻的异质结之间，并且所述栅电极的至少一个端部从所述异质结的侧壁暴露出；其中，所述栅电极的制备工艺包括：在异质结上形成帽层，并对所述帽层的至少部分区域进行离子注入以构成所述栅电极；以及，
形成栅极金属、源极金属和漏极金属，所述栅极金属覆盖所述栅极层的端部侧壁以连接所述栅电极，所述源极金属和所述漏极金属分别设置在所述栅极金属的两侧并由上至下依次连接各个异质结中的势垒层和沟道层。
11.如权利要求10所述的高电子迁移率晶体管的形成方法，其特征在于，所述异质结的形成方法包括：利用外延工艺形成未掺杂氮化镓层，以构成所述沟道层；以及，利用外延工艺形成N掺杂或者未掺杂的氮化镓铝层，以构成所述势垒层。
12.如权利要求10所述的高电子迁移率晶体管的形成方法，其特征在于，每一异质结的上方均对应设置有所述栅电极。
13.如权利要求10所述的高电子迁移率晶体管的形成方法，其特征在于，所述帽层的材料包括氮化镓，以及所述栅电极的材料包括P型氮化镓。
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|---|---|---|---|---|
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Patent Citations (4)
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| CN106463543A (zh) * | 2014-06-11 | 2017-02-22 | 三星电子株式会社 | 结晶多纳米片应变沟道fet及其制造方法 |
| CN105355657A (zh) * | 2015-11-27 | 2016-02-24 | 西安电子科技大学 | 多沟道鳍式结构的绝缘栅AlGaN/GaN高电子迁移率晶体管 |
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