CN116960175B - 一种准垂直型半导体器件及其制备方法 - Google Patents

一种准垂直型半导体器件及其制备方法 Download PDF

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Abstract

本发明涉及一种准垂直型半导体器件及其制备方法，属于半导体技术领域，用以简化制备工艺，提高电极的接触良率。所述准垂直型半导体器件包括阶梯状外延体、第一电极、第二电极和第三电极，阶梯状外延体中靠近第一垂直侧面的垂直面区域内包括垂直的二维电子气，在靠近第二垂直侧面的垂直面区域内包括垂直的二维空穴气；阶梯状外延体至少包括相邻接的第一阶梯外延体和第二阶梯外延体；第一电极提供在第一阶梯外延体顶部并形成欧姆接触；第二电极提供在第二阶梯外延体顶部并形成欧姆接触；第三电极提供在第一阶梯外延体的第一垂直侧面或第二垂直侧面并形成肖特基接触或绝缘接触。本发明的制备工艺流程简单、难度小，器件良率高。

Description

一种准垂直型半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，特别地涉及一种准垂直型半导体器件及其制备方法。
背景技术
III-V族化合物是重要的半导体材料，例如AlN、GaN、InN、AlP、GaAs及这些材料的化合物，如AlGaN、InGaN、AlInGaN等。由于III-V族化合物具有直接带隙、宽禁带、高击穿电场强度等优点，以GaN为代表的III-V族化合物半导体广泛应用在发光器件、电力电子、射频器件等领域。
III-V族化合物是一类极性半导体材料，在极性半导体的表面或两种不同的极性半导体界面处存在固定极化电荷。这些固定极化电荷的存在能够吸引可移动的电子或空穴等载流子，从而形成二维电子气（2DEG）或二维空穴气（2DHG），并且具有较高的面电荷密度。同时，由于不需要对半导体材料进行掺杂，二维电子气或二维空穴气受到的离子散射等作用也大大减少，因此具有较高的迁移率。
目前行业内常用的III-V族化合物半导体器件绝大多数为横向型器件，而横向型的器件面临着一些关键问题，如栅极或漏极处存在的尖峰电场导器件提前击穿；为满足大功率器件需求，器件面积会急剧增大。垂直型器件则可以克服前述横向型器件存在的性能问题，然后，由于垂直型器件的电极分布在器件的正面和背面，制备工艺复杂。
发明内容
针对现有技术中存在的技术问题，本发明提出了一种准垂直型半导体器件及其制备方法，简化制备工艺，提高电极的接触良率。
根据本发明的一个方面，本发明提供了一种准垂直型半导体器件，包括阶梯状外延体、第一电极、第二电极和第三电极，其中，所述阶梯状外延体包括第一垂直侧面和第二垂直侧面，在所述阶梯状外延体中靠近所述第一垂直侧面的垂直面区域内包括垂直的二维电子气，对应地，在靠近所述第二垂直侧面的垂直面区域内包括垂直的二维空穴气；所述阶梯状外延体至少包括相邻接的第一阶梯外延体和第二阶梯外延体，所述第一阶梯外延体的高度大于所述第二阶梯外延体的高度，且所述第一阶梯外延体与所述第二阶梯外延体同侧的垂直侧面共同构成所述第一垂直侧面和所述第二垂直侧面；所述第一电极提供在所述第一阶梯外延体顶部并形成欧姆接触；所述第二电极提供在所述第二阶梯外延体顶部并形成欧姆接触；所述第三电极提供在所述第一阶梯外延体的所述第一垂直侧面或所述第二垂直侧面并形成肖特基接触或绝缘接触；在对所述第三电极外加电压时，中断或接通所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，中断或接通所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；其中，所述阶梯状外延体的材料为III-V族化合物；所述阶梯状外延体包括沟道层、第一势垒层和第二势垒层，所述沟道层包括晶向相反的第一垂直界面和第二垂直界面；且包括从下向上依次排列的第一沟道层、第二沟道层和第三沟道层；第一势垒层自所述第一垂直界面外延生长得到；第二势垒层自所述第二垂直界面外延生长得到；对应地，所述第一阶梯外延体内的沟道层包括所述第一沟道层、所述第二沟道层和所述第三沟道层，所述第二阶梯外延体内的沟道层包括所述第一沟道层；所述第三电极提供在所述第一阶梯外延体上的所述第一势垒层或所述第二势垒层上对应所述第二沟道层的区域。
根据本发明的另一个方面，本发明提供了一种准垂直型半导体器件的制备方法，包括以下步骤：
提供外延体，其包括第一垂直侧面和第二垂直侧面，在所述外延体中靠近所述第一垂直侧面的垂直面区域内包括垂直的二维电子气，在靠近所述第二垂直侧面的垂直面区域内包括垂直的二维空穴气；
以垂直于第一垂直侧面和第二垂直侧面的方向至少将所述外延体顶部表面划分为相邻接的第一区域和第二区域，自所述外延体的顶部向下刻蚀所述第二区域以得到阶梯状外延体，其中，对应第一区域的外延体为第一阶梯外延体，对应刻蚀后第二区域的外延体为第二阶梯外延体，所述第一阶梯外延体的高度大于所述第二阶梯外延体的高度；
在所述第一阶梯外延体的顶部提供欧姆接触的第一电极；
在所述第二阶梯外延体的顶部提供欧姆接触的第二电极；以及
在所述第一阶梯外延体的所述第一垂直侧面或所述第二垂直侧面提供肖特基接触或绝缘接触的第三电极；在对所述第三电极外加电压时，中断或接通所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，中断或接通所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；
其中，所述外延体的材料为III-V族化合物；
所述提供外延体的步骤包括：
提供沟道层，所述沟道层包括晶向相反的第一垂直界面和第二垂直界面；在提供沟道层时，从下向上依次提供第一沟道层、第二沟道层和第三沟道层；以及
提供势垒层，其中，自所述沟道层的所述第一垂直界面外延生长得到第一势垒层，自所述沟道层的所述第二垂直界面外延生长得到第二势垒层；
在自所述外延体的顶部向下刻蚀所述第二区域时，刻蚀掉对应所述第二区域的包括所述第二沟道层和所述第三沟道层的部分外延体；所述第一阶梯外延体内的沟道层包括所述第一沟道层、所述第二沟道层和所述第三沟道层，所述第二阶梯外延体内的沟道层包括所述第一沟道层；
对应地，在所述第一阶梯外延体的所述第一势垒层或所述第二势垒层提供肖特基接触或绝缘接触的第三电极时，所述第三电极在所述第一势垒层上或所述第二势垒层上覆盖所述第二沟道层的区域。
根据本发明的另一个方面，本发明还提供了另一种准垂直型半导体器件的的制备方法，包括以下步骤：
提供沟道层，所述沟道层包括晶向相反的第一垂直界面和第二垂直界面，其中，在提供沟道层时，从下向上依次提供第一沟道层、第二沟道层和第三沟道层；
以垂直于第一垂直界面和第二垂直界面的方向至少将所述沟道层顶部表面划分为相邻接的第一区域和第二区域，自所述沟道层的顶部向下刻蚀第二区域得到阶梯形沟道层；
在所述阶梯形沟道层外表面外延势垒层得到阶梯状外延体，其中，对应第一区域的外延体为第一阶梯外延体，对应刻蚀后第二区域的外延体为第二阶梯外延体，所述第一阶梯外延体的高度大于所述第二阶梯外延体的高度；所述第一阶梯外延体内的沟道层包括所述第一沟道层、所述第二沟道层和所述第三沟道层，所述第二阶梯外延体内的沟道层包括所述第一沟道层；在所述沟道层中靠近所述第一垂直界面的垂直面区域内、对应所述第二沟道层的垂直的二维电子气连续或中断，对应地，在靠近所述第二垂直界面的垂直面区域内、对应所述第二沟道层的垂直的二维空穴气中断或连续；
在所述第一阶梯外延体的顶部提供与所述沟道层欧姆接触的第一电极；
在所述第二阶梯外延体的顶部提供与所述沟道层欧姆接触的第二电极；以及
环绕所述第一阶梯外延体的侧面直接或间接提供第三电极；
其中，在沟道层中靠近所述第一垂直界面的垂直面区域内包括连续的垂直的二维电子气或在靠近所述第二垂直界面的垂直面区域内包括连续的垂直的二维空穴气时，在对所述第三电极外加电压时，中断所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，中断所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；
在沟道层中靠近所述第一垂直界面的垂直面区域内包括中断的垂直的二维电子气或在靠近所述第二垂直界面的垂直面区域内包括中断的垂直的二维空穴气时，所述第三电极覆盖中断区域，并在对所述第三电极外加电压时，接通所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，接通所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；
其中，所述沟道层和所述势垒层的材料为III-V族化合物。
本发明提供的准垂直型半导体器件的制备工艺简单，电极接触良好，器件的良率高。
附图说明
下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：
图1是根据本发明实施例一的准垂直型半导体器件的制备方法流程示意图；
图2是根据本发明实施例一的准垂直型半导体器件纵向截面的结构原理示意图；
图3是图2所示准垂直型半导体器件的A向结构原理示意图；
图4是图2所示准垂直型半导体器件的B向结构原理示意图；
图5是根据本发明实施例二的准垂直型半导体器件B向结构原理示意图；
图6是根据本发明实施例三的准垂直型半导体器件的制备方法流程示意图；
图7是根据本发明实施例三的衬底4的纵向截面的结构原理示意图；
图8是根据本发明实施例三在衬底4上外延多个半导体层的纵向截面的结构原理示意图；
图9是根据本发明实施例三在衬底4上形成沟道层110的纵向截面的结构原理示意图；
图10是根据本发明实施例三的准垂直型半导体器件的纵向截面的结构原理示意图；
图11是图10所示准垂直型半导体器件的A向结构原理示意图；
图12是图10所示准垂直型半导体器件的B向结构原理示意图；
图13是根据本发明实施例四的准垂直型半导体器件的纵向截面的结构原理示意图；
图14是根据本发明实施例五的准垂直型半导体器件的A向纵向截面的结构原理示意图；
图15是图14所示准垂直型半导体器件的B向结构原理示意图；
图16是根据本发明实施例六的准垂直型半导体器件的B向结构原理示意图；
图17是在图7所示的衬底4上外延沟道层110后的B向结构原理示意图；
图18是将图17所示的沟道层110两端的发散区域去除后的B向结构原理示意图；
图19是根据本发明实施例八的准垂直型半导体器件的A向结构原理示意图；
图20是根据本发明实施例八的另一准垂直型半导体器件的A向结构原理示意图；
图21是根据本发明实施例九的准垂直型半导体器件的制备方法流程示意图；
图22是根据本发明实施例九的准垂直型半导体器件的正面结构示意图；
图23是图22所示准垂直型半导体器件的A向结构示意图；以及
图24是图22所示准垂直型半导体器件的B向结构示意图。
附图标记说明：
1、阶梯状外延体；
11、第一阶梯外延体；12、第二阶梯外延体；13、第三阶梯外延体；
110、沟道层；
111、N型第一沟道层；112、P型第二沟道层；113、N型第三沟道 层；114、P型第四沟道层；115、N型第五沟道层；116、P型第六沟道层；101、N型第一半导体层；102、耐压层；103、N型第二半导体层；
121、第一势垒层；122、第二势垒层；
21、第一电极；22、第二电极；23、第三电极；24、第四电极；
31、二维电子气；32、二维空穴气；
4、衬底；
41、第一台面；42、第二台面；43、衬底台阶侧面；44、外延掩膜；
5、成核层；
6、缓冲层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
本发明提供了一种准垂直型半导体器件，包括由III-V族化合物的半导体层构成的外延体及制备在外延体上的三个电极，在一些应用实施例中，本发明提供的准垂直型半导体器件例如为HEMT（High Electron Mobility Transistors，高电子迁移率晶体管）或HHMT（High Hole Mobility Transistors，高空穴迁移率晶体管），对应的三个电极分别为对应的源极、漏极和栅极。本发明提供的准垂直型半导体器件的制备工艺简单，电极接触良好，以下通过具体的实施例对本发明提供的准垂直型半导体器件的结构及其制备方法进行详细说明。
实施例一
图1是根据本发明实施例一的准垂直型半导体器件的制备方法流程示意图。图2是根据本发明实施例一的准垂直型半导体器件纵向截面的结构原理示意图。图3是图2所示准垂直型半导体器件的A向结构原理示意图，图4是图2所示准垂直型半导体器件的B向结构原理示意图。结合图1至图3，本发明中的准垂直型半导体器件的制备方法包括以下步骤：
步骤S11，提供外延体。所述外延体包括图1所示的右侧的第一垂直侧面和左侧的第二垂直侧面，在所述外延体中靠近右侧的所述第一垂直侧面的垂直面区域内包括垂直的二维电子气31，在靠近左侧的所述第二垂直侧面的垂直面区域内包括垂直的二维空穴气32。在本实施例中，所述外延体由沟道层110和势垒层构成。沟道层110和势垒层分别为III-V族化合物。例如，沟道层110的材料可以是能够提供晶向为[0001]或[000-1]的氮化镓（GaN）。势垒层的材料为氮化镓铝（AlGaN）、氮化铟铝（AlInN）、氮化镓铟（InGaN）、氮化铝（AlN）或氮化镓铟铝（AlInGaN ）等。在沟道层110的（0001）面外延得到第一势垒层121，第一势垒层121的外侧面则为外延体的所述第一垂直侧面，沟道层110中靠近沟道层110和第一势垒层121界面的附近产生有二维电子气31。在自所述沟道层110的（000-1）面外延得到第二势垒层122，第二势垒层122的外侧面则为外延体的所述第二垂直侧面，沟道层110中靠近沟道层110和第二势垒层122界面的附近产生有二维空穴气32。
步骤S12，刻蚀外延体得到阶梯状外延体1。具体地，以垂直于第一垂直侧面和第二垂直侧面的方向至少将所述外延体顶部表面划分为相邻接的第一区域和第二区域，自所述外延体的顶部向下刻蚀所述第二区域以得到阶梯状外延体1，其中，对应第一区域的外延体为第一阶梯外延体11，对应刻蚀后第二区域的外延体为第二阶梯外延体12，所述第一阶梯外延体11的高度大于所述第二阶梯外延体12的高度。如图3所示，所述第一阶梯外延体11和所述第二阶梯外延体12的高度差为H。图4既是图2的B向结构原理示意图，也是图3的C向结构原理示意图，结合图3和图4可见，阶梯状外延体1在C向的长度W仍与原始未刻蚀时的外延体的长度相同。
步骤S13，在所述第一阶梯外延体11的顶部提供欧姆接触的第一电极21。
步骤S14，在所述第二阶梯外延体12的顶部提供欧姆接触的第二电极22。
步骤S15，在所述第一阶梯外延体11的右侧的所述第一垂直侧面提供肖特基接触或绝缘接触的第三电极23。图中所示的在第一阶梯外延体11和第二阶梯外延体12中靠近右侧的所述第一垂直侧面的垂直面区域内的垂直的二维电子气31是连续并连通的，在靠近左侧的所述第二垂直侧面的垂直面区域内包括的垂直二维空穴气32也是连续并连通的。当如图中所示，在所述第一阶梯外延体11的所述第一垂直侧面提供肖特基接触或绝缘接触的第三电极23时，在对所述第三电极23外加电压时，将对应第三电极23的所述第一阶梯外延体11中的二维电子气31耗尽，从而能够中断所述第一阶梯外延体11中的二维电子气31和所述第二阶梯外延体12中的二维电子气31。
同理，也可以在所述第一阶梯外延体11的左侧的所述第二垂直侧面提供肖特基接触或绝缘接触的第三电极23，此时在对所述第三电极23外加电压时，将对应第三电极23的所述第一阶梯外延体11中的二维空穴气32耗尽，从而能够中断所述第一阶梯外延体11中的二维空穴气32和所述第二阶梯外延体12中的二维空穴气32。
基于前述结构得到了耗尽型半导体器件。
当控制外延体的内部结构可以在第一阶梯外延体11中得到中断的二维电子气31或中断的二维空穴气32，当将所述第三电极23提供在对应的中断区域时，在对第三电极23外加电压的情况下，能够在中断区域反型出二维电子气31或二维空穴气32，从而导通原来中断的二维电子气31或二维空穴气32，基于该结构得到了是增强型半导体器件。
本发明提供的准垂直型半导体器件包括阶梯状外延体1、第一电极21、第二电极22和第三电极23，阶梯状外延体1包括第一垂直侧面和第二垂直侧面，在所述阶梯状外延体1中靠近所述第一垂直侧面的垂直面区域内包括垂直的二维电子气31，在靠近所述第二垂直侧面的垂直面区域内包括垂直的二维空穴气32；所述阶梯状外延体1至少包括相邻接的第一阶梯外延体11和第二阶梯外延体12，所述第一阶梯外延体11的高度大于所述第二阶梯外延体12的高度，且所述第一阶梯外延体11与所述第二阶梯外延体12同侧的垂直侧面共同构成所述第一垂直侧面和所述第二垂直侧面。第一电极21提供在所述第一阶梯外延体11顶部并形成欧姆接触。第二电极22提供在所述第二阶梯外延体12顶部并形成欧姆接触。第三电极23提供在所述第一阶梯外延体11的所述第一垂直侧面或所述第二垂直侧面并形成肖特基接触或绝缘接触。在对所述第三电极23外加电压时，中断或接通所述第一阶梯外延体11中的二维电子气31和所述第二阶梯外延体12中的二维电子气31，或者，中断或接通所述第一阶梯外延体11中的二维空穴气32和所述第二阶梯外延体12中的二维空穴气32。即本发明提供的既可以耗尽型半导体器件，也可以是增强型半导体器件。
本实施例中的第一电极21和第二电极22都提供在外延体顶部的表面，因而可以通过表面工艺提供两个电极，保证了电极良好的欧姆接触性能，并且，这两个电极能够同时制作，相比于将电极制作于正面和背面，或者将电极制作在侧面，制备工艺简洁，制备难度低。
实施例二
图5是根据本发明实施例二的准垂直型半导体器件B向结构原理示意图。在本实施例中，在所述第二阶梯外延体12顶部形成欧姆接触的第二电极22时，使第二电极22的覆盖靠近第一垂直侧面的、沟道层110中靠近沟道层110和第一势垒层121界面的二维电子气31，及靠近第二垂直侧面的、沟道层110中靠近沟道层110和第二势垒层122界面的附近的二维空穴气32，从而提升了第二电极22的导通能力。
同理，第一电极21也可以如前述第二电极22的结构，在第一阶梯外延体11顶部覆盖靠近第一垂直侧面的二维电子气31和靠近第二垂直侧面的二维空穴气32，从而提升第一电极21导通能力。
本发明通过控制第二电极22和/或第一电极21在外延体顶部的位置及面积，在不增加处理步骤的前提下能够有效提升器件的导通通力。
实施例三
图6是根据本发明实施例三的准垂直型半导体器件的制备方法流程示意图。本实施例三的准垂直型半导体器件的制备方法包括以下步骤：
步骤S21，提供衬底4，并对衬底4图形化得到衬底台阶。如图7所示，图7是根据本发明实施例三的衬底4的纵向截面的结构原理示意图。所述衬底4包括具有高度差的第一台面41和第二台面42，连接第一台面41和第二台面42的衬底台阶侧面43具备六轴对称性。本实施例中的衬底4可以为硅（Si）、蓝宝石（Al2O3）、碳化硅（SiC）或氮化镓（GaN）等材料中的一种。当衬底4为GaN时，此时衬底台阶侧面43为GaN的（0001）面或（000-1）面；当衬底4为Si时，衬底台阶侧面43为Si的（111）面；当衬底4为蓝宝石时，衬底台阶侧面43为蓝宝石的（0001）面；当衬底4为SiC时，衬底台阶侧面43为SiC的（0001） 面或（000-1）面。
步骤S22，提供成核层5。当图形化完衬底4后，采用氧化硅等作为外延掩膜44（参见图8）覆盖第一台面41和第二台面42。当衬底4为GaN时，衬底4的晶格与同样采用GaN的沟道层110（参见图9）的晶格相匹配，此时可以直接在所述衬底台阶侧面43依次外延得到沟道层110和势垒层。当衬底4为硅（Si）时，由于其晶格与采用GaN的沟道层110的晶格相差较大，因而此时可以先自衬底台阶侧面43沉积一个成核层5，成核层5可以是AlN或者GaN。成核层5可以在衬底台阶侧面43的部分侧面上或全部侧面上。当衬底4为蓝宝石(Al2O3)或碳化硅（SiC）时，采用GaN的沟道层110可以直接在Al2O3或SiC上成核成长，从晶体质量的角度出发，也可以优选在工艺过程中引入成核层5。
可选地，还可以自成核层5接着再生长一个缓冲层6（参见图8或图9），缓冲层6的结构可以是单层也可以是多层，可以是AlN、GaN、AlGaN、InGaN、AlInN和AlGaInN中一种或多种。然后自缓冲层6外延沟道层110。通过成核层5和/或缓冲层6可以使得沟道层110的晶体质量更好。
可以理解的是，所述衬底4也不必刻蚀成台阶状，例如可以直接在衬底4的上表面上进行成核得到成核层5并外延生长缓冲层6及沟道层110。
步骤S23，提供外延体。
首先外延沟道层110。当仅提供了成核层5后，以所述成核层为核心外延沟道层110，当还包括缓冲层6时，以缓冲层6为核心外延沟道层110。参见图8，图8是根据本发明实施例三在衬底4上外延多个半导体层的纵向截面的结构原理示意图。本实施例中在外延沟道层110时，依次包括从内层向外层的N型第一沟道层111、P型第二沟道层112和N型第三沟道层113。以图中的结构为例，在得到成核层5和缓冲层6后，以所述缓冲层6为核心，受衬底4的第二台面42的限制，垂直所述第二台面42向外、向上外延生长N型第一沟道层111，然后继续在N型第一沟道层111的外表面向外、向上外延生长P型第二沟道层112，而后继续在P型第二沟道层112的外表面向外、向上外延生长N型第三沟道层113。而后对当前的外延体进行工艺处理，去除侧面的各层的包裹层，暴露各个外延层的侧面，从而得到了沟道层110。参见图9，图9是根据本发明实施例三在衬底4上形成沟道层110的纵向截面的结构原理示意图。沟道层110的右侧的（0001）面为第一垂直界面，左侧的（000-1）面为第二垂直界面。
然后再外延势垒层。在图9所示的沟道层110的外表面外延势垒层，将顶层的势垒层去除，此时得到沟道层110的（0001）面的第一势垒层121、沟道层110的（000-1）面的第二势垒层122。参见图10，图10是根据本发明实施例三的准垂直型半导体器件的纵向截面的结构原理示意图。在外延了势垒层后，在沟道层110的（0001）面，N型第三沟道层113和N型第一沟道层111内靠近第一势垒层121的垂直面区域内产生垂直方向的二维电子气31，二维电子气31在P型第二沟道层112耗尽，因而在沟道层110中靠近第一垂直侧面的垂直面内得到中断的二维电子气31。
步骤S24，刻蚀外延体得到阶梯状外延体1。如图11和图12所示，图11是图10所示准垂直型半导体器件的A向结构原理示意图，图12是图10所示准垂直型半导体器件的B向结构原理示意图。在得到由沟道层110和势垒层构成的外延体后，以垂直于所述第一垂直侧面和所述第二垂直侧面的方向至少将所述外延体顶部表面划分为相邻接的第一区域和第二区域，如图11所示，左侧的顶部区域为第一区域，右侧的顶部区域为第二区域。自所述外延体的顶部向下刻蚀所述第二区域，将右侧的N型第三沟道层113和P型第二沟道层112刻蚀掉，仅留下以N型第一沟道层111或其一部分，此时左侧外延体为第一阶梯外延体11，右侧外延体为第二阶梯外延体12，第一阶梯外延体11中的沟道层包括从下向上的N型第一沟道层111、P型第二沟道层112和N型第三沟道层113，第二阶梯外延体12中的沟道层包括N型第一沟道层111。由于第一阶梯外延体11中的P型第二沟道层112使得第一阶梯外延体11中下层N型第一沟道层111的二维电子气和上层N型第三沟道层113的二维电子气中断，第二阶梯外延体12中的二维电子气31与第一阶梯外延体11中下层的N型第一沟道层111中的二维电子气31导通，因而第二阶梯外延体12中的二维电子气31与第一阶梯外延体11中上层N型第三沟道层113的二维电子气中断。
步骤S25，在所述第一阶梯外延体11的顶部提供欧姆接触的第一电极21。
步骤S26，在所述第二阶梯外延体12的顶部提供欧姆接触的第二电极22。
其中，步骤S25和步骤S26可以同时进行，即在所述第一阶梯外延体11的顶部和所述第二阶梯外延体12的顶部同时进行金属生长工艺和欧姆接触处理工艺。由于第一电极21和第二电极22都制作在各自外延体的顶部，因而可以通过普通的表面工艺完成电极制作，制作工艺简单。第一电极21和第二电极22与各自对应外延体具有良好的欧姆接触，相对于在侧面制作的电极，能够保证良好的欧姆接触性能。
步骤S27，在所述第一阶梯外延体11右侧的所述第一垂直侧面提供肖特基接触或绝缘接触的第三电极23。如图10和图11所示，第三电极23在第一垂直侧面覆盖P型第二沟道层112的区域，从而在对第三电极23外加电压时，能够在P型第二沟道层112中靠近第一势垒层121的界面中反型二维电子气，从而接通下层N型第一沟道层111中的二维电子气和上层N型第三沟道层113中的二维电子气，进而与第二阶梯外延体12中的二维电子气31导通，实现了第一电极21和第二电极22的导通。
本实施例进一步实现了增强型的准垂直型半导体器件。
实施例四
图13是根据本发明实施例四的准垂直型半导体器件的纵向截面的结构原理示意图。在本实施例中，在沟道层110包括从下向上依P型第四沟道层114、N型第五沟道层115和P型第六沟道层116，沟道层110的左侧为（000-1）面，右侧为（0001）面，在沟道层110右侧的（0001）面、靠近第一势垒层121的垂直面内产生垂直方向的二维电子气31，在左侧的（000-1）面、靠近第二势垒层122的垂直面内产生垂直方向的二维空穴气32，其中，二维空穴气32在N型第五沟道层115耗尽。第三电极23提供在所述第一阶梯外延体11的左侧的所述第二垂直侧面的第二势垒层122上对应N型第五沟道层115的区域，并形成肖特基接触或绝缘接触。本实施例实现了另一种增强型的准垂直型半导体器件，其他结构与实施例三相同，在此不再赘述。
实施例五
图14是根据本发明实施例五的准垂直型半导体器件的A向纵向截面的结构原理示意图。图15是图14所示准垂直型半导体器件的B向结构原理示意图。在本实施例中，在刻蚀外延体时，将外延体的顶部表面划分为三个相邻区域，分别向下刻蚀两端的第二区域和第三区域，其中，对应第一区域的外延体为第一阶梯外延体11，对应刻蚀后第二区域的外延体为第二阶梯外延体12，对应第三区域的外延体为第三阶梯外延体13，所述第一阶梯外延体11的高度大于所述第二阶梯外延体12和所述第三阶梯外延体13的高度。在本实施例中，在第一阶梯外延体11顶部形成欧姆接触的第一电极21，在第二阶梯外延体12顶部形成欧姆接触的第二电极22，在所述第三阶梯外延体13顶部形成欧姆接触的第四电极24，所述第四电极24与所述第二电极22为同类电极。例如，第一电极21为HEMT的源极，所述第四电极24与所述第二电极22同为HEMT的漏极。
在本实施例中，当外延体的整体结构为实施例一所示的结构时，所述第二阶梯外延体12和所述第三阶梯外延体13的高度不限；当外延体的整体结构如实施例三或实施例四所示的结构时，所述第二阶梯外延体12和所述第三阶梯外延体13内的沟道层包括实施例三中的N型第一沟道层111或实施例四中的P型第四沟道层114。
本实施例在外延体中形成两个同类电极，进一步增加器件的导通能力。
实施例六
图16是根据本发明实施例六的准垂直型半导体器件的B向结构原理示意图。本实施例中的准垂直型半导体器件的结构及制备方法与实施例五相同，不同在于，在形成第四电极24与第二电极22，分别在各自的外延体中覆盖两侧的二维电子气31和二维空穴气32，从而进一步提升器件的导通能力。
实施例七
参见图17，图17是在图7所示的衬底4上外延沟道层110后的B向结构原理示意图。为了能够清楚地表现出内部结构，图17中的沟道层110采用半透明的方式表示，从中可见，在衬底台阶侧面43上成核得到成核层5，以成核层5为核心外延得到缓冲层6，而后在缓冲层6上外延N型半导体层得到沟道层110。其中，左右两侧分别为相对的第一垂直侧面和第二垂直侧面，上下两侧分别为相对的第三侧面和第四侧面。根据实验可知，在外延得到沟道层110后，沟道层110的主体在上下方向的靠近第三侧面和第四侧面的区域呈向外发散状，即在两端形成发散区域，整体呈现如图17所示的哑铃状。根据实验，两端向外发散的区域可能会导致器件漏电、源栅导通等问题，因而，本实施例在制备准垂直型半导体器件的过程中，在外延得到沟道层110后，在上下方向对沟道层110的两端进行刻蚀，使外延体成为一个柱体，如图18所示，图18是将图17所示的沟道层110两端的发散区域去除后的B向结构原理示意图。而后再外延势垒层得到外延体，其他制备过程与前述实施例相同，在此不再赘述。可选地，也可以在衬底4上外延沟道层110和势垒层得到外延体后，再刻蚀外延体两端的发散区域。本实施例中的准垂直型器件在制备过程中刻蚀去除两端不均匀的向外发散区域，因而很好地实现了电极之间的隔离，提升了器件的良率。虽然本实施例中的外延体仅以N型半导体层作为沟道层110进行示例，可以理解的地，本实施例中的外延体的也可以是多层结构，如实施例三、实施例四等的结构。对于多层结构的沟道层，可以在完成多层半导体层的外延后，刻蚀两端的发散区域及侧面的包裹区域，从而得到侧面为多层结构的沟道层110。
实施例八
图19是根据本发明实施例八的准垂直型半导体器件的A向结构原理示意图（为了清楚地沟道层110的结构，图中未显示势垒层）。在本实施例中，为了提高器件的耐压，在提供沟道层110时，还在沟道层110中间提供耐压层102。例如图19所示，在提供沟道层110时，首选提供了N型第一半导体层101，而后在N型第一半导体层101上提供一层耐压层102，在耐压层102上方再提供N型第二半导体层103，从而构成了沟道层110。所述耐压层102的材料为非故意掺杂的III-V族化合物或掺碳（C）或铁（Fe）的III-V族化合物，如非故意掺杂的GaN（UID-GaN）或掺C/Fe的GaN。耐压层102在沟道层110内主要的电流通路中形成一个高阻缓冲层，从而提高了沟道层110的耐压。由于室温下的GaN本征载流子浓度约为1E-10/cm3量级，具有很好的高阻特性，但是外延生长出的非故意掺杂GaN会有1E15~1E17/cm3的n型背景掺杂，为了减少这些Si或O的浅施主掺杂，可以通过掺杂C或者Fe来实现高阻特性。在刻蚀得到阶梯状外延体时，刻蚀到N型第一半导体层101停止，则所述第一阶梯外延体11中包括N型第二半导体层103、所述耐压层102和N型第一半导体层101，所述第二阶梯外延体12中只包括N型第一半导体层101。
同理，如图20所示，图20是根据本发明实施例八的另一准垂直型半导体器件的A向结构原理示意图。在本实施例中，准垂直型半导体器件包括第一阶梯外延体11、第二阶梯外延体12和第三阶梯外延体13，第一阶梯外延体11中包括耐压层102，所述第二阶梯外延体12和所述第三阶梯外延体13中不包括有所述耐压层102。
本实施例中的第一阶梯外延体11中的沟道层110还可以为多层结构，在此不再赘述。
实施例九
图21是根据本发明实施例九的准垂直型半导体器件的制备方法流程示意图。图22是根据本发明实施例九的准垂直型半导体器件的正面结构示意图。图23是图22所示准垂直型半导体器件的A向结构示意图，图24是图22所示准垂直型半导体器件的B向结构示意图。其中，图22至图24省略了衬底4，本发明中的准垂直型半导体器件的制备方法包括以下步骤：
步骤S31，提供衬底4。
步骤S32，提供成核层5。
步骤S33，提供沟道层110，所述沟道层110包括晶向相反的第一垂直界面和第二垂直界面。例如，所述沟道层110为N型氮化镓层，此时的第一垂直界面为N型氮化镓层的(0001)面，第二垂直界面为N型氮化镓层的(000-1)面。
步骤S34，刻蚀沟道层110得到阶梯状。具体地，以垂直于第一垂直界面和第二垂直界面的方向将所述沟道层110顶部表面划分为相邻接的第一区域和第二区域，向下刻蚀第二区域得到阶梯形的沟道层110。
步骤S35，外延势垒层得到阶梯状外延体1。其中，在阶梯形的沟道层110外表面外延一层势垒层，对应第一区域的外延体为第一阶梯外延体11，对应刻蚀后第二区域的外延体为第二阶梯外延体12，所述第一阶梯外延体11的高度大于所述第二阶梯外延体12的高度；在所述沟道层110中靠近所述第一垂直界面的垂直面区域内包括连续或中断的垂直的二维电子气31，在靠近所述第二垂直界面的垂直面区域内包括连续或中断的垂直的二维空穴气32（参见图2）。
步骤S36，在所述第一阶梯外延体11的顶部提供与所述沟道层110欧姆接触的第一电极21。
步骤S37，在所述第二阶梯外延体12的顶部提供与所述沟道层110欧姆接触的第二电极22。
步骤S38，环绕所述第一阶梯外延体11的侧面直接或间接提供第三电极23。
其中，在沟道层110中靠近所述第一垂直界面的垂直面区域内包括连续的垂直的二维电子气31，在靠近所述第二垂直界面的垂直面区域内包括连续的垂直的二维空穴气32时，在对所述第三电极23外加电压时，中断所述第一阶梯外延体11中的二维电子气和所述第二阶梯外延体12中的二维电子气，或者，中断所述第一阶梯外延体11中的二维空穴气32和所述第二阶梯外延体12中的二维空穴气32。
在沟道层110中靠近所述第一垂直界面的垂直面区域内包括中断的垂直的二维电子气31，在靠近所述第二垂直界面的垂直面区域内包括中断的垂直的二维空穴气32时，所述第三电极23覆盖中断区域，并在对所述第三电极23外加电压时，接通所述第一阶梯外延体11中的二维电子气31和所述第二阶梯外延体12中的二维电子气31，或者，接通所述第一阶梯外延体11中的二维空穴气32和所述第二阶梯外延体12中的二维空穴气32。
本实施例提供的第三电极23环绕第一阶梯外延体11，因而增强了第三电极23与第一阶梯外延体11的接触面积，从而在第三电极23的局部接触不良时仍然能够提供有效的导通与关断的控制作用。
本实施例中的沟道层110还可以如其他实施例中的多层结构，在此不再赘述。
本发明提供的准垂直型半导体器件制备工艺简单，电极接触良好，并且能够消除由于外延工艺中哑铃状发散区域带来的漏电的问题，能够实现电极之间的有效隔离，因而提升了器件的整体良率。
上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。

Claims (17)

1.一种准垂直型半导体器件，其特征在于，包括：
阶梯状外延体，其包括第一垂直侧面和第二垂直侧面，在所述阶梯状外延体中靠近所述第一垂直侧面的垂直面区域内包括垂直的二维电子气，在靠近所述第二垂直侧面的垂直面区域内包括垂直的二维空穴气；
所述阶梯状外延体至少包括相邻接的第一阶梯外延体和第二阶梯外延体，所述第一阶梯外延体的高度大于所述第二阶梯外延体的高度，且所述第一阶梯外延体与所述第二阶梯外延体同侧的垂直侧面共同构成所述第一垂直侧面和所述第二垂直侧面；
第一电极，其提供在所述第一阶梯外延体的顶部并形成欧姆接触；
第二电极，其提供在所述第二阶梯外延体的顶部并形成欧姆接触；以及
第三电极，其提供在所述第一阶梯外延体的所述第一垂直侧面或所述第二垂直侧面并形成肖特基接触或绝缘接触；在对所述第三电极外加电压时，中断或接通所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，中断或接通所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；
其中，所述阶梯状外延体的材料为III-V族化合物；
所述阶梯状外延体包括：
沟道层，所述沟道层包括晶向相反的第一垂直界面和第二垂直界面；且包括从下向上依次排列的第一沟道层、第二沟道层和第三沟道层；
第一势垒层，其自所述第一垂直界面外延生长得到；和
第二势垒层，其自所述第二垂直界面外延生长得到；
对应地，所述第一阶梯外延体内的沟道层包括所述第一沟道层、所述第二沟道层和所述第三沟道层，所述第二阶梯外延体内的沟道层包括所述第一沟道层；所述第三电极提供在所述第一阶梯外延体上的所述第一势垒层或所述第二势垒层上对应所述第二沟道层的区域。
2.根据权利要求1所述的准垂直型半导体器件，其特征在于，所述第一电极在所述第一阶梯外延体的顶部覆盖靠近所述第一垂直侧面的垂直的二维电子气和/或靠近所述第二垂直侧面的垂直的二维空穴气；和/或，所述第二电极在所述第二阶梯外延体的顶部覆盖靠近所述第一垂直侧面的垂直的二维电子气和/或靠近所述第二垂直侧面的垂直的二维空穴气。
3.根据权利要求1所述的准垂直型半导体器件，其特征在于，所述第一沟道层为N型、所述第二沟道层为P型和所述第三沟道层为N型，所述第一沟道层和所述第三沟道层中靠近所述第一势垒层的垂直面区域内包括二维电子气，所述二维电子气在所述第二沟道层中靠近所述第一势垒层的垂直面区域耗尽，所述第一沟道层、所述第二沟道层和所述第三沟道层中靠近所述第二势垒层的垂直面区域内包括连续的二维空穴气；或者，所述第一沟道层为P型、所述第二沟道层为N型和所述第三沟道层为P型，所述第一沟道层和所述第三沟道层中靠近所述第二势垒层的垂直面区域内包括二维空穴气，所述二维空穴气在所述第二沟道层中靠近所述第二势垒层的垂直面区域耗尽，所述第一沟道层、所述第二沟道层和所述第三沟道层中靠近所述第一势垒层的垂直面区域内包括连续的二维电子气。
4.根据权利要求1所述的准垂直型半导体器件，其特征在于，所述第三电极环绕所述第一阶梯外延体的所有侧面。
5.根据权利要求1-4任一所述的准垂直型半导体器件，其特征在于，所述阶梯状外延体还包括与所述第一阶梯外延体相邻的第三阶梯外延体，所述第一阶梯外延体的高度大于所述第三阶梯外延体的高度，且所述第一阶梯外延体、所述第二阶梯外延体和所述第三阶梯外延体同侧的垂直侧面共同构成所述第一垂直侧面和所述第二垂直侧面；
对应地，在所述第三阶梯外延体顶部提供有欧姆接触的第四电极，所述第四电极与所述第二电极为同类电极。
6.根据权利要求1所述的准垂直型半导体器件，其特征在于，所述第一阶梯外延体中还包括耐压层。
7.根据权利要求1所述的准垂直型半导体器件，其特征在于，进一步包括衬底，所述衬底包括具有高度差的第一台面和第二台面，连接所述第一台面和所述第二台面的衬底台阶侧面具备六轴对称性；对应地，自所述衬底台阶侧面外延得到外延体并刻蚀所述外延体得到所述阶梯状外延体。
8.根据权利要求7所述的准垂直型半导体器件，其特征在于，进一步包括成核层，自所述衬底台阶侧面外延得到所述成核层，以所述成核层为核心外延得到所述外延体并刻蚀所述外延体得到所述阶梯状外延体。
9.一种准垂直型半导体器件的制备方法，其特征在于，包括以下步骤：
提供外延体，其包括第一垂直侧面和第二垂直侧面，在所述外延体中靠近所述第一垂直侧面的垂直面区域内包括垂直的二维电子气，在靠近所述第二垂直侧面的垂直面区域内包括垂直的二维空穴气；
以垂直于所述第一垂直侧面和所述第二垂直侧面的方向至少将所述外延体顶部表面划分为相邻接的第一区域和第二区域，自所述外延体的顶部向下刻蚀所述第二区域以得到阶梯状外延体，其中，对应第一区域的外延体为第一阶梯外延体，对应刻蚀后第二区域的外延体为第二阶梯外延体，所述第一阶梯外延体的高度大于所述第二阶梯外延体的高度；
在所述第一阶梯外延体的顶部提供欧姆接触的第一电极；
在所述第二阶梯外延体的顶部提供欧姆接触的第二电极；以及
在所述第一阶梯外延体的所述第一垂直侧面或所述第二垂直侧面提供肖特基接触或绝缘接触的第三电极；在对所述第三电极外加电压时，中断或接通所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，中断或接通所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；
其中，所述外延体的材料为III-V族化合物；
所述提供外延体的步骤包括：
提供沟道层，所述沟道层包括晶向相反的第一垂直界面和第二垂直界面；在提供沟道层时，从下向上依次提供第一沟道层、第二沟道层和第三沟道层；以及
提供势垒层，其中，自所述沟道层的所述第一垂直界面外延生长得到第一势垒层，自所述沟道层的所述第二垂直界面外延生长得到第二势垒层；
在自所述外延体的顶部向下刻蚀所述第二区域时，刻蚀掉对应所述第二区域的包括所述第二沟道层和所述第三沟道层的部分外延体；所述第一阶梯外延体内的沟道层包括所述第一沟道层、所述第二沟道层和所述第三沟道层，所述第二阶梯外延体内的沟道层包括所述第一沟道层；
对应地，在所述第一阶梯外延体的所述第一势垒层或所述第二势垒层提供肖特基接触或绝缘接触的第三电极时，所述第三电极在所述第一势垒层上或所述第二势垒层上覆盖所述第二沟道层的区域。
10.根据权利要求9所述的准垂直型半导体器件的制备方法，其特征在于，在所述第一阶梯外延体的顶部提供欧姆接触的第一电极时，使所述第一电极在所述第一阶梯外延体的顶部覆盖靠近所述第一垂直侧面的垂直的二维电子气和/或靠近所述第二垂直侧面的垂直的二维空穴气；和/或，在所述第二阶梯外延体的顶部提供欧姆接触的第二电极时，使所述第二电极在所述第二阶梯外延体的顶部覆盖靠近所述第一垂直侧面的垂直的二维电子气和/或靠近所述第二垂直侧面的垂直的二维空穴气。
11.根据权利要求9所述的准垂直型半导体器件的制备方法，其特征在于，从下向上依次提供第一沟道层、第二沟道层和第三沟道层时，从下向上依次提供N型第一沟道层、P型第二沟道层和N型第三沟道层，或者从下向上依次提供P型第一沟道层、N型第二沟道层和P型第三沟道层。
12.根据权利要求9-11任一所述的准垂直型半导体器件的制备方法，其特征在于，在以垂直于所述第一垂直侧面和所述第二垂直侧面的方向至少将所述外延体顶部表面划分为相邻接的第一区域和第二区域时，还将所述外延体顶部表面划分出与所述第一区域相邻接的第三区域，进一步还包括：
自所述外延体的顶部向下刻蚀所述第三区域，其中，对应所述第一区域的外延体为第一阶梯外延体，对应刻蚀后所述第三区域的外延体为第三阶梯外延体，所述第一阶梯外延体的高度大于所述第三阶梯外延体的高度；
在所述第三阶梯外延体顶部提供欧姆接触的第四电极，所述第四电极与所述第二电极为同类电极。
13.根据权利要求9所述的准垂直型半导体器件的制备方法，其特征在于，在提供外延体时，还在其中提供耐压层。
14.根据权利要求9所述的准垂直型半导体器件的制备方法，其特征在于，进一步包括：
提供衬底，所述衬底包括具有高度差的第一台面和第二台面，连接所述第一台面和所述第二台面的衬底台阶侧面具备六轴对称性；对应地，以所述衬底台阶侧面作为外延面外延得到所述外延体。
15.根据权利要求14所述的准垂直型半导体器件的制备方法，其特征在于，在提供衬底之后进一步包括：以所述衬底台阶侧面作为外延面外延成核层，以所述成核层为核心外延得到所述外延体。
16.根据权利要求14或15所述的准垂直型半导体器件的制备方法，其特征在于，在外延得到所述外延体后，所述外延体的侧面包括相对的第一垂直侧面和第二垂直侧面以及相对的第三侧面和第四侧面，以所述第三侧面和所述第四侧面分别作为所述外延体的两个端面，当所述外延体的主体在靠近所述第三侧面和所述第四侧面的区域呈向外发散状时，刻蚀所述外延体两端的向外发散区域，得到柱状外延体。
17.一种准垂直型半导体器件的制备方法，其特征在于，包括：
提供沟道层，所述沟道层包括晶向相反的第一垂直界面和第二垂直界面，其中，在提供沟道层时，从下向上依次提供第一沟道层、第二沟道层和第三沟道层；
以垂直于所述第一垂直界面和所述第二垂直界面的方向至少将所述沟道层顶部表面划分为相邻接的第一区域和第二区域，自所述沟道层的顶部向下刻蚀所述第二区域得到阶梯形沟道层；
在所述阶梯形沟道层外表面外延势垒层得到阶梯状外延体，其中，对应第一区域的外延体为第一阶梯外延体，对应刻蚀后所述第二区域的外延体为第二阶梯外延体，所述第一阶梯外延体的高度大于所述第二阶梯外延体的高度；所述第一阶梯外延体内的沟道层包括所述第一沟道层、所述第二沟道层和所述第三沟道层，所述第二阶梯外延体内的沟道层包括所述第一沟道层；在所述沟道层中靠近所述第一垂直界面的垂直面区域内、对应所述第二沟道层的垂直的二维电子气连续或中断，对应地，在靠近所述第二垂直界面的垂直面区域内、对应所述第二沟道层的垂直的二维空穴气中断或连续；
在所述第一阶梯外延体的顶部提供与所述沟道层欧姆接触的第一电极；
在所述第二阶梯外延体的顶部提供与所述沟道层欧姆接触的第二电极；以及
环绕所述第一阶梯外延体的侧面直接或间接地提供第三电极；
其中，在沟道层中靠近所述第一垂直界面的垂直面区域内包括连续的垂直的二维电子气或在靠近所述第二垂直界面的垂直面区域内包括连续的垂直的二维空穴气时，在对所述第三电极外加电压时，中断所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，中断所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；
在沟道层中靠近所述第一垂直界面的垂直面区域内包括中断的垂直的二维电子气或在靠近所述第二垂直界面的垂直面区域内包括中断的垂直的二维空穴气时，所述第三电极覆盖中断区域，并在对所述第三电极外加电压时，接通所述第一阶梯外延体中的二维电子气和所述第二阶梯外延体中的二维电子气，或者，接通所述第一阶梯外延体中的二维空穴气和所述第二阶梯外延体中的二维空穴气；
其中，所述沟道层和所述势垒层的材料为III-V族化合物。
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