CN111211163A - GaN高电子迁徙率晶体管 - Google Patents

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王黎明
张旭
钱靖
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Abstract

本发明提供了一种GaN高电子迁徙率晶体管，包括：衬底；缓冲层，设置在衬底上；沟道层，设置在缓冲层上；势垒层，设置在沟道层上；掺杂层，设置在势垒层上；源极，设置在沟道层上，并位于势垒层的一侧；漏极，设置在沟道层上，并位于势垒层的另一侧；栅极，设置在掺杂层靠近漏极的一侧；其中，沟道层与势垒层的临界处靠近沟道层的一侧具有二维电子气，沟道层在源极处的高度大于沟道层在栅极处的高度。通过使沟道层在源极处的厚度大于沟道层在栅极处的厚度，使得晶体管通电时，高浓度2‑DEG的流向为自上而下，有效避免或减弱了源极漏极之间电场的作用，从而提高晶体管的阈值电压。

Description

GaN高电子迁徙率晶体管
技术领域
本发明属于功率半导体材料与器件制造的技术领域，具体而言，涉及一种GaN高电子迁徙率晶体管。
背景技术
电力电子器件广泛应用于移动通信、电动汽车、工业控制等领域中，近年来随着电动汽车行业的高速发展以及5G技术逐步实现商用，目前在以Si为代表的第一代半导体材料和以GaAs、InP为代表的第二代半导体材料逐渐接近其理论极限，在高频、高效率、高功率密度、高温和强辐照环境等应用场景下已不能满足市场需求。因此，以SiC和GaN为代表的第三代半导体材料因其突出的性能优势在部分领域正逐步取代Si基器件。
GaN材料因其禁带宽度大、饱和电子迁移率高、高温性能好以及耐辐照能力强，在高压、高温、高功率密度以及高效率等应用场合具有较大优势。目前GaN基半导体器件已经在航天领域以及移动通信领域有了较为成熟的应用，而在功率半导体器件方面也已实现商用。GaN高电子迁移率晶体管(High electron mobility transistor，HEMT)具有开关速度快、导通电阻小、耐压能力强以及高温性能较好等优点，目前在100-900V电压范围内，具有明显的性能优势，其开关频率可达硅基器件的十倍以上，因此可大大减小电感电容等无源元件的体积，提高功率密度，此外，因GaN HEMT器件无反向恢复损耗，因此效率有明显提升。
但是，GaN HEMT器件因其特殊的异质结结构特点，在材料本身的自发极化与压电极化效应作用下，GaN与AlGaN界面处在零栅极偏压下会形成势阱，会有大量的二维电子气(2-DEG)存在，这也是GaN HEMT器件具有较高饱和电子迁移率的原因。但这样也使得GaNHEMT器件的阈值电压较低，如相关技术中的P型栅结构GaN器件阈值电压较低，抗干扰能力较弱，因此在不明显降低器件性能的前提下提升GaN HEMT器件的阈值电压是急需解决的。
发明内容
本发明旨在解决现有技术或相关技术中存在的技术问题之一。
为此，本发明的第一方面提出了一种GaN高电子迁徙率晶体管。
有鉴于此，根据本发明的第一方面提出了一种GaN高电子迁徙率晶体管，包括：衬底；缓冲层，设置在衬底上；沟道层，设置在缓冲层上；势垒层，设置在沟道层上；掺杂层，设置在势垒层上；源极，设置在沟道层上，并位于势垒层的一侧；漏极，设置在沟道层上，并位于势垒层的另一侧；栅极，设置在掺杂层靠近漏极的一侧；其中，沟道层与势垒层的临界处靠近沟道层的一侧具有二维电子气，沟道层在源极处的高度大于沟道层在栅极处的高度。
本发明提出的GaN高电子迁徙率晶体管包括由底部至顶部依次分布的衬底、缓冲层、沟道层、势垒层及掺杂层，还包括位于沟道层顶部的源极和漏极，以及位于势垒层上方的栅极，其中，源极、漏极和势垒层均设置在沟道层上，源极和漏极分别位于势垒层的左右两侧，沟道层与势垒层的临界处靠近沟道层的一侧具有高浓度二维电子气。晶体管中存在由漏极到源极的电场，由于在非耗尽区中的沟道层和势垒层的界面处存在高浓度的2-DEG，该电场会使栅极靠源极一侧的高浓度2-DEG向漏极侧移动，因此该电场对栅极下方沟道的导通起到了促进作用，这也就导致了相关技术中器件的阈值电压较低。而本申请通过使沟道层在源极处的高度大于沟道层在栅极处的高度，也即沟道层各处高度并不相同，沟道层的上边界各处所在高度并不相同，位于源极下方的沟道层的高度大于位于栅极下方的沟道层的高度，使得晶体管通电时，高浓度2-DEG的流向为自上而下，这种方式在很大程度上避免了或减弱了源极漏极之间电场的作用，使得器件，也即本申请的晶体管的阈值电压有较大的提升，在显著提升器件阈值电压的同时并未引起电流能力的下降，而且不会影响器件性能，如导通性能，且抗干扰能力强。相关技术中P型栅结构器件的阈值电压一般在1.5V以下，而本申请中提出的晶体管的阈值电压能够达到了3V以上，而且在适当降低其导通特性的前提下阈值电压还可以进一步增加，阈值电压能够提升2倍以上。
另外，根据理论分析和仿真计算结果可知，在固定漏极与源极之间的电压的情况下，器件的漏极电流与栅宽(即栅极与势垒层之间的有效长度)成正比，而与截止沟道(即二维电子气中与栅极在势垒层方向所对应的部分二维电子气所在沟道)的长度成反比。在申请中，由于沟道层在源极处的高度大于沟道层在栅极处的高度，与相关技术中沟道层各处厚度、各处高度相同相比，使得沟道层靠近栅极处的沟道具有竖向延伸的趋势，可使这部分沟道的长度相比传统P型栅的截止沟道长度要短，而栅极与相对而言较为水平延伸的沟道的接触面又增加了栅宽。因此随着截止沟道长度的减小以及栅宽的增加，器件的电流能力并没有显著下降，而因为这种特性的存在，对结构参数进行优化后甚至可以一定程度上增加器件的电流能力，又提高晶体管的阈值电压。
而且，本申请中的器件的电流能力几乎不受P型掺杂层浓度的影响，这是因为在栅宽和截止沟道长度这两者对器件电流能力的影响远大于P型掺杂浓度的影响，此时P型掺杂层浓度对器件电流能力的影响已经可以忽略不计。由于在功率器件的生产工艺中，实现较高的P型掺杂浓度仍然比较困难，因此，本申请中的晶体管还可以降低器件生产制造中对工艺的要求。
其中，需要说明的是，在本申请中，沟道层的高度方向与沟道层的厚度方向同向，沟道层的高度指沟道层上边界所在的高度，在沟道层的下边界各处高度相同，处于同一水平面上的情况下，沟道层各处的高度，等于对应位置沟道层的厚度。沟道层的高度方向与晶体管整体的高度方向同向。
另外，根据本发明提供的上述技术方案中的GaN高电子迁徙率晶体管，还可以具有如下附加技术特征：
在一种可能的设计中，沟道层包括水平沟道层和竖直沟道层，水平沟道层沿水平方向延伸，竖直沟道层在水平沟道层的厚度方向上延伸，并位于水平沟道层靠近源极的一侧，竖直沟道层的高度大于水平沟道层的高度。
在该设计中，具体使沟道层包括水平沟道层和竖直沟道层，其中，水平沟道层沿水平方向延伸，竖直沟道层在水平沟道层的厚度方向上延伸，由于水平沟道层和竖直沟道层延伸简单，使得沟道层整体方便加工。而且，由于竖直沟道层的高度大于水平沟道层的高度，使得晶体管在通电后，更容易使高浓度2-DEG的自上而下流动，减弱源极漏极之间电场的作用，从而增加晶体管的阈值电压。而且，可通过调节竖直沟道层与水平沟道层的高度差，来增加阈值电压的大小，阈值电压可随着竖直沟道层与水平沟道层的高度差的增加而增加。
其中，需要说明的是，本申请中的各层的厚度方向，为从衬底至势垒层的方向。水平方向为相对而言的水平方向，始终垂直于衬底的厚度方向。
在一种可能的设计中，源极设置在竖直沟道层上，栅极设置在水平沟道层远离缓冲层的一侧。
在该设计中，具体将源极设置竖直沟道层上，将栅极设置在水平沟道层远离缓冲层的一侧，方便加工。进一步地，源极设置在竖直沟道层的上边界的左侧，漏极设置在水平沟道层的上边界的右侧，栅极位于源极与漏极之间，并位于水平沟道层的中部上方。
在一种可能的设计中，势垒层在沟道层的高度方向上呈Z字型分布。
在该设计中，具体使势垒层在沟道层的高度方向上呈Z字型分布，由于势垒层与沟道层相邻，则沟道层的左右两侧必然存在高度差，使得晶体管在通电后，更容易使高浓度2-DEG的自上而下流动，减弱源极漏极之间电场的作用，从而增加晶体管的阈值电压。
其中，垒势层大致呈Z字型即可，垒势层中部可竖直延伸，也即在沟道层的高度方向上延伸，也可倾斜延伸。
在一种可能的设计中，沟道层包括倾斜沟道层，倾斜沟道层的上边界靠近源极的部分向上倾斜，倾斜沟道层的上边界靠近漏极的部分向下倾斜。
在该设计中，沟道层可仅包括倾斜沟道层，通过使倾斜沟道层的上边界靠近源极的部分向上倾斜，使倾斜沟道层的上边界靠近漏极的部分向下倾斜，使得沟道层位于源极下方的部分的高度大于沟道层位于漏极下方的部分的高度，使得晶体管通电时，高浓度2-DEG的流向为自上而下，这种方式在很大程度上避免了源极漏极之间电场的作用，使得晶体管的阈值电压有较大的提升，在显著提升器件阈值电压的同时并未引起电流能力的下降。
当然，沟道层还可除了包括倾斜沟道层外，还包括如水平沟道层和/或竖直沟道层，此时，倾斜沟道层可位于水平沟道层与竖直沟道层之间，方便加工。或者，倾斜沟道层位于水平沟道层靠近源极的一侧，或者倾斜沟道层位于竖直沟道层靠近漏极的一侧等等。可根据所需的阈值电压的大小调解沟道层的形状及位置。
进一步地，倾斜沟道层的下边界沿水平方向延伸，方便加工。当然，倾斜沟道层的下边界也可与水平面具有一定夹角。该夹角的开口可朝向漏极所在的一侧，并为锐角。
在一种可能的设计中，栅极的高度低于源极的高度。
相关技术中，栅极的高度和源极的高度、漏极的高度均相同，使得沟道层的厚度、高度也各处相同。而在该设计中，通过使栅极的高度低于源极的高度，也低于漏极的高度，使得沟道层对应漏极处的部分的高度也随之减小，有利于配合沟道层位于源极下方的部分的高度大于沟道层位于栅极下方的部分的高度，使得晶体管在通电后，更容易使高浓度2-DEG的自上而下流动，减弱源极漏极之间电场的作用，从而增加晶体管的阈值电压。
进一步地，沟道层在源极处的高度大于沟道层在漏极处的高度。
进一步地，源极的下边界高于漏极的下边界。而源极的上边界与漏极的上边界高度相同。
在一种可能的设计中，GaN高电子迁徙率晶体管还包括：钝化层，钝化层的第一部分设置在势垒层、源极和漏极的上方，钝化层的第二部分设置在掺杂层与所述势垒层之间，钝化层的第三部分设置在栅极与势垒层之间。
在该设计中，GaN高电子迁徙率晶体管还包括钝化层，钝化层包括三个部分，第一部分设置在势垒层、源极和漏极的上方，第二部分设置在掺杂层与所述势垒层之间，第三部分设置在栅极与势垒层之间，三个部分彼此相连，实现了对栅极的包围以及对源极和漏极的封盖。
进一步地，钝化层的材料为Si3N4，能够降低器件漏电流，并减弱GaN器件的电流崩塌效应。
在一种可能的设计中，沟道层在源极处的厚度的取值范围为1μm至2μm；和/或沟道层在栅极处的厚度的取值范围为400nm至600nm。
在该设计中，具体将沟道层在源极处的厚度的取值范围为1μm至2μm，如1.2μm、1.5μm或1.8μm等等，将沟道层在栅极处的厚度的取值范围为400nm至600nm，如420nm、500nm或580nm等等，使得阈值电压能够达到传统晶体管阈值电压的两倍以上，实现晶体管的高阈值电压需求。当然，随着沟道层在上述两处厚度差的增加，阈值电压会有小幅升高，但器件电流能力同时会有小幅下降，并且电流能力的下降幅度要略大于阈值电压的升高幅度，因此可根据实际需要调整沟道层的上述厚度差。
进一步地，沟道层对应于源极处的下边界与沟道层对用于栅极处的下边界相平齐，位于同一高度处。
在一种可能的设计中，缓冲层的厚度的取值范围为1μm至2μm；和/或势垒层的厚度的取值范围为15nm至30nm；和/或掺杂层的的宽度的取值范围为150nm至250nm。
在该设计中，具体使缓冲层的厚度的取值范围为1μm至2μm，如1.2μm、1.5μm或1.8μm等等，使势垒层的厚度的取值范围为15nm至30nm，如15mm、20mm或25mm等等，使掺杂层的的宽度的取值范围为150nm至250nm，如160mm、200mm或240mm等等，有利于保证晶体管在高于自电压的情况下，电流能力基本不受影响。
在一种可能的设计中，衬底为Si衬底、SiC衬底、GaN衬底和蓝宝石衬底中的任一种；缓冲层为AlGaN层；沟道层为GaN层；势垒层为AlGaN层；掺杂层为P型AlGaN层或者P型GaN层。
在该设计中，具体使衬底为Si衬底、SiC衬底、GaN衬底和蓝宝石衬底中的任一种，缓冲层为AlGaN层，沟道层为GaN层，势垒层为AlGaN层，掺杂层为P型AlGaN层或者P型GaN层，实现了一种高阈值电压的P型栅GaN高电子迁徙率晶体管。具体地，从兼顾高性能与经济性方面来考量，可选Si衬底。缓冲层为AlxGa1-xN缓冲层，其中Al元素的相对摩尔分数x的取值小于等于0.1，如0.02、0.05或0.08等；势垒层为AlyGa1-yN势垒层，其中Al元素的相对摩尔分数y的取值范围为0.15至0.3，随着势垒层厚度的增加，阈值电压减小，电流能力增加，但随着Al元素的摩尔分数的增加，阈值电压减小，电流能力先增后减，进而，通过上述设计，使得晶体管能够在实现高阈值电压的同时，电流能力并不会有很大影响。P型杂质的掺杂浓度范围为316cm-3至318cm-3，在该范围内，随着掺杂浓度的增加，阈值电压小幅升高，电流能力基本不受影响。另外，栅极、漏极及源极的材料可选金属合金。
本发明的附加方面和优点将在下面的描述部分中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1示出了相关技术中的一个P型GaN晶体管的剖面示意图；
图2示出了本发明的一个实施例的GaN高电子迁徙率晶体管的剖面示意图。
其中，图1中附图标记与部件名称之间的对应关系为：
110’衬底，120’缓冲层，130’沟道层，140’二维电子气，150’势垒层，160’掺杂层，170’钝化层，180’源极，190’栅极，200’漏极；
图2中附图标记与部件名称之间的对应关系为：
110衬底，120缓冲层，130沟道层，140二维电子气，150势垒层，160掺杂层，170钝化层，180源极，190栅极，200漏极。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
下面参照图2描述根据本发明一些实施例的GaN高电子迁徙率晶体管。
实施例一：
一种GaN高电子迁徙率晶体管，如图2所示，包括：衬底110；缓冲层120，设置在衬底110上；沟道层130，设置在缓冲层120上；势垒层150，设置在沟道层130上；掺杂层160，设置在势垒层150上；源极180，设置在沟道层130上，并位于势垒层150的一侧；漏极200，设置在沟道层130上，并位于势垒层150的另一侧；栅极190，设置在掺杂层160靠近漏极200的一侧；其中，沟道层130与势垒层150的临界处靠近沟道层130的一侧具有二维电子气140，沟道层130在源极180处的高度大于沟道层130在栅极190处的高度。
本发明提出的GaN高电子迁徙率晶体管包括由底部至顶部依次分布的衬底110、缓冲层120、沟道层130、势垒层150及掺杂层160，还包括位于沟道层130顶部的源极180和漏极200，以及位于势垒层150上方的栅极190，其中，源极180、漏极200和势垒层150均设置在沟道层130上，源极180和漏极200分别位于势垒层150的左右两侧，沟道层130与势垒层150的临界处靠近沟道层130的一侧具有高浓度二维电子气140。晶体管中存在由漏极200到源极180的电场，由于在非耗尽区中的沟道层130和势垒层150的界面处存在高浓度的2-DEG，该电场会使栅极190靠源极180一侧的高浓度2-DEG向漏极200侧移动，因此该电场对栅极190下方沟道的导通起到了促进作用，这也就导致了相关技术中器件的阈值电压较低，具体地，如图1所示，相关技术中的晶体管由下至上包括衬底110’、缓冲层120’、沟道层130’、势垒层150’、掺杂层160’、源极180’、漏极200’及栅极190’，并且沟道层130’与势垒层150’的临界处靠近沟道层130’的一侧具有二维电子气140’，由于其中沟道层130’各处厚度相同，自然会使得晶体管通电后，使栅极190’靠源极180’一侧的高浓度2-DEG向漏极200’侧移动，虽然导通性能强，但阈值电压较低。而本申请通过使沟道层130在源极180处的高度大于沟道层130在栅极190处的高度，也即沟道层130各处高度并不相同，也即沟道层130的上边界各处所在高度并不相同，位于源极180下方的沟道层的高度大于位于栅极190下方的沟道层的高度，使得晶体管通电时，高浓度2-DEG的流向为自上而下，这种方式在很大程度上避免了或减弱了源极180漏极200之间电场的作用，使得器件，也即本申请的晶体管的阈值电压有较大的提升，在显著提升器件阈值电压的同时并未引起电流能力的下降，而且不会影响器件性能，如导通性能，且抗干扰能力强。相关技术中P型栅结构器件的阈值电压一般在1.5V以下，而本申请中提出的晶体管的阈值电压能够达到了3V以上，而且在适当降低其导通特性的前提下阈值电压还可以进一步增加，阈值电压能够提升2倍以上。
另外，根据理论分析和仿真计算结果可知，在固定漏极200与源极180之间的电压的情况下，器件的漏极200电流与栅宽(即栅极190与势垒层150之间的有效长度)成正比，而与截止沟道(即二维电子气140中与栅极190在势垒层150方向所对应的部分二维电子气140所在沟道)的长度成反比。在申请中，由于沟道层130在源极180处的高度大于沟道层130在栅极190处的高度，与图1所示的相关技术中的沟道层130’各处厚度、各处高度相同相比，使得沟道层130靠近栅极190处的沟道具有竖向延伸的趋势，可使这部分沟道的厚度相比传统P型栅的截止沟道长度要短，而栅极190与相对而言较为水平延伸的沟道的接触面又增加了栅宽。因此随着截止沟道长度的减小以及栅宽的增加，器件的电流能力并没有显著下降，而因为这种特性的存在，对结构参数进行优化后甚至可以一定程度上增加器件的电流能力，又提高晶体管的阈值电压。
而且，本申请中的器件的电流能力几乎不受P型掺杂层160浓度的影响，这是因为在栅宽和截止沟道长度这两者对器件电流能力的影响远大于P型掺杂浓度的影响，此时P型掺杂层160浓度对器件电流能力的影响已经可以忽略不计。由于在功率器件的生产工艺中，实现较高的P型掺杂浓度仍然比较困难，因此，本申请中的晶体管还可以降低器件生产制造中对工艺的要求。
其中，需要说明的是，在本申请中，沟道层130的高度方向与沟道层130的厚度方向同向，沟道层130的高度指沟道层130的上边界所在的高度，在沟道层130的下边界各处高度相同，处于同一水平面上的情况下，沟道层130各处的高度，等于对应位置沟道层130的厚度。沟道层130的高度方向与晶体管整体的高度方向同向。
在一个具体的实施例中，如图2所示，沟道层130包括水平沟道层和竖直沟道层，水平沟道层沿水平方向延伸，竖直沟道层在水平沟道层的厚度方向上延伸，并位于水平沟道层靠近源极180的一侧，竖直沟道层的高度大于水平沟道层的高度。
在该实施例中，具体使沟道层130包括水平沟道层和竖直沟道层，其中，水平沟道层沿水平方向延伸，竖直沟道层在水平沟道层的厚度方向上延伸，由于水平沟道层和竖直沟道层延伸简单，使得沟道层130整体方便加工。而且，由于竖直沟道层的高度大于水平沟道层的高度，使得晶体管在通电后，更容易使高浓度2-DEG的自上而下流动，减弱源极180漏极200之间电场的作用，从而增加晶体管的阈值电压。而且，可通过调节竖直沟道层与水平沟道层的高度差，来增加阈值电压的大小，阈值电压可随着竖直沟道层与水平沟道层的高度差的增加而增加。
其中，需要说明的是，本申请中的各层的厚度方向，为从衬底110至势垒层150的方向。水平方向为相对而言的水平方向，始终垂直于衬底110的厚度方向。
进一步地，源极180设置在竖直沟道层上，栅极190设置在水平沟道层远离缓冲层120的一侧。方便加工。例如，源极180设置在竖直沟道层的上边界的左侧，漏极200设置在水平沟道层的上边界的右侧，栅极190位于源极180与漏极200之间，并位于水平沟道层的中部上方。
进一步地，势垒层150在沟道层130的高度方向上呈Z字型分布。由于势垒层150与沟道层130相邻，则沟道层130的左右两侧必然存在高度差，使得晶体管在通电后，更容易使高浓度2-DEG的自上而下流动，减弱源极180漏极200之间电场的作用，从而增加晶体管的阈值电压。其中，垒势层大致呈Z字型即可，垒势层中部可竖直延伸，也即在沟道层130的高度方向上延伸，也可倾斜延伸。
在另一个具体的实施例中，沟道层130包括倾斜沟道层，倾斜沟道层的上边界靠近源极180的部分向上倾斜，倾斜沟道层的上边界靠近漏极200的部分向下倾斜。
在该实施例中，沟道层130可仅包括倾斜沟道层，通过使倾斜沟道层的上边界靠近源极180的部分向上倾斜，使倾斜沟道层的上边界靠近漏极200的部分向下倾斜，使得沟道层130位于源极180下方的部分的高度大于沟道层130位于漏极200下方的部分的高度，使得晶体管通电时，高浓度2-DEG的流向为自上而下，这种方式在很大程度上避免了源极180漏极200之间电场的作用，使得晶体管的阈值电压有较大的提升，在显著提升器件阈值电压的同时并未引起电流能力的下降。
当然，沟道层130还可除了包括倾斜沟道层外，还包括如水平沟道层和/或竖直沟道层，此时，倾斜沟道层可位于水平沟道层与竖直沟道层之间，方便加工。或者，倾斜沟道层位于水平沟道层靠近源极180的一侧，或者倾斜沟道层位于竖直沟道层靠近漏极200的一侧等等。可根据所需的阈值电压的大小调解沟道层130的形状及位置。
进一步地，倾斜沟道层的下边界沿水平方向延伸，方便加工。当然，倾斜沟道层的下边界也可与水平面具有一定夹角。该夹角的开口可朝向漏极200所在的一侧，并为锐角。
实施例二：
在上述实施例一的基础上，如图2所示，进一步限定栅极190的高度低于源极180的高度。
如图1所示的相关技术的晶体管中，栅极190’的高度和源极180’的高度、漏极200’的高度均相同，使得沟道层130’的厚度也各处相同。而在该实施例中，通过使栅极190的高度低于源极180的高度，也低于漏极200的高度，使得沟道层130对应栅极190、漏极200处的部分的高度也随之减小，有利于配合沟道层130位于源极180下方的部分的高度大于沟道层130位于栅极190下方的部分的高度，使得晶体管在通电后，更容易使高浓度2-DEG的自上而下流动，减弱源极180漏极200之间电场的作用，从而增加晶体管的阈值电压。
进一步地，如图2所示，沟道层130在源极180处的高度大于沟道层130在漏极200处的高度。
进一步地，如图2所示，源极180的下边界高于漏极200的下边界。而源极180的上边界与漏极200的上边界高度相同。
实施例三：
在上述任一实施例的基础上，如图2所示，进一步限定GaN高电子迁徙率晶体管还包括：钝化层170，钝化层170的第一部分设置在势垒层150、源极180和漏极200的上方，钝化层170的第二部分设置在掺杂层160与所述势垒层150之间，钝化层170的第三部分设置在栅极190与势垒层150之间。
在该实施例中，GaN高电子迁徙率晶体管还包括钝化层170，钝化层170包括三个部分，第一部分设置在势垒层150、源极180和漏极200的上方，第二部分设置在掺杂层160与所述势垒层150之间，第三部分设置在栅极190与势垒层150之间，三个部分彼此相连，实现了对栅极190的包围以及对源极180和漏极200的封盖。
进一步地，钝化层170的材料为Si3N4，能够降低器件漏电流，并减弱GaN器件的电流崩塌效应。
实施例四：
在上述任一实施例的基础上，进一步限定沟道层130在源极180处的厚度的取值范围为1μm至2μm；和/或沟道层130在栅极190处的厚度的取值范围为400nm至600nm。
在该实施例中，具体将沟道层130在源极180处的厚度的取值范围为1μm至2μm，如1.2μm、1.5μm或1.8μm等等，将沟道层130在栅极190处的厚度的取值范围为400nm至600nm，如420nm、500nm或580nm等等，使得阈值电压能够达到传统晶体管阈值电压的两倍以上，实现晶体管的高阈值电压需求。当然，随着沟道层130在上述两处厚度差的增加，阈值电压会有小幅升高，但器件电流能力同时会有小幅下降，并且电流能力的下降幅度要略大于阈值电压的升高幅度，因此可根据实际需要调整沟道层130的上述厚度差。
进一步地，沟道层130对应于源极180处的下边界与沟道层130对用于栅极190处的下边界相平齐，位于同一高度处。
进一步地，缓冲层120的厚度的取值范围为1μm至2μm；和/或势垒层150的厚度的取值范围为15nm至30nm；和/或掺杂层160的的宽度的取值范围为150nm至250nm。通过使缓冲层120的厚度的取值范围为1μm至2μm，如1.2μm、1.5μm或1.8μm等等，使势垒层150的厚度的取值范围为15nm至30nm，如15mm、20mm或25mm等等，使掺杂层160的的宽度的取值范围为150nm至250nm，如160mm、200mm或240mm等等，有利于保证晶体管在高于自电压的情况下，电流能力基本不受影响。
进一步地，衬底110为Si衬底、SiC衬底、GaN衬底和蓝宝石衬底中的任一种；缓冲层120为AlGaN层；沟道层130为GaN层；势垒层150为AlGaN层；掺杂层160为P型AlGaN层或者P型GaN层。具体地，从兼顾高性能与经济性方面来考量，可选Si衬底。缓冲层120为AlxGa1-xN缓冲层，其中Al元素的相对摩尔分数x为0.05；势垒层150为AlyGa1-yN势垒层，其中Al元素的相对摩尔分数y的取值范围为0.15至0.3，随着势垒层150厚度的增加，阈值电压减小，电流能力增加，但随着Al元素的摩尔分数的增加，阈值电压减小，电流能力先增后减，进而，通过上述设计，使得晶体管能够在实现高阈值电压的同时，电流能力并不会有很大影响。P型杂质的掺杂浓度范围为316至318cm-3，在该范围内，随着掺杂浓度的增加，阈值电压小幅升高，电流能力基本不受影响。另外，栅极190、漏极200及源极180的材料可选金属合金。
实施例五：
详细介绍本发明的一个实施例的GaN高电子迁徙率晶体管，包括由下至上分布的Si衬底、AlxGa1-xN缓冲层、GaN沟道层、AlyGa1-yN势垒层、P型GaN层及Si3N4钝化层，还包括源极180、栅极190和漏极200。其中，在GaN沟道层与AlyGa1-yN势垒层界面处靠近GaN沟道层一侧存在高浓度二维电子气，源极180设置在GaN沟道层上，并位于AlyGa1-yN势垒层的一侧；漏极200设置在GaN沟道层上，并位于AlyGa1-yN势垒层的另一侧；栅极190设置在P型GaN靠近漏极的一侧。
具体地，AlxGa1-xN缓冲层厚度为1um至2um，Al元素的相对摩尔分数x的取值小于等于0.1，例如0.03、0.05或0.07等。
具体地，源极180设置在GaN沟道层的上方的左侧，漏极200设置在GaN沟道层的上方的右侧，栅极190设置在GaN沟道层的上方的中部，GaN沟道层右侧厚度为500nm，左侧厚度的取值范围为1um至2um。随着左右侧高度差的增加，默认左右两侧的方位为正视图2时的左右两侧，阈值电压会有小幅升高，但器件电流能力同时会有小幅下降，并且电流能力的下降幅度要略大于阈值电压的升高幅度，因此可根据实际需要调整沟道层130左右侧高度差。
具体地，AlyGa1-yN势垒层厚度的取值范围为15nm至30nm，Al元素的相对摩尔分数y为0.15至0.3。随着势垒层150厚度的增加，阈值电压减小，电流能力增加；随着Al元素的摩尔分数的增加，阈值电压减小，电流能力先增后减。
具体地，P型GaN层的宽度为200nm，P型杂质的掺杂浓度范围为316-318cm-3。随着掺杂浓度的增加，阈值电压小幅升高，电流能力基本不受影响。这与传统型器件略有不同。
具体地，Si3N4钝化层材料主要用来降低器件漏电流，并减弱GaN器件的电流崩塌效应。
通过将传统的水平导电沟道(即图1所示的晶体管中，水平延伸的二维电子气所在沟道)调整为水平与垂直沟道相结合的方式，改进后的导电沟道近似为Z型，在不明显影响电流能力的基础上有效的提升了器件的阈值电压。而且，改进结构中既减小了截止沟道的长度的同时又增加了栅宽，使得改进后的器件电流能力未见明显退化。另外，晶体管的电流能力几乎不受P型掺杂层浓度的影响，这也使得该P型掺杂需要达到很高的掺杂浓度，降低了器件生产制造中对工艺的要求。
在本发明中，术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种GaN高电子迁徙率晶体管，其特征在于，包括：
衬底；
缓冲层，设置在所述衬底上；
沟道层，设置在所述缓冲层上；
势垒层，设置在所述沟道层上；
掺杂层，设置在所述势垒层上；
源极，设置在所述沟道层上，并位于所述势垒层的一侧；
漏极，设置在所述沟道层上，并位于所述势垒层的另一侧；
栅极，设置在所述掺杂层靠近所述漏极的一侧；
其中，所述沟道层与所述势垒层的临界处靠近所述沟道层的一侧具有二维电子气，所述沟道层在所述源极处的高度大于所述沟道层在所述栅极处的高度。
2.根据权利要求1所述的GaN高电子迁徙率晶体管，其特征在于，
所述沟道层包括水平沟道层和竖直沟道层，所述水平沟道层沿水平方向延伸，所述竖直沟道层在所述水平沟道层的厚度方向上延伸，并位于所述水平沟道层靠近所述源极的一侧，所述竖直沟道层的高度大于所述水平沟道层的高度。
3.根据权利要求2所述的GaN高电子迁徙率晶体管，其特征在于，
所述源极设置在所述竖直沟道层上，所述栅极设置在所述水平沟道层远离所述缓冲层的一侧。
4.根据权利要求2或3所述的GaN高电子迁徙率晶体管，其特征在于，
所述势垒层在所述沟道层的高度方向上呈Z字型分布。
5.根据权利要求1所述的GaN高电子迁徙率晶体管，其特征在于，
所述沟道层包括倾斜沟道层，所述倾斜沟道层的上边界靠近所述源极的部分向上倾斜，所述倾斜沟道层的上边界靠近所述漏极的部分向下倾斜。
6.根据权利要求1至3、5中任一项所述的GaN高电子迁徙率晶体管，其特征在于，
所述栅极的高度低于所述源极的高度；
所述沟道层在所述源极处的高度大于所述沟道层在所述漏极处的高度。
7.根据权利要求6所述的GaN高电子迁徙率晶体管，其特征在于，所述GaN高电子迁徙率晶体管还包括：
钝化层，所述钝化层的第一部分设置在所述势垒层、所述源极和所述漏极的上方，所述钝化层的第二部分设置在所述掺杂层与所述势垒层之间，所述钝化层的第三部分设置在所述栅极与所述势垒层之间。
8.根据权利要求1至3、5中任一项所述的GaN高电子迁徙率晶体管，其特征在于，
所述沟道层在所述源极处的厚度的取值范围为1μm至2μm；和/或
所述沟道层在所述栅极处的厚度的取值范围为400nm至600nm。
9.根据权利要求1至3、5中任一项所述的GaN高电子迁徙率晶体管，其特征在于，
所述缓冲层的厚度的取值范围为1μm至2μm；和/或
所述势垒层的厚度的取值范围为15nm至30nm；和/或
所述掺杂层的的宽度的取值范围为150nm至250nm。
10.根据权利要求1至3、5中任一项所述的GaN高电子迁徙率晶体管，其特征在于，
所述衬底为Si衬底、SiC衬底、GaN衬底和蓝宝石衬底中的任一种；
所述缓冲层为AlxGa1-xN缓冲层，其中Al元素的相对摩尔分数x的取值小于等于0.1；
所述沟道层为GaN层；
所述势垒层为AlyGa1-yN势垒层，其中Al元素的相对摩尔分数y的取值范围为0.15至0.3；
所述掺杂层为P型AlGaN层或者P型GaN层，其中P型杂质的掺杂浓度范围为316-318cm-3。
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