CN111902920A - 氮化物半导体装置 - Google Patents

氮化物半导体装置 Download PDF

Info

Publication number
CN111902920A
CN111902920A CN201980021326.3A CN201980021326A CN111902920A CN 111902920 A CN111902920 A CN 111902920A CN 201980021326 A CN201980021326 A CN 201980021326A CN 111902920 A CN111902920 A CN 111902920A
Authority
CN
China
Prior art keywords
layer
nitride semiconductor
opening
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980021326.3A
Other languages
English (en)
Inventor
宇治田信二
柴田大辅
田村聪之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN111902920A publication Critical patent/CN111902920A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Abstract

氮化物半导体装置(10)具备依次被设置的基板(12)；漂移层(14)；第1基础层(16)；到达漂移层(14)的栅极开口部(22)；沿着栅极开口部(22)的内表面设置的电子传输层(24)和电子供给层(26)；以覆盖栅极开口部(22)的方式设置的栅极电极(30)；延伸到第1基础层(16)的源极开口部(32)；被设置在源极开口部(32)并且与第1基础层(16)连接的源极电极(34)；被设置在基板(12)的背面侧的漏极电极(36)；在基板(12)的最外周部(48)，贯通电子传输层(24)和电子供给层(26)并延伸到第1基础层(16)的外周开口部(38)；被设置在外周开口部(38)，与第1基础层(16)连接，不与电子传输层(24)和电子供给层(26)接触的电位固定电极(40)。

Description

氮化物半导体装置
技术领域
本公开涉及氮化物半导体装置。
背景技术
GaN(氮化镓)等的氮化物半导体是能带隙大的宽禁带半导体，其特征为电击穿电场很大，电子的饱和漂移速度比GaAs(砷化镓)半导体或者Si(硅)半导体等大。氮化物半导体有利于高输出化且高耐压化，所以对使用氮化物半导体的功率晶体管进行了研究开发。
例如，在专利文献1公开了在GaN系层叠体形成的半导体装置。在专利文献1所述的半导体装置是纵向场效应晶体管(FET：Field Effect Transistor)，具备：位于覆盖被设置在GaN系层叠体的开口部的位置的再生长层；以及沿着再生长层的方式位于再生长层上的栅极电极。通过在再生长层发生的二维电子气体(2DEG：2－Dimensional Electron Gas)形成沟道，能够实现迁移率高，导通电阻低的FET。
(现有技术文献)
(专利文献)
专利文献1∶国际公开第2017/138505号
在纵向场效应晶体管中，尤其是在装置的外周部，在栅极－源极之间有漏电流流动，这成为问题。
发明内容
于是本公开提供一种抑制漏电流的氮化物半导体装置。
为了解决所述课题，本公开的一个方式涉及的氮化物半导体装置，具备：基板，具有相互背对的第1主面以及第2主面；具有第1导电型的第1氮化物半导体层，被设置在所述第1主面的上方；具有第2导电型的第2氮化物半导体层，被设置在所述第1氮化物半导体层的上方，所述第2导电型与所述第1导电型不同；第1开口部，贯通所述第2氮化物半导体层并且延伸到所述第1氮化物半导体层；从所述基板侧依次被设置的电子传输层以及电子供给层，所述电子传输层以及所述电子供给层分别具有位于所述第2氮化物半导体层的上方的部分和沿着所述第1开口部的内表面的部分；栅极电极，被设置在所述电子供给层的上方，且以覆盖所述第1开口部的方式而被设置；第2开口部，位于与所述栅极电极分开的位置，所述第2开口部贯通所述电子供给层以及所述电子传输层并且延伸到所述第2氮化物半导体层；源极电极，被设置在所述第2开口部，与所述第2氮化物半导体层连接；漏极电极，被设置在所述第2主面侧；第3开口部，位于进行平面视时的所述基板的最外周部，所述第3开口部贯通所述电子供给层以及所述电子传输层并且延伸到所述第2氮化物半导体层；以及电位固定电极，被设置在所述第3开口部，与所述第2氮化物半导体层连接，且不与所述电子传输层以及所述电子供给层接触。
通过本公开，能够提供抑制漏电流的氮化物半导体装置。
附图说明
图1是示出实施方式1涉及的氮化物半导体装置的平面布置的平面图。
图2是实施方式1涉及的氮化物半导体装置的截面图。
图3是示出实施方式1涉及的氮化物半导体装置的电极焊盘的平面视形状的平面图。
图4是实施方式1涉及的氮化物半导体装置的包含电极焊盘的截面图。
图5是示出实施方式1涉及的氮化物半导体装置的漏电截止特性的图。
图6是示出实施方式1的变形例1涉及的氮化物半导体装置的电极焊盘的平面视形状的平面图。
图7是示出实施方式1的变形例2涉及的氮化物半导体装置的电极焊盘的平面视形状的平面图。
图8是示出实施方式1的变形例3涉及的氮化物半导体装置的平面布置的平面图。
图9是示出实施方式1的变形例4涉及的氮化物半导体装置的平面布置的平面图。
图10是实施方式1的变形例4涉及的氮化物半导体装置的截面图。
图11是实施方式2涉及的氮化物半导体装置的截面图。
图12是实施方式2的变形例涉及的氮化物半导体装置的截面图。
具体实施方式
(成为本公开的基础的见解)
在纵向场效应晶体管中，漏极电极与栅极电极及源极电极之间隔着基板，所以漏极－栅极之间，以及漏极－源极之间的各个漏电流容易降低。然而，基板的最外周部，发生电场集中，容易发生漏电流。具体而言，即使在基板的最外周部，再生长层内也存在二维电子气体，所以经由场效应晶体管的最外周部的端面及二维电子气体，容易发生在漏极－栅极之间的漏电流。
此外，在纵向的场效应晶体管中，设置有用于在与漂移层之间形成PN结的基础层。例如，在漂移层由n型的氮化物半导体而被形成时，基础层由p型的氮化物半导体而被形成。源极电极，与基础层接触被置，由被施加在源极－漏极之间的电压，在基础层与漂移层的界面形成耗尽层，从而实现场效应晶体管的高耐压化。
此时，在基板的最外周部，没有形成源极电极，所以基础层的电位成为浮动状态。由于基础层的电位成为浮动状态，由基础层提高沟道的电势出现不足，发生从漏极电极经由漂移层及二维电子气体到达栅极电极的漏电流。
如上所述，在纵向场效应晶体管中，有这样的问题，在平面视时的最外周部，在漏极－栅极之间产生漏电流。
于是，为了解决上述课题，本公开的一个方式涉及的氮化物半导体装置，具备：基板，具有相互背对的第1主面以及第2主面；具有第1导电型的第1氮化物半导体层，被设置在所述第1主面的上方；具有第2导电型的第2氮化物半导体层，被设置在所述第1氮化物半导体层的上方，所述第2导电型与所述第1导电型不同；第1开口部，贯通所述第2氮化物半导体层并且延伸到所述第1氮化物半导体层；从所述基板侧依次被设置的电子传输层以及电子供给层，所述电子传输层以及所述电子供给层分别具有位于所述第2氮化物半导体层的上方的部分和沿着所述第1开口部的内表面的部分；栅极电极，被设置在所述电子供给层的上方，且以覆盖所述第1开口部的方式而被设置；第2开口部，位于与所述栅极电极分开的位置，所述第2开口部贯通所述电子供给层以及所述电子传输层并且延伸到所述第2氮化物半导体层；源极电极，被设置在所述第2开口部，与所述第2氮化物半导体层连接；漏极电极，被设置在所述第2主面侧；第3开口部，位于进行平面视时的所述基板的最外周部，所述第3开口部贯通所述电子供给层以及所述电子传输层并且延伸到所述第2氮化物半导体层；以及电位固定电极，被设置在所述第3开口部，与所述第2氮化物半导体层连接，且不与所述电子传输层以及所述电子供给层接触。
从而，第3开口部被设置在最外周部，所以能够抑制经由最外周部的端面以及二维电子气体流动的漏电流。进而在与源极电极连接的第2氮化物半导体层中，因为位于进行平面视时的基板的最外周部的部分的电位被固定，所以能够抑制在最外周部经由基板、漂移层以及二维电子气体流动的漏电流。这样，通过本方案能够实现抑制漏电流的氮化物半导体装置。
并且例如可以是，在对所述基板进行平面视时，所述第3开口部，被设置为在所述最外周部的整个外周呈环状。
从而，第3开口部被设置为在整个外周呈环状，所以在氮化物半导体装置的最外周部，经由端面以及二维电子气体流动的漏电流能够变得更小。
并且例如可以是，在对所述基板进行平面视时，所述电位固定电极，被设置为在所述最外周部的整个外周呈环状。
从而，在第2氮化物半导体层的电位被固定在整个外周，所以在氮化物半导体装置的最外周部，经由基板、漂移层以及二维电子气体流动的漏电流能够变得更小。
并且例如可以是，所述基板的平面视形状是矩形，在对所述基板进行平面视时，所述电位固定电极在所述基板的每一个边，被设置为岛状。
从而，能够抑制在平面视时电场集中发生在氮化物半导体装置的四角。通过抑制电场集中发生，能够实现氮化物半导体装置的耐压的提高及漏电流的降低。
并且例如可以是，所述电位固定电极，经由具有导电性的布线层，与所述源极电极电连接。
从而，不需要另外设置用于对电位固定电极赋予规定的电位的电极焊盘，能够作为通常的场效应晶体管同样的三端子装置来实现。
并且例如可以是，本公开的一个方式涉及的氮化物半导体装置，还具备第4开口部，所述第4开口部位于所述最外周部中的所述电位固定电极的外侧的位置，贯通所述第2氮化物半导体层并且延伸到所述第1氮化物半导体层。
从而，因为设置了第4开口部，所以能够抑制从最外周部的端面经由第2氮化物半导体层到达二维电子气体的路径上流动的漏电流。
并且例如可以是，本公开的一个方式涉及的氮化物半导体装置，还具有高电阻区域，被设置在所述第4开口部的底面，所述高电阻区域的电阻比所述第1氮化物半导体层的电阻高。
从而，通过设置高电阻区域，能够抑制从最外周部的端面经由第1氮化物半导体层的表层部到达二维电子气体的路径上流动的漏电流。
以下针对实施方式，参考附图具体地说明。
另外，以下说明的实施方式都是示出本公开的概括或者具体的例子。以下实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接形式、步骤、步骤的顺序等是一个例子，主旨并非限定本公开。此外，以下的实施方式中的构成要素中，示出最上位概念的技术方案没有记载的构成要素，作为任意的构成要素来说明。
此外，各图是示意图，并非是严谨的图示。因此，例如在各图中缩尺等也并非一致。此外，在各图中，对实质上相同的构成赋予相同的符号，省略或简化重复说明。
此外，在本说明书中平行或者垂直等表示要素间的关系性的术语，以及长方形或者圆形等表示要素的形状的术语，以及数值范围不仅是示出严格意义的表述，还包括具有实际上同等范围，例如包括百分之几左右的差异的表述。
此外，在本说明书中，“上方”以及“下方”的术语并非是绝对的空间知觉上的上方向(铅直上方)以及下方向(铅直下方)，是作为以层叠结构中的层叠顺序为基础根据相对的位置关系而被定义的术语来使用。在本说明书中，以基板为基准，将设置有栅极电极以及源极电极等的一侧设为“上方”，将设置有漏极电极的一侧设为“下方”。此外，“上方”以及“下方”的术语，不仅适用于2个构成要素相互隔开空间地配置，2个构成要素之间存在别的构成要素的情况，还适用于2个构成要素相互密接地配置，2个构成要素相接的情况。
此外，在本说明书中，AlGaN是指三元混晶AlxGa1-xN(0≤x≤1)。以下，多元混晶略记为各自的构成元素的排列，例如AlInN、GaInN等。例如作为氮化物半导体之一的AlxGa1-x- yInyN(0≤x≤1，0≤y≤1，x+y＝1)被略记为AlGaInN。
(实施方式1)
[构成]
首先对实施方式1涉及的氮化物半导体装置的构成，利用图1及图2来说明。
图1是示出本实施方式涉及的氮化物半导体装置10的平面布置的平面图。图2是本实施方式涉及的氮化物半导体装置10的截面图。
在这里，图2示出在图1的II－II线上的本实施方式涉及的氮化物半导体装置10的截面。具体而言，在图2中示出在平面视时的氮化物半导体装置10的包含最外周部48的范围。
最外周部48，例如图2所示，是在平面视时基板12的最外周的边缘12a和与边缘12a最近的阈值控制层28的边缘28a之间的区域。比较图1与图2可以知道，最外周部48是沿着基板12的边缘12a的环状的区域。
另外，在没有设置阈值控制层28的情况下，最外周部48，可以是基板12的最外周的边缘12a、和与边缘12a最近的栅极电极30的边缘之间的平面视时的区域。
如图1所示，氮化物半导体装置10具备在面内排列具备的多个源极电极34。多个源极电极34的平面视形状，分别是规定方向上的细长的长方形。多个源极电极34，在平面视时，在长度方向以及短方向上分别排列设置。在图1示出的例子中，在长度方向上排列2个源极电极34，并且在短方向排列9个源极电极34。另外，源极电极34的数量以及形状，不被这些所限定。
如图1所示，多个源极电极34分别被栅极电极30包围。栅极电极30是在与源极电极34对应的位置上设置有开口的一张板状的电极。在平面视时，栅极电极30与源极电极34，隔开距离而被设置，不重叠。
另外，栅极电极30可以是梳齿状的电极。具体而言，栅极电极30的梳齿的延伸方向，可以与源极电极34的长度方向平行。此外，氮化物半导体装置10，可以具备被设置在相邻的源极电极34之间的多个栅极电极30。
另外，栅极电极30以及源极电极34的形状不只限于图1示出的例子。例如，源极电极34的平面视形状可以是六边形。平面视形状为六边形的多个源极电极34，在平面视时,多个源极电极34的各个的中心位于被填充配置的正六边形的顶点上的方式而被配置。
在本实施方式中，氮化物半导体装置10是具有以GaN以及AlGaN等氮化物半导体为主成分的半导体层的层叠结构的装置。具体而言，氮化物半导体装置10具有AlGaN膜和GaN膜的异质结构。
在AlGaN膜与GaN膜的异质结构中，通过(0001)面上的自发极化或者压电极化，在异质界面产生高浓度的二维电子气(2DEG)46。因此，即使在未掺杂状态下该界面也具有获得1×1013cm-2以上的界面载流子浓度的特征。
本实施方式涉及的氮化物半导体装置10，是将在AlGaN/GaN的异质界面产生的二维电子气46利用为沟道的场效应晶体管(FET)。具体而言氮化物半导体装置10是纵向FET。
如图2所示，氮化物半导体装置10具备：基板12、漂移层14、第1基础层16、第2基础层18、第3基础层20、栅极开口部22、电子传输层24、电子供给层26、阈值控制层28、栅极电极30、源极开口部32、源极电极34、漏极电极36、外周开口部38、电位固定电极40。进而，如图1所示，氮化物半导体装置10具备栅极电极焊盘42、源极电极焊盘44。
基板12是由氮化物半导体构成的基板，如图2所示具有相互背对的第1主面12b以及第2主面12c。第1主面12b是形成漂移层14一侧的主面。具体而言，第1主面12b与c面大致一致。第2主面12c是形成漏极电极36一侧的主面。如图1所示基板12的平面视形状例如是矩形，但不限于此。
基板12是例如厚度为300μm，载流子浓度为1×1018cm-3的由n+型的GaN构成的基板。另外，n型以及p型示出半导体的导电型。在本实施方式中，n型是氮化物半导体的第1导电型的一例。p型是第2导电型的一例，第2导电型的极性与第1导电型的极性不同。n+型示出对半导体过多添加n型的掺杂物的状态，即高掺杂(heavy doping)。此外，n－型示出对半导体过少添加n型的掺杂物的状态，即低掺杂。关于p+型以及p－型也同样。
漂移层14是被设置在基板12的第一主面的12b上方的具有第1导电型的第1氮化物半导体层的一例。漂移层14是例如由膜厚为8μm、载流子浓度为1×1016cm-3的n－型的GaN构成的膜。漂移层14例如以与基板12的第一主面12b接触的方式而被设置。漂移层14，例如通过有机金属气相外延生长(MOVPE)法等的晶体生长，从而形成在基板12的第1主面12b上。
第1基础层16是被设置在漂移层14的上方的、具有与第1导电型不同的第2导电型的第2氮化物半导体层的一例。第1基础层16是，例如厚度为400nm，载流子浓度为1×1017cm-3的p型的GaN构成的膜。第1基础层16，与漂移层14的上表面接触设置。第1基础层16，例如通过MOVPE法等的晶体生长，被形成在漂移层14上。
第1基础层16抑制源极电极34与漏极电极36之间的漏电流。例如，针对由第1基础层16与漂移层14形成的PN结，施加反向电压的情况下，具体而言，漏极电极36比源极电极34高电位时，耗尽层延伸到漂移层14。从而，氮化物半导体装置10能够高耐压化。
第2基础层18被配置在第1基础层16上。第2基础层18，由绝缘性或者半绝缘性的氮化物半导体来形成。第2基础层18是例如厚度为200nm的未掺杂GaN构成的膜。第2基础层18与第1基础层16接触设置。第2基础层18，例如通过MOVPE法等的晶体生长，被形成在第1基础层16上。
另外，在此“未掺杂”是指没有掺杂使GaN的极性变为n型或者p型的硅(Si)或者镁(Mg)等的掺杂物。在本实施方式，在第2基础层18掺杂了碳。具体而言，第2基础层18的碳浓度比第1基础层16的碳浓度高。
此外，第2基础层18有时包含成膜时混入的硅(Si)或者氧(O)。在这个情况下，第2基础层18的碳浓度比硅浓度或者氧浓度高。例如第2基础层18的碳浓度为3×1017cm-3以上，但也可以是1×1018cm-3以上。例如第2基础层18的硅浓度或者氧浓度为5×1016cm-3以下，但也可以是2×1016cm-3以下。
在这里，假设氮化物半导体装置10不具备第2基础层18的情况下，在源极电极34与漏极电极36之间具有n型的电子供给层26、电子传输层24及第3基础层20/p型的第1基础层16/n型的漂移层14这样的层叠结构。该层叠结构成为由寄生NPN结构构成的寄生双极晶体管。
在氮化物半导体装置10为截止状态的情况下，在第1基础层16电流流动时，该寄生双极晶体管成为导通，会使氮化物半导体装置10的耐压低下。在这个情况下，容易产生氮化物半导体装置10的错误动作。
第2基础层18能够抑制形成该寄生NPN结构。因此，能够减少通过形成寄生NPN结构而引起的氮化物半导体装置10的错误动作。
第3基础层20，被配置在第2基础层18上。第3基础层20是例如由厚度为20nm的Al0.2Ga0.8N构成的膜。第3基础层20，与第2基础层18接触设置。第3基础层20，例如通过MOVPE法等的晶体生长，被形成在第2基础层18上。另外，从漂移层14到第3基础层20为止连续成膜。
第3基础层20抑制来自第1基础层16的Mg等的p型杂质的扩散。假设Mg扩散到电子传输层24中的沟道的情况下，二维电子气46的载流子浓度低下有可能增加导通电阻。另外，Mg的扩散的程度，根据外延生长的生长条件等而不同。因此，在Mg的扩散被抑制的情况下，氮化物半导体装置10可以不具备第3基础层20。
此外，第3基础层20可以具有向电子传输层24与电子供给层26的界面形成的沟道提供电子的功能。第3阻挡层20，例如比电子供给层26带隙大。
栅极开口部22是贯通第1基础层16而延伸到漂移层14的第1开口部的一例。具体而言，栅极开口部22从第3基础层20的上表面按照第3基础层20、第2基础层18以及第1基础层16这样的顺序贯通并且延伸到漂移层14。栅极开口部22的底部22a是漂移层14的上表面。在本实施方式如图2所示，栅极开口部22的底面22a比起漂移层14与第1基础层16的界面位于更下侧。
在本实施方式，栅极开口部22，以越远离基板12，开口面积越大的方式而被形成。具体而言，栅极开口部22的侧壁部22b，以斜方向倾斜。例如，栅极开口部22的截面形状是倒梯形，更具体而言是倒等腰梯形。另外，图1中以虚线示出栅极开口部22的上端的轮廓。栅极开口部22的底部22a的轮廓，比图1示出的轮廓小一圈。
栅极开口部22在基板12的第1主面12b上，依次形成从漂移层14到第3基础层20之后，使漂移层14露出一部分的方式，对第3基础层20、第2基础层18及第1基础层16进行蚀刻来形成。此时，漂移层14的表层部分也被除去，栅极开口部22的底部22a位于比漂移层14与第1基础层16的界面更下方而被形成。栅极开口部22，例如通过光刻的图案形成、以及干蚀等形成为规定形状。
电子传输层24是具有位于第1基础层16的上方的部分和位于沿着栅极开口部22的内表面的部分的再生长层。具体而言，电子传输层24，沿着第3基础层20的上表面以及栅极开口部22的侧壁部22b以及底部22a，以大致均一的厚度而被形成。例如，电子传输层24是由厚度为100nm的未掺杂GaN来形成的膜。
电子传输层24在栅极开口部22的底部22a与漂移层14接触。电子传输层24，在栅极开口部22的侧壁部22b与第1基础层16、第2基础层18以及第3基础层20各自的端面接触。电子传输层24，进一步与第3基础层20的上表面接触。电子传输层24，在形成栅极开口部22之后，通过结晶的再生长而被形成。
电子传输层24具有沟道。具体而言，电子传输层24与电子供给层26的界面的附近，发生二维电子气46。二维电子气46作为电子传输层24的沟道发挥作用。在图2中用虚线模式地图示了二维电子气46。电子传输层24虽然是未掺杂，但也可以根据Si掺杂等n型化。
在电子传输层24与电子供给层26之间，可以设置有厚度为1nm左右的AlN膜以作为第2再生长层。AlN膜能够抑制合金扩散，使沟道的迁移率提高。
电子供给层26是具有被设置在第1基础层16的上方的部分以及沿着栅极开口部22的内表面而被设置的部分的第3再生长层。另外，电子传输层24和电子供给层26，从基板12侧按照电子传输层24、电子供给层26的顺序而被设置。电子供给层26沿着电子传输层24的上表面的形状，以大致均一的厚度而被形成。电子供给层26例如是由厚度为50nm的未掺杂的Al0.2Ga0.8N来构成的膜。电子供给层26，是在电子传输层24的形成工序之后，接着通过结晶的再生长而被形成。
电子供给层26，在与电子传输层24之间形成AlGaN/GaN的异质界面。从而在电子传输层24内发生二维电子气46。
电子供给层26向在电子传输层24形成的沟道(即二维电子气46)提供电子。另外如上所述，在本实施方式中，第3基础层20也具有提供电子的功能。电子供给层26以及第3基础层20均由AlGaN形成，但是这时的Al成分比没有特别限定。例如，电子供给层26的Al成分比可以是20％，第3基础层20的Al成分比可以是25％。
阈值控制层28是被设置在栅极电极30与电子供给层26之间的具有第2导电型的第3氮化物半导体层的一例。阈值控制层28被设置在电子供给层26上，与电子供给层26和栅极电极30接触。
在本变形例中，对基板12进行平面视时，阈值控制层28的端部，位于比栅极电极30的端部更靠近源极电极34的位置。阈值控制层28与源极电极34被分开设置，没有接触。因此，如图1所示，在平面视时，阈值控制层28，从栅极电极30的端部，仅露出包围源极电极34的环状的部分。
阈值控制层28是例如厚度为100nm，载流子浓度为1×1017cm-3的p型的Al0.2Ga0.8N构成的氮化物半导体层。阈值控制层28，在形成电子供给层26的工序之后接着根据MOVPE法来成膜，进行图案化从而被形成。
通过设置阈值控制层28，从而沟道部分的传导带端的电势提高。因此，能够使氮化物半导体装置10的阈值电压变大。因此，能够将氮化物半导体装置10作为常闭型的场效应晶体管来实现。
栅极电极30，在电子传输层24的上方，并且以覆盖栅极开口部22的方式而被设置。在本实施方式中，栅极电极30以沿着阈值控制层28的上表面的形状，与阈值控制层28的上表面接触并且大致均一的膜厚来形成。
栅极电极30，利用金属等导电性的材料而被形成。例如，栅极电极30利用钯(Pd)而被形成。另外，栅极电极30的材料，能够使用与n型的半导体被肖特基连接的材料，例如能够使用镍(Ni)系材料、硅化钨(WSi)、金(Au)等。栅极电极30，在形成栅极开口部22之后，例如对通过溅镀或者蒸镀等成膜的导电膜进行图案化而被形成。
在本实施方式中，如图1所示，在平面视时，栅极电极30的端部，位于比栅极开口部22的端部更接近源极电极34的位置。具体而言，在平面视时，在栅极电极30的内侧，设置有栅极开口部22。
源极开口部32是在与栅极电极30分开的位置，贯通电子供给层26以及电极传输层24并且延伸到第1基础层16的第2开口部的一例。具体而言，源极开口部32以电子供给层26、电子传输层24、第3基础层20以及第2基础层18的顺序贯通，并且延伸到第1基础层16。在本实施方式中如图2所示，源极开口部32的底部32a为第1基础层16的上表面。底部32a，位于第1基础层16与第2基础层18的界面的下侧。在平面视时，源极开口部32，被设置在与栅极开口部22分开的位置。
如图2所示，源极开口部32以越远离基板12，开口面积越大的方式而被形成。具体而言，源极开口部32的侧壁部32b沿着斜方向倾斜。例如，源极开口部32的截面形状是倒梯形，更具体而言是倒等腰梯形。或者源极开口部32的截面形状，也可以是大致矩形。
源极开口部32，例如接着栅极电极30的形成工序，以与栅极开口部22不同的区域露出第1基础层16的方式，对电子供给层26、电子传输层24、第3基础层20以及第2基础层18进行蚀刻来形成。此时，通过除去第1基础层16的表层部分，源极开口部32的底部32a被形成在第1基础层16与第2基础层18的界面的下方。源极开口部32，例如通过光刻的图案形成以及干蚀等形成为规定形状。
源极电极34，被设置在源极开口部32。具体而言，源极电极34，沿着源极开口部32的内表面而被设置。
源极电极34，与第1基础层16连接。源极电极34，具体而言与电子供给层26、电子传输层24、第3基础层20以及第2基础层18各自的端面连接。源极电极34，与电子传输层24以及电子供给层26欧姆连接。如图2所示，源极电极34，没有与阈值控制层28接触。
源极电极34，使用金属等具有导电性的材料而被形成。作为源极电极34的材料，能够使用例如Ti/Al等，与n型的半导体层欧姆连接的材料。源极电极34，例如对通过溅射或者蒸镀等成膜的导电膜进行图案化来形成。
由于源极电极34与第1基础层16连接，从而能够固定第1基础层16的电位。从而，能够稳定氮化物半导体装置10的动作。
此外，Al与由p型的氮化物半导体构成的第1基础层16肖特基连接。因此，在源极电极34的下层部分，可以设置相对于p型的氮化物半导体成为低接触电阻的Pd或者Ni等工作函数大的金属材料。从而，能够使第1基础层16的电位稳定。
漏极电极36，被设置在基板12的第2主面12c侧。具体而言，漏极电极36与第2主面12c接触设置。漏极电极36使用金属等具有导电性的材料而被形成。作为漏极电极36的材料，与源极电极34的材料同样，能够使用例如Ti/Al等，针对n型的半导体层欧姆连接的材料。漏极电极36，例如对通过溅射或者蒸镀等成膜的导电膜进行图案化来形成。
外周开口部38是，在平面视时的基板12的最外周部48，贯通电子供给层26以及电子传输层24、并且延伸到第1基础层16的第3开口部的一例。具体而言，外周开口部38，以电子供给层26、电子传输层24、第3基础层20以及第2基础层18的顺序贯通，并且延伸到第1基础层16。在本实施方式中，外周开口部38的底部38a是第1基础层16的上表面。底部38a，位于第1基础层16与第2基础层18的界面的下侧。
外周开口部38，例如以与源极开口部32相同的工序来形成。因此，底部38a，与源极开口部32的底部32a成为相同的高度。另外，外周开口部38，可以以与源极开口部32不同的工序来形成。
在本实施方式中，对基板12进行平面视时，外周开口部38被设置为在最外周部48的整个外周呈环状。换言之，外周开口部38，沿着大致矩形的边缘12a不间断地环绕一周。
此外，如图2所示，外周开口部38，通过从边缘切割电子供给层26、电子传输层24、第3基础层20以及第2基础层18、以及第1基础层16的表层部分的方式来形成。换言之，在截面视时，关于外周开口部38，侧壁部38b没有设置在基板12的边缘12a侧，只设置在基板12的中央侧。或者外周开口部38的侧壁部38b，可以设置在边缘12a侧。
电位固定电极40，被设置在外周开口部38，与第1基础层16连接、并且不与电子传输层24以及电子供给层26接触。如图2所示，电位固定电极40，被设置在外周开口部38的底部38a上。例如，电位固定电极40，被设置在与外周开口部38的侧壁部38b分开的位置。另外，电位固定电极40，也可以与第2基础层18接触。
在本实施方式中，如图1所示，在对基板12进行平面视时，电位固定电极40，被设置为在最外周部48的整个外周呈环状。换言之，电位固定电极40，沿着大致矩形的边缘12a不间断地环绕一周。另外，电位固定电极40，有时被称为护环电极。在平面视时，电位固定电极40，分别在四角圆滑地弯曲。从而，能够抑制电场集中在四角。另外，电位固定电极40，可以分别在四角以直角弯曲。
电位固定电极40，能够利用金属等导电性材料来形成。电位固定电极40，例如利用钯(Pd)来形成。另外，作为电位固定电极40的材料，例如能够使用与栅极电极30相同的镍(Ni)系材料、钨硅化物(WSi)、钛(Ti)、铪(Hf)、金(Au)等材料。
电位固定电极40，例如对通过溅射或者蒸镀等成膜的导电膜进行图案化来形成。此时，在形成栅极电极30之前形成外周开口部38，从而能够使用相同的材料通过相同的工序来形成栅极电极30与电位固定电极40。
电位固定电极40，例如可以是与源极电极34相同的材料。电位固定电极40使用与源极电极34相同的材料来形成的情况下，外周开口部38，能够以与源极开口部32相同的工序来形成。进而，电位固定电极40，能够以与源极电极34相同的工序形成。因此，能够抑制过程工序的增加。
在本实施方式中，电位固定电极40，经由导电性的布线层与源极电极34电连接。即，电位固定电极40，被固定在与源极电极34相同的电位。具体而言，电位固定电极40，与源极电极焊盘44连接。
图3是示出本实施方式涉及的氮化物半导体装置10的电极焊盘的平面视形状的平面图。另外，在图3中用虚线来示出源极电极34以及电位固定电极40的平面视时的轮廓形状。关于栅极电极30等的其他的构成，省略图示。这在后述图6以及图7中也同样。
图4是本实施方式涉及的氮化物半导体装置10的电极焊盘的截面图。具体而言，图4示出图3的IV－IV线的截面，示出与图2同样的截面。
栅极电极焊盘42，与栅极电极30电连接。栅极电极焊盘42，例如设置在栅极电极30的上方。在本实施方式中，栅极电极30被形成为一张板状，如图3所示，栅极电极焊盘42，只设置在进行平面视时的氮化物半导体装置10的一部分区域。栅极电极焊盘42，与栅极电极30的控制用的电源连接。
源极电极焊盘44是与多个源极电极34的每一个电连接的布线层的一例。进而，在本实施方式中，源极电极焊盘44，与电位固定电极40电连接。多个源极电极34分别形成为细长的长方形的岛状。因此，源极电极焊盘44，以覆盖多个源极电极34各自的方式，被设置在对氮化物半导体装置10进行平面视时除栅极电极焊盘42以外的大部分区域。例如，源极电极焊盘44，以包围栅极电极焊盘42的方式而被形成。
如图4所示，源极电极焊盘44，被设置在多个源极电极34各自的上方、以及电位固定电极40的上方。具体而言，源极电极焊盘44，被设置在覆盖栅极电极30的层间绝缘层50的上方。源极电极焊盘44，被设置为厚膜化。例如，源极电极焊盘44的厚度为5μm以上。
层间绝缘层50，为了保持源极电极焊盘44与栅极电极30以及阈值控制层28的绝缘性而被设置。另外，虽然在图4没有示出，但是在层间绝缘层50设置有用于使栅极电极焊盘42与栅极电极30连接的贯通孔。层间绝缘层50，例如是硅氮化膜或者氧化硅膜等。
在层间绝缘层50，被设置有用于将源极电极焊盘44与多个源极电极34各自连接的多个接触孔52、以及用于将源极电极焊盘44与电位固定电极40连接的接触孔54。在图3用实线示出多个接触孔52以及接触孔54的平面视形状。
多个接触孔52的平面视形状，与源极电极34同样为长方形。在平面视时，多个接触孔52，被设置在源极电极34的内侧。
接触孔54，与电位固定电极40同样，被设置为在最外周部48的整个外周呈环状。接触孔54，沿着电位固定电极40不间断地环绕一周。从而，能够抑制在电位固定电极40内的电压下降，能够在整个外周使电位固定电极40的电位大致均一。
另外，在栅极电极焊盘42以及源极电极焊盘44上，可以设置表面钝化用的绝缘膜。该绝缘膜，例如由SiN、SiO2、Al2O3等来形成。另外，在表面钝化用的绝缘膜的一部分，可以设置有在封装体安装时用于进行布线接合的开口(贯通孔)。
[漏电流的抑制效果]
接着，关于如上所述构成的氮化物半导体装置10的漏电截止特性，利用图5来说明。图5是示出本实施方式涉及的氮化物半导体装置10的漏电截止特性的图。在图5中，横轴示出在漏极－源极之间施加的电压，纵轴示出氮化物半导体装置10为截止状态的情况下的在漏极电极36流动的漏极电流。
通常，位于最外周的电极，容易产生电场集中。因此，代替电位固定电极40，将与二维电子气体46接触的源极电极34设置在最外周部48的情况下，在最外周部48的源极电极34产生电场集中，经由二维电子气体46在漏极－源极之间容易产生漏电流。
另一方面，在既没有形成源极电极34也没有形成电位固定电极40的情况下，最外周部48的第1基础层16的电位成为浮动状态。因此，通过第1基础层16提高电势的效果变小。在电势提高不充分的情况下，在最外周部48，不能耗尽第1基础层16与栅极电极30之间的载流子。因为载流子残存，在截止时的漏极－栅极之间流着漏电流。
实际上按照图5所示可以知道，在没有设置电位固定电极40的情况下，随着漏极－源极之间电压变大，漏电流也变大。
对于此，在本实施方式中，电位固定电极40，没有与电子传输层24以及电子供给层26接触，所以也不接触二维电子气体46。从而，能够实际上消除经由二维电子气体46在漏极电极36与电位固定电极40之间流动的漏电流。
此外，电位固定电极40，与第1基础层16连接，所以能够将第1基础层16的电位保持在规定的电位。从而能够在最外周部48，耗尽第1基础层16与栅极电极30之间的载流子，抑制截止时的漏极－栅极间的漏电流。
实际上如图5所示确认到如下，通过设置有电位固定电极40，从而即使在漏极－源极间的电压变大，也能够抑制漏电流。例如，在施加600V的截止电压时，与没有设置电位固定电极40的情况相比较时，漏电截止电流减少了大约2位数。
通过以上的构成，本实施方式涉及的氮化物半导体装置10，能够抑制最外周部48的漏电流。
[变形例]
以下说明本实施方式的变形例。以下与实施方式1的不同点为中心进行说明，省略相同点的说明。
<变形例1>
首先说明变形例1。在实施方式中说明了使电位固定电极40的电位与源极电极34相同的例子，在本变形例中，可以使电位固定电极40的电位不同于源极电极34。
图6是示出本变形例涉及的氮化物半导体装置110的电极焊盘的平面视形状的图。如图6所示，氮化物半导体装置110与实施方式1涉及的氮化物半导体装置10相比，不同之处是具备源极电极焊盘144和电位固定电极焊盘145，以取代源极电极焊盘44。
源极电极焊盘144，与源极电极焊盘44同样，经由接触孔52分别与多个源极电极34连接。在本变形例中，源极电极焊盘144，不与电位固定电极40连接。
电位固定电极焊盘145，经由接触孔154与电位固定电极40连接。在本变形例中，电位固定电极焊盘145，与源极电极焊盘144电绝缘。因此，电位固定电极焊盘145，能够施加与源极电极焊盘144不同的电位。因此，能够使电位固定电极40的电位与源极电极34的电位不同。
如图6所示，电位固定电极焊盘145，在平面视时，沿着基板12的一边而被设置。具体而言，电位固定电极焊盘145，位于矩形环状的电位固定电极40的一边的正上方向。矩形环状的电位固定电极40的剩余的三个边的正上方向，设置有源极电极焊盘44。另外，电位固定电极40与源极电极焊盘44，通过层间绝缘层50(参考图3)而被绝缘。
本变形例涉及的氮化物半导体装置110，除了漏极、源极以及栅极的三个端子，还作为具有电位固定电极用的端子的四端子装置来实现。通过本变形例，能够使电位固定电极40的电位设定为不同于源极电极34的电位的值，所以能够不依存于赋予给源极电极34的电位，个别地抑制最外周部48的漏电流。
<变形例2>
接着说明变形例2。在本变形例中，与变形例1同样，能够使电位固定电极40的电位不同于源极电极34。
图7是示出本变形例涉及的氮化物半导体装置210的电极焊盘的平面视形状的平面图。如图7所示，氮化物半导体装置210，与变形例1涉及的氮化物半导体装置110的不同点在于具备源极电极焊盘244和电位固定电极焊盘245，以取代源极电极焊盘144以及电位固定电极焊盘145。
如图7所示，源极电极焊盘244以及电位固定电极焊盘245，与变形例1涉及的源极电极焊盘144以及电位固定电极焊盘145比较，不同的是平面视的形状。具体而言，电位固定电极焊盘245，以包围源极电极焊盘244周围的方式而被设置。
电位固定电极焊盘245，在平面视时，被设置为在最外周部48的整个外周呈环状。电位固定电极焊盘245，沿着矩形环状的电位固定电极40不间断地环绕一周。在本变形例中，电位固定电极焊盘245，不仅包围源极电极焊盘244，还包围栅极电极焊盘42。
在电位固定电极焊盘245设置的接触孔254也同样，被设置为在最外周部48的整个外周呈环状。在平面视时，接触孔254沿着矩形环状的电位固定电极40不间断地环绕一周。
从而，通过本变形例涉及的氮化物半导体装置210，能够抑制在电位固定电极40内的电压下降，能够在整个外周使电位固定电极40的电位大致均一。此外，通过本变形例，能够使电位固定电极40的电位设定为不同于源极电极34的电位的值，所以能够不依存于赋予给源极电极34的电位，个别地抑制最外周部48的漏电流。
<变形例3>
接着说明变形例3。在实施方式1中说明了电位固定电极40在最外周部48的整个外周不间断地设置的例子，但是在本变形例中，电位固定电极40被分割为多个而被设置。
图8是示出本变形例涉及的氮化物半导体装置310的平面布置的平面图。如图8所示，氮化物半导体装置310，与实施方式1涉及的氮化物半导体装置10的不同之处是，具备电位固定电极340，以取代电位固定电极40。
如图8所示，电位固定电极340，在基板12的每一个边，被设置为岛状。在本变形例中，基板12的平面视形状为矩形，在基板12的四个边，分别设置了直线状的电位固定电极340。电位固定电极340的功能以及材料等，与电位固定电极40相同。
电位固定电极340，具有去除了电位固定电极40的四角的形状。从而，电位固定电极340不会出现接近直角或者锐角的弯曲部分。因此，能够缓解四角的电场集中，所以能够抑制漏电流，实现高耐压化。
另外，在电位固定电极340的长度短，并且在基板12的四角中没有设置电位固定电极340的区域大的情况下，第1基础层16的电位有可能成为浮动状态。因此，4个电位固定电极340可以被设置为，分别延伸到尽可能接近四角的区域。从而，能够抑制在四角发生电场集中。
<变形例4>
接着说明变形例4。在实施方式1中，说明了多个源极电极34分别在平面视时被栅极开口部22包围的例子，但是在本变形例中，多个源极电极34中至少1个源极电极34，没有被栅极开口部22包围。换言之，在本变形例中，栅极开口部22的形状与实施方式1不同。
图9是示出本变形例涉及的氮化物半导体装置410的平面布置的平面图。
如图9所示，氮化物半导体装置410，与实施方式1涉及的氮化物半导体装置10的不同之处是，具备栅极开口部422，以取代栅极开口部22。
如图9所示，在长度方向排列的2个源极电极34视为一组的情况下，在源极电极34的短方向上排列设置有被栅极开口部422包围的组、以及没有被栅极开口部422包围的组。具体而言，氮化物半导体装置410，具备多个栅极开口部422。多个栅极开口部422的每一个的平面视形状，具有细长的O字形或者跑道形状。具体而言，多个栅极开口部422分别具备，与源极电极34的长度方向平行的直线状的部分，以及在该直线状的部分的前端设置的曲线状的部分。另外，多个栅极开口部422，可以只具备直线状的部分。在本变形例的情况下，相邻的2个源极电极34之间的全部，设置了栅极开口部422，所以接通时的漏极－源极电流，与实施方式1为同等程度。
栅极开口部422，在通过干蚀来形成的情况下，在底部22a的端部容易产生电场集中，成为发生漏电流的原因。在本变形例，在平面视时的栅极开口部422的面积，比栅极开口部22的面积小，所以有可能发生漏电流的部位变少，能够抑制漏电流。
图10是本变形例涉及的氮化物半导体装置410的截面图。具体而言，图10示出沿着图9X－X线的截面。X－X线是没有设置栅极开口部422的部分。
如图10所示，在X－X线中的截面，在最外周部48，第1基础层16没有被栅极开口部422分割，而是与最外周部48内侧的源极电极34连接。因此理想的是，在第1基础层16中，位于最外周部48的部位，与源极电极34的正下方的部位，成为相同电位。
然而，第1基础层16，是从最表层的阈值控制层28开始算时是第6个层，难以发生由于高温退火的活性化。因此，第1基础层16的电阻值变大。因此，在图10示出的截面中，位于第1基础层16的最外周部48的部位与源极电极34分开，所以该部位几乎为浮动状态。在这里，在栅极宽度大的大芯片装置中尤为显著。
对于此，在本变形例中，如图9以及图10所示，在最外周部48被设置有与第1基础层16连接的电位固定电极40。从而第1基础层16的电位固定，与实施方式1同样能够抑制漏电流。
(实施方式2)
接着说明实施方式2。以下以与实施方式1的不同点为中心进行说明，省略相同点的说明。
图11是本实施方式涉及的氮化物半导体装置510的截面图。如图11所示，氮化物半导体装置510，与实施方式1涉及的氮化物半导体装置10的不同点在于，具备台面分离开口部556。
如图11所示，台面分离开口部556是被设置在最外周部48中的电位固定电极40的外侧，并且贯通第1基础层16延伸到漂移层14的第4开口部的一例。例如，台面分离开口部556，在形成外周开口部38之后，进一步蚀刻边缘12a附近的方式来形成。或者，可以在形成外周开口部38之前形成台面分离开口部556。
台面分离开口部556，以切除外周开口部38的底部38a的边缘12a侧的方式而被形成。换言之，在截面视时，关于台面分离开口部556，侧壁部没有设置在基板12的边缘12a侧，只设置在基板12的中央侧。
在本实施方式，通过设置台面分离开口部556，能够抑制从氮化物半导体装置10的外周端面通过第1基础层16以及二维电子气体46，到达栅极电极30的漏电流。
进而，如图12示出的氮化物半导体装置610一样，在台面分离开口部556的底面，可以设置比漂移层14电阻高的高电阻区域658。图12是本实施方式的变形例涉及的氮化物半导体装置610的截面图。
高电阻区域658例如在形成台面分离开口部556之后，通过离子注入法等而被形成。具体而言，高电阻区域658，通过向构成漂移层14的n－型的GaN层的表层部注入镁(Mg)、铁(Fe)或者硼(B)等离子而被形成。另外，注入的离子的种类不限于此。
这样，通过如图12示出的氮化物半导体装置610，能够进一步抑制从基板12的边缘12a通过漂移层14的表层部分以及二维电子气体46到达栅极电极30的漏电流。
如上所述，通过本实施方式以及其变形例涉及的氮化物半导体装置510以及610能够进一步抑制漏电流。
(其他的实施方式)
以上关于1个或者多个方案涉及的氮化物半导体装置，根据实施方式进行了说明，但是本公开并非被这些实施方式所限定。在不超出本发明的宗旨的范围内，将本领域技术人员想出的各种变形实施在本实施方式、或者将不同的实施方式中的构成要素进行组合构筑的形式，也包括在本公开的范围内。
例如，在所述的各个实施方式中示出了第1导电型是n型，第2导电型是p型的例子，不过不仅限于此。可以是第1导电型是p型，第2导电型是n型。
此外，例如，外周开口部38可以不被设置在基板12的整个外周。例如图8所示，在电位固定电极40分开设置为岛状时，外周开口部38也可以仅在电位固定电极40设置的区域分开地设置。
此外，例如，氮化物半导体装置10可以不具备阈值控制层28。
此外，在所述各个实施方式中，在技术方案或者与其均等的范围内，可以进行各种变更、调换、附加、省略等。
本公开能够利用于抑制漏电流的氮化物半导体装置，例如能够利用于电视机等民生机器的电源电路等使用的功率晶体管等。
符号说明
10，110，210，310，410，510，610 氮化物半导体装置
12 基板
12a，28a 边缘
12b 第1主面
12c 第2主面
14 漂移层
16 第1基础层
18 第2基础层
20 第3基础层
22，422 栅极开口部
22a，32a，38a 底部
22b，32b，38b 侧壁部
24 电子传输层
26 电子供给层
28 阈值控制层
30 栅极电极
32 源极开口部
34 源极电极
36 漏极电极
38 外周开口部
40，340 电位固定电极
42 栅极电极焊盘
44，144，244 源极电极焊盘
46 二维电子气体
48 最外周部
50 层间绝缘层
52，54，154，254 接触孔
145，245 电位固定电极焊盘
556 台面分离开口部
658 高电阻区域

Claims (7)

1.一种氮化物半导体装置，具备：
基板，具有相互背对的第1主面以及第2主面；
具有第1导电型的第1氮化物半导体层，被设置在所述第1主面的上方；
具有第2导电型的第2氮化物半导体层，被设置在所述第1氮化物半导体层的上方，所述第2导电型与所述第1导电型不同；
第1开口部，贯通所述第2氮化物半导体层并且延伸到所述第1氮化物半导体层；
从所述基板侧依次被设置的电子传输层以及电子供给层，所述电子传输层以及所述电子供给层分别具有位于所述第2氮化物半导体层的上方的部分和沿着所述第1开口部的内表面的部分；
栅极电极，被设置在所述电子供给层的上方，且以覆盖所述第1开口部的方式而被设置；
第2开口部，位于与所述栅极电极分开的位置，所述第2开口部贯通所述电子供给层以及所述电子传输层并且延伸到所述第2氮化物半导体层；
源极电极，被设置在所述第2开口部，与所述第2氮化物半导体层连接；
漏极电极，被设置在所述第2主面侧；
第3开口部，位于进行平面视时的所述基板的最外周部，所述第3开口部贯通所述电子供给层以及所述电子传输层并且延伸到所述第2氮化物半导体层；以及
电位固定电极，被设置在所述第3开口部，与所述第2氮化物半导体层连接，且不与所述电子传输层以及所述电子供给层接触。
2.如权利要求1所述的氮化物半导体装置，
在对所述基板进行平面视时，所述第3开口部，被设置为在所述最外周部的整个外周呈环状。
3.如权利要求2所述的氮化物半导体装置，
在对所述基板进行平面视时，所述电位固定电极，被设置为在所述最外周部的整个外周呈环状。
4.如权利要求1或者2所述的氮化物半导体装置，
所述基板的平面视形状是矩形，
在对所述基板进行平面视时，所述电位固定电极在所述基板的每一个边，被设置为岛状。
5.如权利要求1至4的任一项所述的氮化物半导体装置，
所述电位固定电极，经由具有导电性的布线层，与所述源极电极电连接。
6.如权利要求1至5的任一项所述的氮化物半导体装置，
所述氮化物半导体装置还具备第4开口部，所述第4开口部位于所述最外周部中的所述电位固定电极的外侧的位置，贯通所述第2氮化物半导体层并且延伸到所述第1氮化物半导体层。
7.如权利要求6所述的氮化物半导体装置，
所述氮化物半导体装置还具有高电阻区域，被设置在所述第4开口部的底面，所述高电阻区域的电阻比所述第1氮化物半导体层的电阻高。
CN201980021326.3A 2018-03-27 2019-02-19 氮化物半导体装置 Pending CN111902920A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-060958 2018-03-27
JP2018060958 2018-03-27
PCT/JP2019/005994 WO2019187789A1 (ja) 2018-03-27 2019-02-19 窒化物半導体装置

Publications (1)

Publication Number Publication Date
CN111902920A true CN111902920A (zh) 2020-11-06

Family

ID=68060091

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980021326.3A Pending CN111902920A (zh) 2018-03-27 2019-02-19 氮化物半导体装置

Country Status (4)

Country Link
US (1) US11515412B2 (zh)
JP (1) JP7195306B2 (zh)
CN (1) CN111902920A (zh)
WO (1) WO2019187789A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2582245B (en) * 2018-12-14 2021-05-19 Plessey Semiconductors Ltd Active matrix LED array precursor
WO2022176455A1 (ja) * 2021-02-16 2022-08-25 パナソニックホールディングス株式会社 窒化物半導体デバイス
WO2023112374A1 (ja) * 2021-12-16 2023-06-22 パナソニックホールディングス株式会社 窒化物半導体デバイス
WO2023127187A1 (ja) * 2021-12-27 2023-07-06 パナソニックホールディングス株式会社 窒化物半導体デバイス

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165777A (ja) * 2010-02-08 2011-08-25 Advanced Power Device Research Association 窒化ガリウム半導体装置及びその製造方法
CN102203936A (zh) * 2009-07-30 2011-09-28 住友电气工业株式会社 半导体器件及其制造方法
JP2013021106A (ja) * 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
CN102969354A (zh) * 2011-09-01 2013-03-13 富士通株式会社 半导体器件
CN103189993A (zh) * 2010-11-08 2013-07-03 住友电气工业株式会社 半导体器件及其制造方法
US20130168739A1 (en) * 2010-10-13 2013-07-04 Sumitomo Electric Industries, Ltd. Semiconductor device and method for producing same
CN103201844A (zh) * 2010-11-08 2013-07-10 住友电气工业株式会社 半导体装置及其制造方法
CN103210496A (zh) * 2010-11-15 2013-07-17 住友电气工业株式会社 半导体器件及其制造方法
JP2013172108A (ja) * 2012-02-22 2013-09-02 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CN104465745A (zh) * 2013-09-24 2015-03-25 瑞萨电子株式会社 制造半导体器件的方法和半导体器件
CN206003772U (zh) * 2016-08-01 2017-03-08 苏州捷芯威半导体有限公司 一种半导体器件
US20170125574A1 (en) * 2011-06-20 2017-05-04 The Regents Of The University Of Calfornia Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
WO2017138505A1 (ja) * 2016-02-12 2017-08-17 パナソニック株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE511826C2 (sv) * 1997-03-26 1999-12-06 Ericsson Telefon Ab L M Dikesisolering
WO2012082840A1 (en) * 2010-12-15 2012-06-21 Efficient Power Conversion Corporation Semiconductor devices with back surface isolation
WO2015175915A1 (en) * 2014-05-15 2015-11-19 The Regents Of The University Of California Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
JP2014003200A (ja) * 2012-06-20 2014-01-09 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔおよび半導体装置
JP6036461B2 (ja) * 2013-03-26 2016-11-30 豊田合成株式会社 半導体装置およびその製造方法
JP2015032744A (ja) * 2013-08-05 2015-02-16 株式会社東芝 半導体装置および半導体装置の製造方法
JP2016058648A (ja) * 2014-09-11 2016-04-21 株式会社東芝 半導体装置
JP2017157589A (ja) * 2016-02-29 2017-09-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6677598B2 (ja) * 2016-07-25 2020-04-08 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102203936A (zh) * 2009-07-30 2011-09-28 住友电气工业株式会社 半导体器件及其制造方法
JP2011165777A (ja) * 2010-02-08 2011-08-25 Advanced Power Device Research Association 窒化ガリウム半導体装置及びその製造方法
US20130168739A1 (en) * 2010-10-13 2013-07-04 Sumitomo Electric Industries, Ltd. Semiconductor device and method for producing same
CN103189993A (zh) * 2010-11-08 2013-07-03 住友电气工业株式会社 半导体器件及其制造方法
CN103201844A (zh) * 2010-11-08 2013-07-10 住友电气工业株式会社 半导体装置及其制造方法
CN103210496A (zh) * 2010-11-15 2013-07-17 住友电气工业株式会社 半导体器件及其制造方法
US20170125574A1 (en) * 2011-06-20 2017-05-04 The Regents Of The University Of Calfornia Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
JP2013021106A (ja) * 2011-07-11 2013-01-31 Toyota Central R&D Labs Inc 半導体装置
CN102969354A (zh) * 2011-09-01 2013-03-13 富士通株式会社 半导体器件
JP2013172108A (ja) * 2012-02-22 2013-09-02 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
CN104465745A (zh) * 2013-09-24 2015-03-25 瑞萨电子株式会社 制造半导体器件的方法和半导体器件
WO2017138505A1 (ja) * 2016-02-12 2017-08-17 パナソニック株式会社 半導体装置
CN206003772U (zh) * 2016-08-01 2017-03-08 苏州捷芯威半导体有限公司 一种半导体器件

Also Published As

Publication number Publication date
WO2019187789A1 (ja) 2019-10-03
JPWO2019187789A1 (ja) 2021-03-25
US11515412B2 (en) 2022-11-29
US20210005742A1 (en) 2021-01-07
JP7195306B2 (ja) 2022-12-23

Similar Documents

Publication Publication Date Title
US10529843B2 (en) Semiconductor device
JP6161910B2 (ja) 半導体装置
US9570438B1 (en) Avalanche-rugged quasi-vertical HEMT
JP7195306B2 (ja) 窒化物半導体装置
JP7157138B2 (ja) 窒化物半導体装置
US20160056145A1 (en) Semiconductor device
US20230215923A1 (en) Nitride semiconductor device
JP7303807B2 (ja) 窒化物半導体装置
US20230387286A1 (en) Nitride semiconductor device
JP5545653B2 (ja) 窒化物系半導体装置
US20220376055A1 (en) Nitride semiconductor device
JP7361723B2 (ja) 窒化物半導体装置
US20230047842A1 (en) Nitride semiconductor device
JP6145985B2 (ja) 電界効果トランジスタ
WO2023127187A1 (ja) 窒化物半導体デバイス
WO2022181100A1 (ja) 窒化物半導体装置
WO2023042617A1 (ja) 半導体装置
WO2023112374A1 (ja) 窒化物半導体デバイス
US20220359669A1 (en) Nitride semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Osaka, Japan

Applicant after: Panasonic Holding Co.,Ltd.

Address before: Osaka, Japan

Applicant before: Matsushita Electric Industrial Co.,Ltd.