WO2019187789A1 - 窒化物半導体装置 - Google Patents

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WO2019187789A1
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nitride semiconductor
layer
opening
electrode
semiconductor device
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PCT/JP2019/005994
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信二 宇治田
柴田　大輔
田村　聡之
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パナソニック株式会社
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Definitions

  • the third opening is provided in an annular shape over the entire circumference, the leakage current flowing through the end face and the two-dimensional electron gas can be further reduced in the outermost peripheral portion of the nitride semiconductor device. it can.
  • the potential of the second nitride semiconductor layer is fixed over the entire circumference, so that the leakage current flowing through the substrate, the drift layer, and the two-dimensional electron gas at the outermost peripheral portion of the nitride semiconductor device is further reduced. Can be small.
  • the potential fixing electrode may be electrically connected to the source electrode through a conductive wiring layer.
  • the nitride semiconductor device further penetrates the second nitride semiconductor layer provided outside the potential fixing electrode in the outermost peripheral portion, and A fourth opening reaching one nitride semiconductor layer may be provided.
  • the fourth opening is provided, it is possible to suppress the leakage current passing through the path from the end surface of the outermost peripheral portion to the two-dimensional electron gas via the second nitride semiconductor layer.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and downward direction (vertically downward) in absolute space recognition, but are based on the stacking order in the stacked structure. Is used as a term defined by the relative positional relationship.
  • the side on which the gate electrode and the source electrode are provided is referred to as “upper” and the side on which the drain electrode is provided is referred to as “lower” with respect to the substrate.
  • the terms “upper” and “lower” are used not only when two components are spaced apart from each other and there is another component between the two components. The present invention is also applied when two components are in close contact with each other and are in contact with each other.
  • the nitride semiconductor device 10 includes a plurality of source electrodes 34 provided side by side in the plane.
  • Each of the plurality of source electrodes 34 has a rectangular shape that is long in a predetermined direction.
  • the plurality of source electrodes 34 are provided side by side in the longitudinal direction and the lateral direction in plan view. In the example shown in FIG. 1, two source electrodes 34 are arranged in the longitudinal direction, and nine source electrodes 34 are arranged in the short direction.
  • the number and shape of the source electrodes 34 are not limited to these.
  • the plurality of source electrodes 34 are each surrounded by the gate electrode 30.
  • the gate electrode 30 is a single plate-like electrode having an opening at a position corresponding to the source electrode 34. In plan view, the gate electrode 30 and the source electrode 34 are provided at a distance and do not overlap.
  • the gate electrode 30 may be a comb-like electrode. Specifically, the extending direction of the comb teeth of the gate electrode 30 is parallel to the longitudinal direction of the source electrode 34.
  • the nitride semiconductor device 10 may include a plurality of gate electrodes 30 provided between the adjacent source electrodes 34.
  • the shapes of the gate electrode 30 and the source electrode 34 are not limited to the example shown in FIG.
  • the plan view shape of the source electrode 34 may be a hexagon.
  • the plurality of source electrodes 34 having a hexagonal shape in plan view may be arranged such that the centers of the plurality of source electrodes 34 are located at the vertices of regular hexagons filled and arranged in plan view.
  • the nitride semiconductor device 10 includes a substrate 12, a drift layer 14, a first underlayer 16, a second underlayer 18, a third underlayer 20, and a gate opening. 22, an electron transit layer 24, an electron supply layer 26, a threshold control layer 28, a gate electrode 30, a source opening 32, a source electrode 34, a drain electrode 36, an outer peripheral opening 38, and a potential fixing.
  • An electrode 40 Further, as shown in FIG. 1, the nitride semiconductor device 10 includes a gate electrode pad 42 and a source electrode pad 44.
  • the substrate 12 is a substrate made of a nitride semiconductor, and has a first main surface 12b and a second main surface 12c facing each other as shown in FIG.
  • the first main surface 12b is a main surface on the side where the drift layer 14 is formed. Specifically, the first main surface 12b substantially coincides with the c surface.
  • the second main surface 12c is a main surface on the side where the drain electrode 36 is formed.
  • the planar view shape of the substrate 12 is, for example, a rectangle, but is not limited thereto.
  • the first underlayer 16 suppresses a leakage current between the source electrode 34 and the drain electrode 36.
  • the drain electrode 36 has a higher potential than the source electrode 34.
  • a depletion layer extends into the drift layer 14. Thereby, the breakdown voltage of the nitride semiconductor device 10 can be increased.
  • the second underlayer 18 is doped with carbon. Specifically, the carbon concentration of the second underlayer 18 is higher than the carbon concentration of the first underlayer 16.
  • the nitride semiconductor device 10 does not include the second underlayer 18, an n-type electron supply layer 26, an electron transit layer 24, and a third layer are provided between the source electrode 34 and the drain electrode 36.
  • the underlayer 20 / p-type first underlayer 16 / n-type drift layer 14 has a laminated structure. This stacked structure is a parasitic bipolar transistor having a parasitic npn structure.
  • the nitride semiconductor device 10 When the nitride semiconductor device 10 is in the off state, if a current flows through the first underlayer 16, the parasitic bipolar transistor is turned on, and the breakdown voltage of the nitride semiconductor device 10 may be reduced. In this case, the nitride semiconductor device 10 is likely to malfunction.
  • the third foundation layer 20 is disposed on the second foundation layer 18.
  • the third underlayer 20 is, for example, a film made of Al 0.2 Ga 0.8 N having a thickness of 20 nm.
  • the third underlayer 20 is provided in contact with the second underlayer 18.
  • the third underlayer 20 is formed on the second underlayer 18 by, for example, crystal growth such as MOVPE.
  • the drift layer 14 to the third underlayer 20 are continuously formed.
  • the third underlayer 20 suppresses diffusion of p-type impurities such as Mg from the first underlayer 16. If Mg diffuses to the channel in the electron transit layer 24, the carrier concentration of the two-dimensional electron gas 46 may decrease and the on-resistance may increase. Note that the degree of diffusion of Mg varies depending on the growth conditions of epitaxial growth. For this reason, when the diffusion of Mg is suppressed, the nitride semiconductor device 10 may not include the third foundation layer 20.
  • the third underlayer 20 may have a function of supplying electrons to a channel formed at the interface between the electron transit layer 24 and the electron supply layer 26.
  • the third underlayer 20 has a band gap larger than that of the electron supply layer 26.
  • the gate opening 22 is formed so that the opening area increases as the distance from the substrate 12 increases.
  • the side wall 22b of the gate opening 22 is inclined obliquely.
  • the cross-sectional shape of the gate opening 22 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid.
  • the outline of the upper end of the gate opening 22 is indicated by a broken line.
  • the contour of the bottom 22a of the gate opening 22 is slightly smaller than the contour shown in FIG.
  • the gate opening 22 is formed on the first main surface 12b of the substrate 12 in order from the drift layer 14 to the third underlayer 20 in order, and then the third portion is exposed so that the drift layer 14 is partially exposed.
  • the base layer 20, the second base layer 18, and the first base layer 16 are formed by etching. At this time, by removing the surface layer portion of the drift layer 14, the bottom 22 a of the gate opening 22 is formed below the interface between the drift layer 14 and the first foundation layer 16.
  • the gate opening 22 is formed in a predetermined shape by, for example, patterning by photolithography and dry etching.
  • the electron transit layer 24 is a first regrowth layer provided above the first underlayer 16 and along the inner surface of the gate opening 22. Specifically, the electron transit layer 24 is formed with a substantially uniform thickness along the upper surface of the third underlayer 20 and the side wall portion 22 b and the bottom portion 22 a of the gate opening 22.
  • the electron transit layer 24 is a film made of undoped GaN having a thickness of 100 nm, for example.
  • the electron transit layer 24 is in contact with the drift layer 14 at the bottom 22 a of the gate opening 22.
  • the electron transit layer 24 is in contact with the end faces of the first underlayer 16, the second underlayer 18, and the third underlayer 20 at the side wall 22 b of the gate opening 22. Furthermore, the electron transit layer 24 is in contact with the upper surface of the third underlayer 20.
  • the electron transit layer 24 is formed by crystal regrowth after the gate opening 22 is formed.
  • the electron transit layer 24 has a channel. Specifically, a two-dimensional electron gas 46 is generated in the vicinity of the interface between the electron transit layer 24 and the electron supply layer 26.
  • the two-dimensional electron gas 46 functions as a channel of the electron transit layer 24.
  • the two-dimensional electron gas 46 is schematically shown by a broken line.
  • the electron transit layer 24 is undoped, but may be n-type by Si doping or the like.
  • An AlN film having a thickness of about 1 nm may be provided as the second regrowth layer between the electron transit layer 24 and the electron supply layer 26.
  • the AlN film can suppress alloy scattering and improve channel mobility.
  • the electron supply layer 26 is a third regrowth layer provided above the first base layer 16 and along the inner surface of the gate opening 22.
  • the electron transit layer 24 and the electron supply layer 26 are provided in this order from the substrate 12 side.
  • the electron supply layer 26 is formed along the upper surface of the electron transit layer 24 and has a substantially uniform thickness.
  • the electron supply layer 26 is, for example, a film made of undoped Al 0.2 Ga 0.8 N having a thickness of 50 nm.
  • the electron supply layer 26 is formed by crystal regrowth following the step of forming the electron transit layer 24.
  • the electron supply layer 26 forms an AlGaN / GaN hetero interface with the electron transit layer 24. As a result, a two-dimensional electron gas 46 is generated in the electron transit layer 24.
  • the electron supply layer 26 supplies electrons to a channel (that is, a two-dimensional electron gas 46) formed in the electron transit layer 24.
  • the third underlayer 20 also has an electron supply function.
  • the electron supply layer 26 and the third underlayer 20 are both made of AlGaN, but the Al composition ratio at this time is not particularly limited.
  • the Al composition ratio of the electron supply layer 26 may be 20%, and the Al composition ratio of the third underlayer 20 may be 25%.
  • the threshold control layer 28 is an example of a second conductivity type third nitride semiconductor layer provided between the gate electrode 30 and the electron supply layer 26.
  • the threshold control layer 28 is provided on the electron supply layer 26 and is in contact with the electron supply layer 26 and the gate electrode 30.
  • the threshold control layer 28 is, for example, a nitride semiconductor layer made of p-type Al 0.2 Ga 0.8 N having a thickness of 100 nm and a carrier concentration of 1 ⁇ 10 17 cm ⁇ 3 .
  • the threshold control layer 28 is formed by forming a film by the MOVPE method and patterning it subsequent to the step of forming the electron supply layer 26.
  • the threshold control layer 28 By providing the threshold control layer 28, the potential at the conduction band edge of the channel portion is raised. For this reason, the threshold voltage of nitride semiconductor device 10 can be increased. Therefore, the nitride semiconductor device 10 can be realized as a normally-off type FET.
  • the gate electrode 30 is provided above the electron transit layer 24 and so as to cover the gate opening 22.
  • the gate electrode 30 has a shape along the upper surface of the threshold control layer 28 and is formed in a substantially uniform thickness in contact with the upper surface of the threshold control layer 28.
  • the source electrode 34 is connected to the first underlayer 16. Specifically, the source electrode 34 is connected to each end face of the electron supply layer 26, the electron transit layer 24, the third underlayer 20, and the second underlayer 18. The source electrode 34 is ohmically connected to the electron transit layer 24 and the electron supply layer 26. As shown in FIG. 2, the source electrode 34 is not in contact with the threshold control layer 28.
  • the source electrode 34 is formed using a conductive material such as metal.
  • a material of the source electrode 34 for example, a material that is ohmically connected to an n-type semiconductor layer, such as Ti / Al, can be used.
  • the source electrode 34 is formed, for example, by patterning a conductive film formed by sputtering or vapor deposition.
  • the source electrode 34 is connected to the first underlayer 16, the potential of the first underlayer 16 can be fixed. Thereby, the operation of nitride semiconductor device 10 can be stabilized.
  • the outer peripheral opening 38 when the substrate 12 is viewed in plan, the outer peripheral opening 38 is provided in an annular shape over the entire outer periphery 48. That is, the outer peripheral opening 38 makes one round along the substantially rectangular peripheral edge 12a without interruption.
  • the potential fixing electrode 40 is formed using a conductive material such as metal.
  • the potential fixing electrode 40 is formed using, for example, palladium (Pd).
  • the material of the potential fixing electrode 40 for example, the same material as the gate electrode 30 such as nickel (Ni) -based material, tungsten silicide (WSi), titanium (Ti), hafnium (Hf), gold (Au) or the like is used. Can be used.
  • the gate electrode pad 42 is electrically connected to the gate electrode 30.
  • the gate electrode pad 42 is provided above the gate electrode 30.
  • the gate electrode pad 42 is provided only in a partial region in the plan view of the nitride semiconductor device 10. Is provided.
  • a power supply for controlling the gate electrode 30 is connected to the gate electrode pad 42.
  • the source electrode pad 44 is an example of a wiring layer that is electrically connected to each of the plurality of source electrodes 34. Further, in the present embodiment, the source electrode pad 44 is electrically connected to the potential fixing electrode 40.
  • the plurality of source electrodes 34 are each formed in a long rectangular island shape. Therefore, the source electrode pad 44 is provided in most of the region excluding the gate electrode pad 42 in the plan view of the nitride semiconductor device 10 so as to cover each of the plurality of source electrodes 34. For example, the source electrode pad 44 is formed so as to surround the gate electrode pad 42.
  • the potential of the first underlayer 16 in the outermost peripheral portion 48 is in a floating state. For this reason, the potential lifting effect by the first underlayer 16 is reduced. If the potential is not sufficiently lifted, carriers between the first base layer 16 and the gate electrode 30 cannot be depleted in the outermost peripheral portion 48. Leakage current flows between the drain and gate when the carrier is off due to the remaining carriers.
  • FIG. 6 is a diagram showing a planar view shape of the electrode pad of the nitride semiconductor device 110 according to this modification. As shown in FIG. 6, nitride semiconductor device 110 is different from nitride semiconductor device 10 according to the first embodiment in that source electrode pad 144 and potential fixing electrode pad 145 are provided instead of source electrode pad 44. To do.
  • the source electrode pad 244 and the potential fixed electrode pad 245 are different in plan view shape from the source electrode pad 144 and the potential fixed electrode pad 145 according to the first modification. Specifically, the potential fixing electrode pad 245 is provided so as to surround the source electrode pad 244.
  • the contact hole 254 provided in the potential fixing electrode pad 245 is also provided in an annular shape over the entire outer periphery 48. In plan view, the contact hole 254 goes around the rectangular annular potential fixing electrode 40 without interruption.
  • FIG. 9 is a plan view showing a planar layout of the nitride semiconductor device 410 according to this modification.
  • the first underlayer 16 is not divided into the gate opening 422 in the outermost peripheral portion 48, and the source electrode 34 on the inner side of the outermost peripheral portion 48. It is connected to the. For this reason, ideally, in the first underlayer 16, the portion located at the outermost peripheral portion 48 and the portion immediately below the source electrode 34 have the same potential.
  • the mesa separation opening 556 is formed in the outermost peripheral portion 48 through the first base layer 16 provided outside the potential fixing electrode 40 and reaches the drift layer 14. It is an example of an opening part.
  • the mesa separation opening 556 is formed by etching only the vicinity of the peripheral edge 12a after the outer peripheral opening 38 is formed.
  • the mesa separation opening 556 may be formed before the outer peripheral opening 38 is formed.
  • the mesa separation opening 556 is formed so as to cut off the peripheral edge 12a side of the bottom 38a of the outer periphery opening 38. That is, in the cross-sectional view, the mesa separation opening 556 is provided only on the center side of the substrate 12, and the side wall portion is not provided on the peripheral edge 12 a side of the substrate 12.
  • the nitride semiconductor device 10 reaches the gate electrode 30 through the first underlayer 16 and the two-dimensional electron gas 46 from the outer peripheral end face. Leakage current can be suppressed.
  • FIG. 12 is a cross-sectional view of nitride semiconductor device 610 according to a modification of the present embodiment.
  • the high resistance region 658 is formed by, for example, an ion implantation method after the mesa isolation opening 556 is formed. Specifically, the high resistance region 658 is formed by implanting ions such as magnesium (Mg), iron (Fe), or boron (B) into the surface layer portion of the n ⁇ -type GaN layer constituting the drift layer 14. It is formed. Note that the types of ions to be implanted are not limited to these.
  • the leakage current from the peripheral edge 12 a of the substrate 12 to the gate electrode 30 through the surface layer portion of the drift layer 14 and the two-dimensional electron gas 46 is further suppressed. be able to.
  • the leakage current can be further suppressed.
  • the present invention is not limited thereto.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the outer peripheral opening 38 may not be provided over the entire circumference of the substrate 12.
  • the outer peripheral opening 38 may be provided separately only in the region where the potential fixing electrode 40 is provided.
  • the present disclosure can be used as a nitride semiconductor device in which leakage current is suppressed, and can be used for, for example, a power transistor used in a power supply circuit of a consumer device such as a television.
  • Nitride semiconductor device 12 Substrate 12a, 28a Perimeter 12b First main surface 12c Second main surface 14 Drift layer 16 First underlayer 18 Second underlayer 20 Third base layer 22, 422 Gate opening 22 a, 32 a, 38 a Bottom 22 b, 32 b, 38 b Side wall 24 Electron traveling layer 26 Electron supply layer 28 Threshold control layer 30 Gate electrode 32 Source opening 34 Source electrode 36 Drain electrode 38 Peripheral opening 40, 340 Potential fixed electrode 42 Gate electrode pad 44, 144, 244 Source electrode pad 46 Two-dimensional electron gas 48 Outermost periphery 50 Interlayer insulating layers 52, 54, 154, 254 Contact hole 145, 245 Potential fixed electrode Pad 556 Mesa isolation opening 658 High resistance region

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Abstract

窒化物半導体装置（１０）は、順に設けられた基板（１２）、ドリフト層（１４）、第１の下地層（１６）と、ドリフト層（１４）にまで達するゲート開口部（２２）と、ゲート開口部（２２）の内面に沿って設けられた電子走行層（２４）及び電子供給層（２６）と、ゲート開口部（２２）を覆うように設けられたゲート電極（３０）と、第１の下地層（１６）にまで達するソース開口部（３２）と、ソース開口部（３２）に設けられ、第１の下地層（１６）と接続されたソース電極（３４）と、基板（１２）の裏面側に設けられたドレイン電極（３６）と、基板（１２）の最外周部（４８）において、電子供給層（２６）及び電子走行層（２４）を貫通し、第１の下地層（１６）にまで達する外周開口部（３８）と、外周開口部（３８）に設けられ、第１の下地層（１６）と接続され、電子走行層（２４）及び電子供給層（２６）に接触しない電位固定電極（４０）とを備える。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　ＧａＮ（窒化ガリウム）などの窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓ（ヒ化ガリウム）半導体又はＳｉ（シリコン）半導体などに比べて大きいという特長を有している。このため、高出力化、かつ、高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が行われている。
　例えば、特許文献１には、ＧａＮ系積層体に形成された半導体装置が開示されている。特許文献１に記載の半導体装置は、ＧａＮ系積層体に設けられた開口部を覆うように位置する再成長層と、再成長層に沿って再成長層上に位置するゲート電極とを備える縦型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。再成長層に発生する二次元電子ガス（２ＤＥＧ：２－Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）によってチャネルが形成され、移動度が高く、オン抵抗が低いＦＥＴが実現されている。
国際公開第２０１７／１３８５０５号
　縦型の電界効果トランジスタでは、特にデバイスの外周部において、ドレイン－ゲート間に流れるリーク電流が問題となる。
　そこで、本開示は、リーク電流が抑制された窒化物半導体装置を提供する。
　上記課題を解決するため、本開示の一態様に係る窒化物半導体装置は、互いに背向する第１の主面及び第２の主面を有する基板と、前記第１の主面の上方に設けられた、第１の導電型を有する第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた、前記第１の導電型とは異なる第２の導電型を有する第２の窒化物半導体層と、前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の窒化物半導体層の上方に、及び、前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記電子供給層の上方で、かつ、前記第１の開口部を覆うように設けられたゲート電極と、前記ゲート電極から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第２の開口部と、前記第２の開口部に設けられ、前記第２の窒化物半導体層と接続されたソース電極と、前記第２の主面側に設けられたドレイン電極と、前記基板の平面視における最外周部において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第３の開口部と、前記第３の開口部に設けられ、前記第２の窒化物半導体層と接続され、かつ、前記電子走行層及び前記電子供給層に接触しない電位固定電極とを備える。
　本開示によれば、リーク電流が抑制された窒化物半導体装置を提供することができる。
図１は、実施の形態１に係る窒化物半導体装置の平面レイアウトを示す平面図である。 図２は、実施の形態１に係る窒化物半導体装置の断面図である。 図３は、実施の形態１に係る窒化物半導体装置の電極パッドの平面視形状を示す平面図である。 図４は、実施の形態１に係る窒化物半導体装置の電極パッドを含む断面図である。 図５は、実施の形態１に係る窒化物半導体装置のオフリーク特性を示す図である。 図６は、実施の形態１の変形例１に係る窒化物半導体装置の電極パッドの平面視形状を示す平面図である。 図７は、実施の形態１の変形例２に係る窒化物半導体装置の電極パッドの平面視形状を示す平面図である。 図８は、実施の形態１の変形例３に係る窒化物半導体装置の平面レイアウトを示す平面図である。 図９は、実施の形態１の変形例４に係る窒化物半導体装置の平面レイアウトを示す平面図である。 図１０は、実施の形態１の変形例４に係る窒化物半導体装置の断面図である。 図１１は、実施の形態２に係る窒化物半導体装置の断面図である。 図１２は、実施の形態２の変形例に係る窒化物半導体装置の断面図である。
　（本開示の基礎となった知見）
　縦型の電界効果トランジスタでは、ドレイン電極と、ゲート電極及びソース電極とが基板を挟んで離れているので、ドレイン－ゲート間、及び、ドレイン－ソース間の各々のリーク電流は低くなりやすい。しかしながら、基板の最外周部では、電界集中が発生し、リーク電流が発生しやすい。具体的には、基板の最外周部においても、再成長層内に二次元電子ガスが存在しているので、電界効果トランジスタの最外周部の端面及び二次元電子ガスを介して、ドレイン－ゲート間のリーク電流が発生しやすい。
　また、縦型の電界効果トランジスタでは、ドリフト層との間でｐｎ接合を形成するための下地層が設けられている。例えば、ドリフト層がｎ型の窒化物半導体を用いて形成されている場合に、下地層はｐ型の窒化物半導体を用いて形成されている。ソース電極は、下地層に接触するように設けられており、ソース－ドレイン間に印加される電圧によって、下地層とドリフト層との界面に空乏層を形成することで、電界効果トランジスタの高耐圧化を実現することができる。
　このとき、基板の最外周部では、ソース電極が形成されていないので、下地層の電位は、フローティング状態になる。下地層の電位がフローティング状態になることで、下地層によるチャネルのポテンシャルの持ち上げが不十分となり、ドレイン電極からドリフト層及び二次元電子ガスを介してゲート電極に至るリーク電流が発生する。
　以上のように、縦型の電界効果トランジスタでは、平面視における最外周部において、ドレイン－ゲート間にリーク電流が発生するという問題がある。
　そこで、上記課題を解決するために、本開示の一態様に係る窒化物半導体装置は、互いに背向する第１の主面及び第２の主面を有する基板と、前記第１の主面の上方に設けられた、第１の導電型を有する第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた、前記第１の導電型とは異なる第２の導電型を有する第２の窒化物半導体層と、前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の窒化物半導体層の上方に、及び、前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、前記電子供給層の上方で、かつ、前記第１の開口部を覆うように設けられたゲート電極と、前記ゲート電極から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第２の開口部と、前記第２の開口部に設けられ、前記第２の窒化物半導体層と接続されたソース電極と、前記第２の主面側に設けられたドレイン電極と、前記基板の平面視における最外周部において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第３の開口部と、前記第３の開口部に設けられ、前記第２の窒化物半導体層と接続され、かつ、前記電子走行層及び前記電子供給層に接触しない電位固定電極とを備える。
　これにより、最外周部に第３の開口部が設けられているので、最外周部の端面及び二次元電子ガスを介して流れるリーク電流を抑制することができる。さらに、ソース電極に接続された第２の窒化物半導体層のうち、基板の平面視における最外周部に位置する部分の電位が固定されるので、最外周部において基板、ドリフト層及び二次元電子ガスを介して流れるリーク電流を抑制することができる。このように、本態様によれば、リーク電流が抑制された窒化物半導体装置を実現することができる。
　また、例えば、前記基板を平面視した場合に、前記第３の開口部は、前記最外周部の全周に亘って環状に設けられていてもよい。
　これにより、第３の開口部が全周に亘って環状に設けられているので、窒化物半導体装置の最外周部において、端面及び二次元電子ガスを介して流れるリーク電流をより小さくすることができる。
　また、例えば、前記基板を平面視した場合に、前記電位固定電極は、前記最外周部の全周に亘って環状に設けられていてもよい。
　これにより、第２の窒化物半導体層の電位が全周に亘って固定されるので、窒化物半導体装置の最外周部において、基板、ドリフト層及び二次元電子ガスを介して流れるリーク電流をより小さくすることができる。
　また、例えば、前記基板の平面視形状は、矩形であり、前記基板を平面視した場合に、前記電位固定電極は、前記基板の辺毎に、島状に設けられていてもよい。
　これにより、平面視において、窒化物半導体装置の四隅に電界集中が発生するのを抑制することができる。電界集中の発生が抑制されることで、窒化物半導体装置の耐圧の向上及びリーク電流の低減を実現することができる。
　また、例えば、前記電位固定電極は、導電性の配線層を介して前記ソース電極と電気的に接続されてもよい。
　これにより、電位固定電極に所定の電位を与えるための電極パッドを別途設ける必要がなく、一般的なＦＥＴと同様の三端子デバイスとして実現される。
　また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記最外周部において、前記電位固定電極より外側に設けられた、前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第４の開口部を備えてもよい。
　これにより、第４の開口部が設けられているので、最外周部の端面から第２の窒化物半導体層を介して二次元電子ガスに至る経路を通るリーク電流を抑制することができる。
　また、例えば、本開示の一態様に係る窒化物半導体装置は、さらに、前記第４の開口部の底面に設けられた、前記第１の窒化物半導体層よりも抵抗が高い高抵抗領域を有してもよい。
　これにより、高抵抗領域が設けられていることで、最外周部の端面から第１の窒化物半導体層の表層部を介して二次元電子ガスに至る経路を通るリーク電流を抑制することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、長方形又は円形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語として用いる。本明細書では、基板を基準としてゲート電極及びソース電極などが設けられた側を「上方」、ドレイン電極が設けられた側を「下方」としている。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、ＡｌＧａＮとは、三元混晶ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）のことを表す。以下、多元混晶は、それぞれの構成元素の配列、例えば、ＡｌＩｎＮ、ＧａＩｎＮなどのように略記される。例えば、窒化物半導体の１つであるＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＝１）は、ＡｌＧａＩｎＮと略記される。
　（実施の形態１）
　［構成］
　まず、実施の形態１に係る窒化物半導体装置の構成について、図１及び図２を用いて説明する。
　図１は、本実施の形態に係る窒化物半導体装置１０の平面レイアウトを示す平面図である。図２は、本実施の形態に係る窒化物半導体装置１０の断面図である。
　ここで、図２は、図１のＩＩ－ＩＩ線における本実施の形態に係る窒化物半導体装置１０の断面を示している。具体的には、図２は、平面視における窒化物半導体装置１０の最外周部４８を含む範囲を示している。
　最外周部４８は、例えば、図２に示すように、基板１２の最外周の周縁１２ａと、周縁１２ａに最も近い閾値制御層２８の周縁２８ａとの間の、平面視における領域である。図１と図２とを比較して分かるように、最外周部４８は、基板１２の周縁１２ａに沿った環状の領域である。
　なお、閾値制御層２８が設けられていない場合、最外周部４８は、基板１２の最外周の周縁１２ａと、周縁１２ａに最も近いゲート電極３０の周縁との間の、平面視における領域であってもよい。
　図１に示すように、窒化物半導体装置１０は、面内に並んで設けられた複数のソース電極３４を備える。複数のソース電極３４の平面視形状はそれぞれ、所定方向に長尺の長方形である。複数のソース電極３４は、平面視において、長手方向及び短手方向の各々に並んで設けられている。図１に示す例では、長手方向に２個のソース電極３４が並んでおり、かつ、短手方向に９個のソース電極３４が並んでいる。なお、ソース電極３４の個数及び形状は、これらに限定されない。
　図１に示すように、複数のソース電極３４はそれぞれ、ゲート電極３０に囲まれている。ゲート電極３０は、ソース電極３４に対応する位置に開口が設けられた一枚の板状の電極である。平面視において、ゲート電極３０とソース電極３４とは、距離を空けて設けられており、重複していない。
　なお、ゲート電極３０は、櫛歯状の電極であってもよい。具体的には、ゲート電極３０の櫛歯の延びる方向は、ソース電極３４の長手方向に平行である。また、窒化物半導体装置１０は、隣り合うソース電極３４間に設けられたゲート電極３０を複数備えてもよい。
　なお、ゲート電極３０及びソース電極３４の形状は、図１に示す例に限らない。例えば、ソース電極３４の平面視形状は六角形であってもよい。平面視形状が六角形の複数のソース電極３４は、平面視において充填配置された正六角形の頂点に複数のソース電極３４の各々の中心が位置するように配置されていてもよい。
　本実施の形態では、窒化物半導体装置１０は、ＧａＮ及びＡｌＧａＮなどの窒化物半導体を主成分とする半導体層の積層構造を有するデバイスである。具体的には、窒化物半導体装置１０は、ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造を有する。
　ＡｌＧａＮ膜とＧａＮ膜とのヘテロ構造において、（０００１）面上での自発分極又はピエゾ分極によって、ヘテロ界面には高濃度の二次元電子ガス（２ＤＥＧ）４６が発生する。このため、アンドープ状態であっても、当該界面には、１×１０１３ｃｍ－２以上のシートキャリア濃度が得られる特徴を有する。
　本実施の形態に係る窒化物半導体装置１０は、ＡｌＧａＮ／ＧａＮのヘテロ界面に発生する二次元電子ガス４６をチャネルとして利用した電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体装置１０は、いわゆる縦型ＦＥＴである。
　図２に示すように、窒化物半導体装置１０は、基板１２と、ドリフト層１４と、第１の下地層１６と、第２の下地層１８と、第３の下地層２０と、ゲート開口部２２と、電子走行層２４と、電子供給層２６と、閾値制御層２８と、ゲート電極３０と、ソース開口部３２と、ソース電極３４と、ドレイン電極３６と、外周開口部３８と、電位固定電極４０とを備える。さらに、図１に示すように、窒化物半導体装置１０は、ゲート電極パッド４２と、ソース電極パッド４４とを備える。
　基板１２は、窒化物半導体からなる基板であり、図２に示すように、互いに背向する第１の主面１２ｂ及び第２の主面１２ｃを有する。第１の主面１２ｂは、ドリフト層１４が形成される側の主面である。具体的には、第１の主面１２ｂは、ｃ面に略一致する。第２の主面１２ｃは、ドレイン電極３６が形成される側の主面である。図１に示すように、基板１２の平面視形状は、例えば矩形であるが、これに限らない。
　基板１２は、例えば、厚さが３００μｍであり、キャリア濃度が１×１０１８ｃｍ－３であるｎ＋型のＧａＮからなる基板である。なお、ｎ型及びｐ型は、半導体の導電型を示している。本実施の形態では、ｎ型は、窒化物半導体の第１の導電型の一例である。ｐ型は、第１の導電型とは極性が異なる第２の導電型の一例である。ｎ＋型は、半導体にｎ型のドーパントが過剰に添加された状態、いわゆるヘビードープを表している。また、ｎ－型とは、半導体にｎ型のドーパントが過少に添加された状態、いわゆるライトドープを表している。ｐ＋型及びｐ－型についても同様である。
　ドリフト層１４は、基板１２の第１の主面１２ｂの上方に設けられた、第１の導電型を有する第１の窒化物半導体層の一例である。ドリフト層１４は、例えば、厚さが８μｍであり、キャリア濃度が１×１０１６ｃｍ－３であるｎ－型のＧａＮからなる膜である。ドリフト層１４は、例えば、基板１２の第１の主面１２ｂに接触して設けられている。ドリフト層１４は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ）法などの結晶成長により、基板１２の第１の主面１２ｂ上に形成される。
　第１の下地層１６は、ドリフト層１４の上方に設けられた、第１の導電型とは異なる第２の導電型を有する第２の窒化物半導体層の一例である。第１の下地層１６は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＧａＮからなる膜である。第１の下地層１６は、ドリフト層１４の上面に接触して設けられている。第１の下地層１６は、例えば、ＭＯＶＰＥ法などの結晶成長により、ドリフト層１４上に形成される。
　第１の下地層１６は、ソース電極３４とドレイン電極３６との間のリーク電流を抑制する。例えば、第１の下地層１６とドリフト層１４とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極３４よりもドレイン電極３６が高電位となった場合に、ドリフト層１４に空乏層が延びる。これにより、窒化物半導体装置１０の高耐圧化が可能である。
　第２の下地層１８は、第１の下地層１６上に配置されている。第２の下地層１８は、絶縁性又は半絶縁性の窒化物半導体により形成されている。第２の下地層１８は、例えば、厚さが２００ｎｍであるアンドープＧａＮからなる膜である。第２の下地層１８は、第１の下地層１６に接触して設けられている。第２の下地層１８は、例えば、ＭＯＶＰＥ法などの結晶成長により、第１の下地層１６上に形成される。
　なお、ここで“アンドープ”とは、ＧａＮの極性をｎ型又はｐ型に変化させるシリコン（Ｓｉ）又はマグネシウム（Ｍｇ）などのドーパントがドープされていないことを意味する。本実施の形態では、第２の下地層１８には、炭素がドープされている。具体的には、第２の下地層１８の炭素濃度は、第１の下地層１６の炭素濃度より高い。
　また、第２の下地層１８には、成膜時に混入する珪素（Ｓｉ）又は酸素（Ｏ）が含まれる場合がある。この場合に、第２の下地層１８の炭素濃度は、珪素濃度又は酸素濃度より高い。例えば、第２の下地層１８の炭素濃度は、例えば３×１０１７ｃｍ－３以上であるが、１×１０１８ｃｍ－３以上でもよい。第２の下地層１８の珪素濃度又は酸素濃度は、例えば、５×１０１６ｃｍ－３以下であるが、２×１０１６ｃｍ－３以下でもよい。
　ここで、仮に、窒化物半導体装置１０が第２の下地層１８を備えない場合、ソース電極３４とドレイン電極３６との間には、ｎ型の電子供給層２６、電子走行層２４及び第３の下地層２０／ｐ型の第１の下地層１６／ｎ型のドリフト層１４という積層構造を有する。この積層構造は、寄生ｎｐｎ構造からなる寄生バイポーラトランジスタとなっている。
　窒化物半導体装置１０がオフ状態である場合、第１の下地層１６に電流が流れると、この寄生バイポーラトランジスタがオンしてしまい、窒化物半導体装置１０の耐圧を低下させる場合がある。この場合、窒化物半導体装置１０の誤動作が生じやすい。
　第２の下地層１８は、この寄生ｎｐｎ構造が形成されることを抑制する。このため、寄生ｎｐｎ構造が形成されることによる、窒化物半導体装置１０の誤動作を低減することができる。
　第３の下地層２０は、第２の下地層１８上に配置されている。第３の下地層２０は、例えば、厚さが２０ｎｍのＡｌ０．２Ｇａ０．８Ｎからなる膜である。第３の下地層２０は、第２の下地層１８に接触して設けられている。第３の下地層２０は、例えば、ＭＯＶＰＥ法などの結晶成長により、第２の下地層１８上に形成される。なお、ドリフト層１４から第３の下地層２０までは連続して成膜される。
　第３の下地層２０は、第１の下地層１６からのＭｇなどのｐ型不純物の拡散を抑制する。仮にＭｇが電子走行層２４中のチャネルにまで拡散した場合、二次元電子ガス４６のキャリア濃度が低下してオン抵抗が増加する恐れがある。なお、Ｍｇの拡散の程度は、エピタキシャル成長の成長条件などによっても異なる。このため、Ｍｇの拡散が抑制されている場合には、窒化物半導体装置１０は、第３の下地層２０を備えなくてもよい。
　また、第３の下地層２０は、電子走行層２４と電子供給層２６との界面に形成されるチャネルへの電子の供給機能を有してもよい。第３の下地層２０は、例えば、電子供給層２６よりもバンドギャップが大きい。
　ゲート開口部２２は、第１の下地層１６を貫通し、ドリフト層１４にまで達する第１の開口部の一例である。具体的には、ゲート開口部２２は、第３の下地層２０の上面から、第３の下地層２０、第２の下地層１８及び第１の下地層１６をこの順で貫通し、ドリフト層１４まで達している。ゲート開口部２２の底部２２ａは、ドリフト層１４の上面である。本実施の形態では、図２に示すように、ゲート開口部２２の底部２２ａは、ドリフト層１４と第１の下地層１６との界面よりも下側に位置している。
　本実施の形態では、ゲート開口部２２は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ゲート開口部２２の側壁部２２ｂは、斜めに傾斜している。例えば、ゲート開口部２２の断面形状は、逆台形、より具体的には、逆等脚台形である。なお、図１では、ゲート開口部２２の上端の輪郭を破線で示している。ゲート開口部２２の底部２２ａの輪郭は、図１に示す輪郭よりも一回り小さくなる。
　ゲート開口部２２は、基板１２の第１の主面１２ｂ上に、ドリフト層１４から第３の下地層２０までを順に形成した後、部分的にドリフト層１４を露出させるように、第３の下地層２０、第２の下地層１８及び第１の下地層１６をエッチングすることにより形成される。このとき、ドリフト層１４の表層部分も除去することで、ゲート開口部２２の底部２２ａがドリフト層１４と第１の下地層１６との界面よりも下方に形成される。ゲート開口部２２は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
　電子走行層２４は、第１の下地層１６の上方に、及び、ゲート開口部２２の内面に沿って設けられた第１の再成長層である。具体的には、電子走行層２４は、第３の下地層２０の上面と、ゲート開口部２２の側壁部２２ｂ及び底部２２ａとに沿って略均一な厚さで形成されている。電子走行層２４は、例えば、厚さが１００ｎｍであるアンドープＧａＮからなる膜である。
　電子走行層２４は、ゲート開口部２２の底部２２ａにおいてドリフト層１４に接触している。電子走行層２４は、ゲート開口部２２の側壁部２２ｂにおいて、第１の下地層１６、第２の下地層１８及び第３の下地層２０の各々の端面に接触している。さらに、電子走行層２４は、第３の下地層２０の上面に接触している。電子走行層２４は、ゲート開口部２２を形成した後に、結晶の再成長により形成される。
　電子走行層２４は、チャネルを有する。具体的には、電子走行層２４と電子供給層２６との界面の近傍には、二次元電子ガス４６が発生する。二次元電子ガス４６が電子走行層２４のチャネルとして機能する。図２では、二次元電子ガス４６を模式的に破線で図示している。電子走行層２４は、アンドープであるが、Ｓｉドープなどにより、ｎ型化してもよい。
　電子走行層２４と電子供給層２６との間に、厚さが１ｎｍ程度のＡｌＮ膜が第２の再成長層として設けられていても構わない。ＡｌＮ膜は、合金散乱を抑制し、チャネルの移動度を向上させることができる。
　電子供給層２６は、第１の下地層１６の上方に、及び、ゲート開口部２２の内面に沿って設けられた第３の再成長層である。なお、電子走行層２４と電子供給層２６とは、基板１２側からこの順で設けられている。電子供給層２６は、電子走行層２４の上面に沿った形状で略均一な厚さで形成されている。電子供給層２６は、例えば、厚さが５０ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎからなる膜である。電子供給層２６は、電子走行層２４の形成工程に続いて、結晶の再成長により形成される。
　電子供給層２６は、電子走行層２４との間でＡｌＧａＮ／ＧａＮのヘテロ界面を形成している。これにより、電子走行層２４内に二次元電子ガス４６が発生する。
　電子供給層２６は、電子走行層２４に形成されるチャネル（すなわち、二次元電子ガス４６）への電子の供給を行う。なお、上述したように、本実施の形態では、第３の下地層２０も電子の供給機能を有している。電子供給層２６及び第３の下地層２０はいずれも、ＡｌＧａＮから形成されているが、このときのＡｌ組成比は特に限定されない。例えば、電子供給層２６のＡｌ組成比は２０％であってもよく、第３の下地層２０のＡｌ組成比は２５％であってもよい。
　閾値制御層２８は、ゲート電極３０と電子供給層２６との間に設けられた、第２の導電型の第３の窒化物半導体層の一例である。閾値制御層２８は、電子供給層２６上に設けられ、電子供給層２６とゲート電極３０とに接触している。
　本実施の形態では、基板１２を平面視した場合に、閾値制御層２８の端部は、ゲート電極３０の端部よりもソース電極３４に近い位置に位置している。閾値制御層２８とソース電極３４とは離間しており、接触していない。このため、図１に示すように、平面視において、閾値制御層２８は、ゲート電極３０の端部から、ソース電極３４を囲む環状の部分のみが露出して現れる。
　閾値制御層２８は、例えば、厚さが１００ｎｍであり、キャリア濃度が１×１０１７ｃｍ－３であるｐ型のＡｌ０．２Ｇａ０．８Ｎからなる窒化物半導体層である。閾値制御層２８は、電子供給層２６の形成工程から引き続いてＭＯＶＰＥ法によって成膜され、パターニングされることで形成される。
　閾値制御層２８が設けられていることによって、チャネル部分の伝導帯端のポテンシャルが持ち上げられる。このため、窒化物半導体装置１０の閾値電圧を大きくすることができる。したがって、窒化物半導体装置１０をノーマリオフ型のＦＥＴとして実現することができる。
　ゲート電極３０は、電子走行層２４の上方で、かつ、ゲート開口部２２を覆うように設けられている。本実施の形態では、ゲート電極３０は、閾値制御層２８の上面に沿った形状で、閾値制御層２８の上面に接触して略均一な厚さで形成されている。
　ゲート電極３０は、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極３０は、パラジウム（Ｐｄ）を用いて形成されている。なお、ゲート電極３０の材料としては、ｎ型の半導体に対してショットキー接続される材料を用いることができ、例えば、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極３０は、ゲート開口部２２を形成した後、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　本実施の形態では、図１に示すように、平面視において、ゲート電極３０の端部は、ゲート開口部２２の端部よりもソース電極３４に近い位置に位置している。具体的には、平面視において、ゲート電極３０の内側に、ゲート開口部２２が設けられている。
　ソース開口部３２は、ゲート電極３０から離れた位置において、電子供給層２６及び電子走行層２４を貫通し、第１の下地層１６にまで達する第２の開口部の一例である。具体的には、ソース開口部３２は、電子供給層２６、電子走行層２４、第３の下地層２０及び第２の下地層１８をこの順で貫通し、第１の下地層１６まで達している。本実施の形態では、図２に示すように、ソース開口部３２の底部３２ａは、第１の下地層１６の上面である。底部３２ａは、第１の下地層１６と第２の下地層１８との界面よりも下側に位置している。ソース開口部３２は、平面視において、ゲート開口部２２から離れた位置に配置されている。
　図２に示すように、ソース開口部３２は、基板１２から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、ソース開口部３２の側壁部３２ｂは、斜めに傾斜している。例えば、ソース開口部３２の断面形状は、逆台形、より具体的には、逆等脚台形である。なお、ソース開口部３２の断面形状は、略矩形であってもよい。
　ソース開口部３２は、例えば、ゲート電極３０の形成工程に続いて、ゲート開口部２２とは異なる領域において第１の下地層１６を露出させるように、電子供給層２６、電子走行層２４、第３の下地層２０及び第２の下地層１８をエッチングすることにより形成される。このとき、第１の下地層１６の表層部分も除去することにより、ソース開口部３２の底部３２ａが第１の下地層１６と第２の下地層１８との界面よりも下方に形成される。ソース開口部３２は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
　ソース電極３４は、ソース開口部３２に設けられている。具体的には、ソース電極３４は、ソース開口部３２の内面に沿って設けられている。
　ソース電極３４は、第１の下地層１６に接続されている。ソース電極３４は、具体的には、電子供給層２６、電子走行層２４、第３の下地層２０及び第２の下地層１８の各々の端面に接続されている。ソース電極３４は、電子走行層２４及び電子供給層２６に対してオーミック接続されている。図２に示すように、ソース電極３４は、閾値制御層２８には接触していない。
　ソース電極３４は、金属などの導電性の材料を用いて形成されている。ソース電極３４の材料としては、例えば、Ｔｉ／Ａｌなど、ｎ型の半導体層に対してオーミック接続される材料を用いることができる。ソース電極３４は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　ソース電極３４が第１の下地層１６に接続されていることで、第１の下地層１６の電位を固定することができる。これにより、窒化物半導体装置１０の動作を安定させることができる。
　また、Ａｌは、ｐ型の窒化物半導体からなる第１の下地層１６に対してショットキー接続される。このため、ソース電極３４の下層部分には、ｐ型の窒化物半導体に対して低コンタクト抵抗となるＰｄ又はＮｉなどの仕事関数の大きい金属材料を設けてもよい。これにより、第１の下地層１６の電位をより安定させることができる。
　ドレイン電極３６は、基板１２の第２の主面１２ｃ側に設けられている。具体的には、ドレイン電極３６は、第２の主面１２ｃに接触して設けられている。ドレイン電極３６は、金属などの導電性の材料を用いて形成されている。ドレイン電極３６の材料としては、ソース電極３４の材料と同様に、例えばＴｉ／Ａｌなど、ｎ型の半導体層に対してオーミック接続される材料を用いることができる。ドレイン電極３６は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
　外周開口部３８は、基板１２の平面視における最外周部４８において、電子供給層２６及び電子走行層２４を貫通し、第１の下地層１６にまで達する第３の開口部の一例である。具体的には、外周開口部３８は、電子供給層２６、電子走行層２４、第３の下地層２０及び第２の下地層１８をこの順で貫通し、第１の下地層１６まで達している。本実施の形態では、外周開口部３８の底部３８ａは、第１の下地層１６の上面である。底部３８ａは、第１の下地層１６と第２の下地層１８との界面よりも下側に位置している。
　外周開口部３８は、例えば、ソース開口部３２と同じ工程で形成される。このため、底部３８ａは、ソース開口部３２の底部３２ａと同じ高さになる。なお、外周開口部３８は、ソース開口部３２とは異なる工程で形成されてもよい。
　本実施の形態では、基板１２を平面視した場合に、外周開口部３８は、最外周部４８の全周に亘って環状に設けられている。つまり、外周開口部３８は、略矩形の周縁１２ａに沿って途切れることなく一周している。
　また、図２に示すように、外周開口部３８は、電子供給層２６、電子走行層２４、第３の下地層２０及び第２の下地層１８、並びに、第１の下地層１６の表層部分を周縁から切り落とすように形成されている。つまり、断面視において、外周開口部３８は、側壁部３８ｂが基板１２の周縁１２ａ側には設けられておらず、基板１２の中央側にのみ設けられている。あるいは、外周開口部３８の側壁部３８ｂは、周縁１２ａ側にも設けられていてもよい。
　電位固定電極４０は、外周開口部３８に設けられ、第１の下地層１６と接続され、かつ、電子走行層２４及び電子供給層２６に接触しない電極である。図２に示すように、電位固定電極４０は、外周開口部３８の底部３８ａ上に設けられている。例えば、電位固定電極４０は、外周開口部３８の側壁部３８ｂから離れて設けられている。なお、電位固定電極４０は、第２の下地層１８には接触していてもよい。
　本実施の形態では、図１に示すように、基板１２を平面視した場合に、電位固定電極４０は、最外周部４８の全周に亘って環状に設けられている。つまり、電位固定電極４０は、略矩形の周縁１２ａに沿って途切れることなく一周している。なお、電位固定電極４０は、ガードリング電極とも称される。平面視において、電位固定電極４０は、四隅の各々で滑らかに湾曲している。これにより、四隅での電界集中を抑制することができる。なお、電位固定電極４０は、四隅の各々で直角に曲がっていてもよい。
　電位固定電極４０は、金属などの導電性の材料を用いて形成されている。電位固定電極４０は、例えば、パラジウム（Ｐｄ）を用いて形成されている。なお、電位固定電極４０の材料としては、例えば、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、金（Ａｕ）などの、ゲート電極３０と同じ材料を用いることができる。
　電位固定電極４０は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。このとき、ゲート電極３０を形成する前に外周開口部３８を形成しておくことで、ゲート電極３０と電位固定電極４０とを同じ工程で同じ材料を用いて形成することができる。
　電位固定電極４０は、例えば、ソース電極３４と同じ材料でも構わない。電位固定電極４０がソース電極３４と同じ材料を用いて形成される場合、外周開口部３８は、ソース開口部３２と同じ工程で形成することができる。さらに、電位固定電極４０は、ソース電極３４と同じ工程で形成することができる。このため、プロセス工程の増加を抑制することができる。
　本実施の形態では、電位固定電極４０は、導電性の配線層を介してソース電極３４と電気的に接続されている。すなわち、電位固定電極４０は、ソース電極３４と同じ電位に固定されている。具体的には、電位固定電極４０には、ソース電極パッド４４が接続されている。
　図３は、本実施の形態に係る窒化物半導体装置１０の電極パッドの平面視形状を示す平面図である。なお、図３では、ソース電極３４及び電位固定電極４０の平面視における輪郭形状を破線で示している。ゲート電極３０などの他の構成については図示を省略している。これは、後述する図６及び図７についても同様である。
　図４は、本実施の形態に係る窒化物半導体装置１０の電極パッドを含む断面図である。具体的には、図４は、図３のＩＶ－ＩＶ線における断面を示しており、図２と同じ断面を示している。
　ゲート電極パッド４２は、ゲート電極３０と電気的に接続されている。ゲート電極パッド４２は、例えば、ゲート電極３０より上方に設けられている。本実施の形態では、ゲート電極３０が一枚の板状に形成されているので、図３に示すように、ゲート電極パッド４２は、窒化物半導体装置１０の平面視における一部の領域のみに設けられている。ゲート電極パッド４２には、ゲート電極３０の制御用の電源が接続される。
　ソース電極パッド４４は、複数のソース電極３４の各々に電気的に接続された配線層の一例である。さらに、本実施の形態では、ソース電極パッド４４は、電位固定電極４０に電気的に接続されている。複数のソース電極３４がそれぞれ、長尺の長方形の島状に形成されている。このため、ソース電極パッド４４は、複数のソース電極３４の各々を覆うように、窒化物半導体装置１０の平面視において、ゲート電極パッド４２を除いた大部分の領域に設けられている。例えば、ソース電極パッド４４は、ゲート電極パッド４２を囲むように形成されている。
　図４に示すように、ソース電極パッド４４は、複数のソース電極３４の各々の上方、及び、電位固定電極４０の上方に設けられている。具体的には、ソース電極パッド４４は、ゲート電極３０を覆う層間絶縁層５０の上方に設けられている。ソース電極パッド４４は、厚膜化されている。例えば、ソース電極パッド４４の厚さは、５μｍ以上である。
　層間絶縁層５０は、ソース電極パッド４４とゲート電極３０及び閾値制御層２８との絶縁性を保つために設けられている。なお、図４には示していないが、層間絶縁層５０には、ゲート電極パッド４２とゲート電極３０とを接続するための貫通孔が設けられている。層間絶縁層５０は、例えば、シリコン窒化膜又はシリコン酸化膜などである。
　層間絶縁層５０には、ソース電極パッド４４と複数のソース電極３４の各々とを接続するための複数のコンタクトホール５２、及び、ソース電極パッド４４と電位固定電極４０とを接続するためのコンタクトホール５４が設けられている。図３には、複数のコンタクトホール５２及びコンタクトホール５４の平面視形状を実線で示している。
　複数のコンタクトホール５２の平面視形状は、ソース電極３４と同様に、長方形である。平面視において、複数のコンタクトホール５２は、ソース電極３４の内側に位置している。
　コンタクトホール５４は、電位固定電極４０と同様に、最外周部４８の全周に亘って環状に設けられている。コンタクトホール５４は、電位固定電極４０に沿って途切れることなく一周している。これにより、電位固定電極４０内での電圧降下を抑制することができ、全周に亘って電位固定電極４０の電位を略均一にすることができる。
　なお、ゲート電極パッド４２及びソース電極パッド４４上に、表面パッシベーション用の絶縁膜が設けられていてもよい。当該絶縁膜は、例えば、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３などで形成される。なお、表面パッシベーション用の絶縁膜の一部には、パッケージに実装する際にワイヤーボンディングを行うための開口（貫通孔）が設けられていてもよい。
　［リーク電流の抑制効果］
　続いて、以上のように構成された窒化物半導体装置１０のオフリーク特性について、図５を用いて説明する。図５は、本実施の形態に係る窒化物半導体装置１０のオフリーク特性を示す図である。図５において、横軸は、ドレイン－ソース間に印加される電圧を表し、縦軸は、窒化物半導体装置１０がオフ状態である場合のドレイン電極３６に流れるドレイン電流を表している。
　一般的に、最外周に位置する電極では、電界集中が起こりやすい。このため、電位固定電極４０の代わりに、二次元電子ガス４６に接触するソース電極３４を最外周部４８に設けた場合、最外周部４８のソース電極３４に電界集中が発生し、二次元電子ガス４６を介してドレイン－ソース間にリーク電流が発生しやすくなる。
　一方で、ソース電極３４も電位固定電極４０も形成されていない場合、最外周部４８の第１の下地層１６の電位がフローティング状態になる。このため、第１の下地層１６によるポテンシャルの持ち上がり効果が小さくなる。ポテンシャルの持ち上げが不十分になった場合、最外周部４８において、第１の下地層１６とゲート電極３０との間のキャリアを枯渇させることができなくなる。キャリアが残存することで、オフ時のドレイン－ゲート間にリーク電流が流れる。
　実際に、図５に示すように、電位固定電極４０が設けられていない場合、ドレイン－ソース間電圧が大きくなるにつれて、リーク電流が大きくなっていることが分かる。
　これらに対して、本実施の形態では、電位固定電極４０は、電子走行層２４及び電子供給層２６に接触していないので、二次元電子ガス４６にも接触していない。したがって、二次元電子ガス４６を介してドレイン電極３６と電位固定電極４０との間のリーク電流を実質的になくすことができる。
　また、電位固定電極４０は、第１の下地層１６と接続されているので、第１の下地層１６の電位を所定の電位で維持することができる。これにより、最外周部４８において、第１の下地層１６とゲート電極３０との間のキャリアを枯渇させ、オフ時のドレイン－ゲート間のリーク電流を抑制することができる。
　実際に、図５に示すように、電位固定電極４０が設けられていることで、ドレイン－ソース間電圧が大きくなったとしても、リーク電流が抑制されていることが確認された。例えば、６００Ｖのオフ電圧を印加したとき、電位固定電極４０が設けられていない場合と比較して、オフリーク電流が約２桁低減している。
　以上の構成により、本実施の形態に係る窒化物半導体装置１０によれば、最外周部４８におけるリーク電流を抑制することができる。
　［変形例］
　続いて、本実施の形態の変形例について説明する。以下の説明において、実施の形態１との相違点を中心に説明し、共通点の説明を省略する。
　＜変形例１＞
　まず、変形例１について説明する。実施の形態では、電位固定電極４０の電位をソース電極３４と同じにする例を説明したが、本変形例では、電位固定電極４０の電位をソース電極３４と異ならせることができる。
　図６は、本変形例に係る窒化物半導体装置１１０の電極パッドの平面視形状を示す図である。図６に示すように、窒化物半導体装置１１０は、ソース電極パッド４４の代わりにソース電極パッド１４４と電位固定電極パッド１４５とを備える点が、実施の形態１に係る窒化物半導体装置１０と相違する。
　ソース電極パッド１４４は、ソース電極パッド４４と同様に、コンタクトホール５２を介して複数のソース電極３４の各々に接続されている。本変形例では、ソース電極パッド１４４は、電位固定電極４０とは接続されていない。
　電位固定電極パッド１４５は、コンタクトホール１５４を介して電位固定電極４０に接続されている。本変形例では、電位固定電極パッド１４５は、ソース電極パッド１４４とは、電気的に絶縁されている。このため、電位固定電極パッド１４５には、ソース電極パッド１４４とは異なる電位を印加することができる。したがって、電位固定電極４０の電位とソース電極３４の電位とを異ならせることができる。
　図６に示すように、電位固定電極パッド１４５は、平面視において、基板１２の一辺に沿って設けられている。具体的には、電位固定電極パッド１４５は、矩形環状の電位固定電極４０の一辺の直上方向に位置している。矩形環状の電位固定電極４０の残りの三辺の直上方向には、ソース電極パッド４４が設けられている。なお、電位固定電極４０とソース電極パッド４４とは、層間絶縁層５０（図３を参照）によって絶縁されている。
　本変形例に係る窒化物半導体装置１１０は、ドレイン、ソース及びゲートの三端子に加えて、電位固定電極用の端子を有する四端子デバイスとして実現される。本変形例によれば、電位固定電極４０の電位をソース電極３４の電位と異なる値を設定することができるので、ソース電極３４に与えられる電位に依存することなく、最外周部４８のリーク電流を個別に抑制することができる。
　＜変形例２＞
　次に、変形例２について説明する。本変形例では、変形例１と同様に、電位固定電極４０の電位をソース電極３４と異ならせることができる。
　図７は、本変形例に係る窒化物半導体装置２１０の電極パッドの平面視形状を示す図である。図７に示すように、窒化物半導体装置２１０は、ソース電極パッド１４４及び電位固定電極パッド１４５の代わりに、ソース電極パッド２４４と電位固定電極パッド２４５とを備える点が、変形例１に係る窒化物半導体装置１１０と相違する。
　図７に示すように、ソース電極パッド２４４及び電位固定電極パッド２４５は、変形例１に係るソース電極パッド１４４及び電位固定電極パッド１４５と比較して、平面視形状が相違している。具体的には、電位固定電極パッド２４５は、ソース電極パッド２４４の周囲を囲むように設けられている。
　電位固定電極パッド２４５は、平面視において、最外周部４８の全周に亘って環状に設けられている。電位固定電極パッド２４５は、矩形環状の電位固定電極４０に沿って途切れることなく一周している。本変形例では、電位固定電極パッド２４５は、ソース電極パッド２４４だけでなく、ゲート電極パッド４２も囲んでいる。
　電位固定電極パッド２４５に設けられたコンタクトホール２５４も同様に、最外周部４８の全周に亘って環状に設けられている。平面視に置いて、コンタクトホール２５４は、矩形環状の電位固定電極４０に沿って途切れることなく一周している。
　これにより、本変形例に係る窒化物半導体装置２１０によれば、電位固定電極４０内での電圧降下を抑制することができ、全周に亘って電位固定電極４０の電位を略均一にすることができる。また、本変形例によれば、電位固定電極４０の電位をソース電極３４の電位と異なる値を設定することができるので、ソース電極３４に与えられる電位に依存することなく、最外周部４８のリーク電流を個別に抑制することができる。
　＜変形例３＞
　次に、変形例３について説明する。実施の形態１では、電位固定電極４０が最外周部４８の全周に亘って途切れることなく設けられている例を説明したが、本変形例では、電位固定電極４０が複数に分割されて設けられている。
　図８は、本変形例に係る窒化物半導体装置３１０の平面レイアウトを示す平面図である。図８に示すように、窒化物半導体装置３１０は、電位固定電極４０の代わりに電位固定電極３４０を備える点が、実施の形態１に係る窒化物半導体装置１０と相違する。
　図８に示すように、電位固定電極３４０は、基板１２の辺毎に、島状に設けられている。本変形例では、基板１２の平面視形状が矩形であるので、基板１２の四辺の各々に、直線状の電位固定電極３４０が設けられている。電位固定電極３４０の機能及び材料などは、電位固定電極４０と同じである。
　電位固定電極３４０は、電位固定電極４０の四隅が除去された形状を有する。これにより、電位固定電極３４０の直角又は鋭角に近い湾曲部分が現れなくなる。このため、四隅における電界集中が緩和されるので、リーク電流が抑制され、高耐圧化が実現される。
　なお、電位固定電極３４０の長さが短く、基板１２の四隅に電位固定電極３４０が設けられていない領域が大きい場合には、第１の下地層１６の電位がフローティング状態になる可能性がある。このため、４つの電位固定電極３４０はそれぞれ、できるだけ四隅に近い領域まで延びるように設けられていてもよい。これにより、四隅で発生する電界集中を抑制することができる。
　＜変形例４＞
　次に、変形例４について説明する。実施の形態１では、複数のソース電極３４の各々が平面視に置いてゲート開口部２２に囲まれている例を説明したが、本変形例では、複数のソース電極３４のうち少なくとも１つのソース電極３４は、ゲート開口部２２に囲まれていない。つまり、本変形例では、ゲート開口部２２の形状が実施の形態１と相違している。
　図９は、本変形例に係る窒化物半導体装置４１０の平面レイアウトを示す平面図である。
　図９に示すように、窒化物半導体装置４１０は、ゲート開口部２２の代わりにゲート開口部４２２を備える点が、実施の形態１に係る窒化物半導体装置１０と相違する。
　図９に示すように、長手方向に並んだ２つのソース電極３４を一組とした場合、ゲート開口部４２２に囲まれた組と、ゲート開口部４２２に囲まれていない組とが、ソース電極３４の短手方向に並んで設けられている。具体的には、窒化物半導体装置４１０は、複数のゲート開口部４２２を備える。複数のゲート開口部４２２の各々の平面視形状は、長尺の０字形状又はレーストラック形状を有する。具体的には、複数のゲート開口部４２２の各々は、ソース電極３４の長手方向に平行な直線状の部分と、当該直線状の部分の先端に設けられた曲線状の部分とを備える。なお、複数のゲート開口部４２２は、直線状の部分のみを備えてもよい。本変形例の場合においても、隣り合う２つのソース電極３４間の全てに、ゲート開口部４２２が設けられているので、オン時のドレイン－ソース電流は、実施の形態１と同程度である。
　ゲート開口部４２２は、ドライエッチングで形成した場合に、底部２２ａの端部において電界集中が発生しやすく、リーク電流が発生する原因となりうる。本変形例によれば、平面視におけるゲート開口部４２２の面積は、ゲート開口部２２の面積よりも小さくなるので、リーク電流の発生しうる部位が少なくなり、リーク電流を抑制することができる。
　図１０は、本変形例に係る窒化物半導体装置４１０の断面図である。具体的には、図１０は、図９のＸ－Ｘ線における断面を示している。Ｘ－Ｘ線は、ゲート開口部４２２が設けられていない部分である。
　図１０に示すように、Ｘ－Ｘ線における断面では、最外周部４８において、第１の下地層１６は、ゲート開口部４２２に分断されることなく、最外周部４８より内側のソース電極３４に接続されている。このため、理想的には、第１の下地層１６において、最外周部４８に位置する部位と、ソース電極３４の直下の部位とは、同電位になる。
　しかしながら、第１の下地層１６は、最表層の閾値制御層２８から数えて６層目の層であり、高温アニールによる活性化が行われにくい。したがって、第１の下地層１６の抵抗値は大きくなる。このため、図１０に示す断面においては、第１の下地層１６の最外周部４８に位置する部位がソース電極３４から離れているので、当該部位はほぼフローティング状態になる。これは特に、ゲート幅が大きい大チップデバイスにおいて顕著に見られる。
　これに対して、本変形例では、図９及び図１０に示すように、最外周部４８には、第１の下地層１６に接続された電位固定電極４０が設けられている。これにより、第１の下地層１６の電位が固定されるので、実施の形態１と同様に、リーク電流を抑制することができる。
　（実施の形態２）
　続いて、実施の形態２について説明する。以下の説明において、実施の形態１との相違点を中心に説明し、共通点の説明を省略する。
　図１１は、本実施の形態に係る窒化物半導体装置５１０の断面図である。図１１に示すように、窒化物半導体装置５１０は、新たにメサ分離開口部５５６を備える点が、実施の形態１に係る窒化物半導体装置１０と相違する。
　図１１に示すように、メサ分離開口部５５６は、最外周部４８において、電位固定電極４０より外側に設けられた、第１の下地層１６を貫通し、ドリフト層１４にまで達する第４の開口部の一例である。例えば、メサ分離開口部５５６は、外周開口部３８を形成した後、さらに周縁１２ａ近傍のみをエッチングすることにより形成される。あるいは、メサ分離開口部５５６は、外周開口部３８を形成する前に形成されてもよい。
　メサ分離開口部５５６は、外周開口部３８の底部３８ａの周縁１２ａ側を切り落とすように形成されている。つまり、断面視において、メサ分離開口部５５６は、側壁部が基板１２の周縁１２ａ側には設けられておらず、基板１２の中央側にのみ設けられている。
　本実施の形態によれば、メサ分離開口部５５６が設けられていることで、窒化物半導体装置１０の外周端面から第１の下地層１６及び二次元電子ガス４６を通ってゲート電極３０に至るリーク電流を抑制することができる。
　さらに、図１２に示す窒化物半導体装置６１０のように、メサ分離開口部５５６の底面には、ドリフト層１４よりも抵抗が高い高抵抗領域６５８が設けられていてもよい。図１２は、本実施の形態の変形例に係る窒化物半導体装置６１０の断面図である。
　高抵抗領域６５８は、例えば、メサ分離開口部５５６を形成した後に、イオン注入法などによって形成される。具体的には、高抵抗領域６５８は、ドリフト層１４を構成するｎ－型のＧａＮ層の表層部にマグネシウム（Ｍｇ）、鉄（Ｆｅ）又はホウ素（Ｂ）などのイオンが注入されることにより形成される。なお、注入するイオンの種別は、これらに限らない。
　このように、図１２に示す窒化物半導体装置６１０によれば、さらに、基板１２の周縁１２ａからドリフト層１４の表層部分及び二次元電子ガス４６を通ってゲート電極３０に至るリーク電流を抑制することができる。
　以上のように、本実施の形態及びその変形例に係る窒化物半導体装置５１０及び６１０によれば、リーク電流を一層抑制することができる。
　（他の実施の形態）
　以上、１つ又は複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、上記の各実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である例について示したが、これに限らない。第１の導電型がｐ型であり、第２の導電型がｎ型でもよい。
　また、例えば、外周開口部３８は、基板１２の全周に亘って設けられていなくてもよい。例えば、図８に示すように、電位固定電極４０が島状に分離されている場合、外周開口部３８も電位固定電極４０が設けられた領域のみに分離して設けられていてもよい。
　また、例えば、窒化物半導体装置１０は、閾値制御層２８を備えていなくてもよい。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、リーク電流が抑制された窒化物半導体装置として利用でき、例えば、テレビなどの民生機器の電源回路などで用いられるパワートランジスタなどに利用することができる。
１０、１１０、２１０、３１０、４１０、５１０、６１０　窒化物半導体装置
１２　基板
１２ａ、２８ａ　周縁
１２ｂ　第１の主面
１２ｃ　第２の主面
１４　ドリフト層
１６　第１の下地層
１８　第２の下地層
２０　第３の下地層
２２、４２２　ゲート開口部
２２ａ、３２ａ、３８ａ　底部
２２ｂ、３２ｂ、３８ｂ　側壁部
２４　電子走行層
２６　電子供給層
２８　閾値制御層
３０　ゲート電極
３２　ソース開口部
３４　ソース電極
３６　ドレイン電極
３８　外周開口部
４０、３４０　電位固定電極
４２　ゲート電極パッド
４４、１４４、２４４　ソース電極パッド
４６　二次元電子ガス
４８　最外周部
５０　層間絶縁層
５２、５４、１５４、２５４　コンタクトホール
１４５、２４５　電位固定電極パッド
５５６　メサ分離開口部
６５８　高抵抗領域

Claims (7)

  1. 　互いに背向する第１の主面及び第２の主面を有する基板と、
    　前記第１の主面の上方に設けられた、第１の導電型を有する第１の窒化物半導体層と、
    　前記第１の窒化物半導体層の上方に設けられた、前記第１の導電型とは異なる第２の導電型を有する第２の窒化物半導体層と、
    　前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、
    　前記第２の窒化物半導体層の上方に、及び、前記第１の開口部の内面に沿って、前記基板側から順に設けられた電子走行層及び電子供給層と、
    　前記電子供給層の上方で、かつ、前記第１の開口部を覆うように設けられたゲート電極と、
    　前記ゲート電極から離れた位置において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第２の開口部と、
    　前記第２の開口部に設けられ、前記第２の窒化物半導体層と接続されたソース電極と、
    　前記第２の主面側に設けられたドレイン電極と、
    　前記基板の平面視における最外周部において、前記電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する第３の開口部と、
    　前記第３の開口部に設けられ、前記第２の窒化物半導体層と接続され、かつ、前記電子走行層及び前記電子供給層に接触しない電位固定電極とを備える
    　窒化物半導体装置。
  2. 　前記基板を平面視した場合に、前記第３の開口部は、前記最外周部の全周に亘って環状に設けられている
    　請求項１に記載の窒化物半導体装置。
  3. 　前記基板を平面視した場合に、前記電位固定電極は、前記最外周部の全周に亘って環状に設けられている
    　請求項２に記載の窒化物半導体装置。
  4. 　前記基板の平面視形状は、矩形であり、
    　前記基板を平面視した場合に、前記電位固定電極は、前記基板の辺毎に、島状に設けられている
    　請求項１又は２に記載の窒化物半導体装置。
  5. 　前記電位固定電極は、導電性の配線層を介して前記ソース電極と電気的に接続されている
    　請求項１～４のいずれか１項に記載の窒化物半導体装置。
  6. 　さらに、
    　前記最外周部において、前記電位固定電極より外側に設けられた、前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第４の開口部を備える
    　請求項１～５のいずれか１項に記載の窒化物半導体装置。
  7. 　さらに、
    　前記第４の開口部の底面に設けられた、前記第１の窒化物半導体層よりも抵抗が高い高抵抗領域を有する
    　請求項６に記載の窒化物半導体装置。
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