JP6677598B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、窒化物半導体を用いた半導体装置に好適に利用できるものである。
窒化物半導体を用いた電界効果トランジスタは、高周波動作可能で高耐圧−低オン抵抗特性を有する。このため、窒化物半導体を用いた電界効果トランジスタは、パワーエレクトロニクスシステムのスイッチング電源やインバータなどに用いられ、高周波動作による周辺の受動素子の小型・軽量化や、低オン抵抗による低損失化に寄与している。
例えば、特許文献１（特開２０１５−１１５５８２号公報）には、ノーマリオフ型電界効果トランジスタにおいて、電圧固定層を設け、電圧固定層まで到達する接続部により、電圧固定層とソース電極とを電気的に接続する技術が開示されている。
また、特許文献２（特開２０１３−５８７９１号公報）には、基板上のバッファ層と、この上のｐ−ＧａＮからなる下部半導体層とを有するＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴは、下部半導体層上のキャリア走行層と、このキャリア走行層上に形成され、リセス部によって分離したキャリア供給層と、このリセス部内のキャリア走行層の表面を覆うように形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、を有する。
特開２０１５−１１５５８２号公報 特開２０１３−５８７９１号公報
窒化物半導体を用いた電界効果トランジスタは、チャネル層（例えば、ＧａＮ）と障壁層（例えば、ＡｌＧａＮ）のヘテロ界面に、窒化物半導体特有の正の分極電荷によって発生する２次元電子ガスを利用している。この２次元電子ガスの利用により、ソース−ゲート、ゲート−ドレイン間のアクセス抵抗を低減することができる。また、障壁層（例えば、ＡｌＧａＮ）の一部を除去することでリセスを形成し、このリセスの部分にＭＯＳゲート構造を作ることにより、ノーマリオフ動作を実現することができる。
このような、窒化物半導体を用いたリセスゲート型の電界効果トランジスタで得られる閾値は、ＭＯＳの界面によって上下はあるものの０Ｖ付近となる。この閾値を、例えばＳｉデバイスの閾値である２〜３Ｖに近づける検討がなされている。
例えば、上記特許文献２においては、ＭＯＳＦＥＴのチャネルの下層にｐ−ＧａＮからなる下部半導体層を設けて、閾値の向上を図っている。また、上記特許文献１において、電圧固定層とソース電極とを電気的に接続し、同電圧とすることで、ドレイン電圧による閾値の低下、特性変動を抑制している。
しかしながら、本発明者の検討によれば、後述するように、上記特許文献に記載の技術においては、閾値調整の範囲が十分とは言えず、例えば、Ｓｉデバイスの閾値である２〜３Ｖまで閾値を調整するためには、半導体装置の構成において、更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、窒化物半導体を用いた電界効果トランジスタのゲート電極の下方に電圧固定層を設け、この電圧固定層には、ソース電極に印加される電圧と異なる電圧が印加される。
本願において開示される一実施の形態に示される半導体装置の製造方法は、窒化物半導体を用いた電界効果トランジスタのゲート電極の下方の電圧固定層まで到達する貫通孔を設け、この貫通孔内に導電性膜よりなる接続電極を形成する工程を有する。そして、接続電極は、ソース電極に印加される電圧と異なる電圧と電気的に接続される。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 外部電源電圧と閾値電圧との関係を示すグラフである。 比較例１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成とゲート電極直下のバンド図を示す図である。 比較例２の半導体装置の構成とゲート電極直下のバンド図を示す図である。 比較例３の半導体装置の構成とゲート電極直下のバンド図を示す図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を示す断面図である。 外部電源電圧と閾値電圧との関係を示すグラフである。 ハーフブリッジ回路を有するインバータ回路の構成を示す図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す平面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す平面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す平面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す平面図である。 実施の形態５の半導体装置の他の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１等に示す本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板ＳＵＢ上に、高抵抗バッファ層ＢＵＦが設けられている。なお、基板ＳＵＢ上に、核生成層を設けた後、その上に高抵抗バッファ層ＢＵＦを形成してもよい。
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層ＢＵＦは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層ＢＵＦとして用いることができる。
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
高抵抗バッファ層ＢＵＦ上には、第１〜第５の窒化物半導体層１Ｓ〜５Ｓ第が順次形成されている。
第１の窒化物半導体層（バッファ層）１Ｓは、バッファ層とも呼ばれる。この層は、例えば、アンドープのＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）よりなる。
第２の窒化物半導体層（電圧固定層）２Ｓは、電圧固定層とも呼ばれる。この第２の窒化物半導体層２Ｓは、ｐ型の不純物（例えば、Ｍｇ）を有する。言い換えれば、第２の窒化物半導体層２Ｓには、ｐ型の不純物（例えば、Ｍｇ）が添加されている。この層は、例えば、ｐ型のＡｌＧａＮ層（ｐ−ＡｌＧａＮ層）よりなる。
第３の窒化物半導体層（チャネル下地層）３Ｓは、チャネル下地層とも呼ばれる。この第３の窒化物半導体層３Ｓは、第２の窒化物半導体層２Ｓと電子親和力がほぼ等しい（３Ｓ≒２Ｓ）。但し、この第３の窒化物半導体層３Ｓは、第２の窒化物半導体層２Ｓより電子親和力が大きくてもよい（３Ｓ＞２Ｓ）。この層は、例えば、アンドープのＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）よりなる。
第４の窒化物半導体層（チャネル層）４Ｓは、チャネル層または電子走行層とも呼ばれる。この第４の窒化物半導体層４Ｓは、第２の窒化物半導体層２Ｓと電子親和力がほぼ等しいか、大きい（４Ｓ≧２Ｓ）。この層は、例えば、ＩｎＧａＮ層よりなる。
第５の窒化物半導体層（障壁層）５Ｓは、障壁層とも呼ばれる。この第５の窒化物半導体層５Ｓは、第２の窒化物半導体層２Ｓより電子親和力が小さい（５Ｓ＜２Ｓ）。この層は、例えば、ＡｌＧａＮ層よりなる。
第５の窒化物半導体層（障壁層）５Ｓ上には、絶縁膜ＩＦ１が形成されている。なお、絶縁膜ＩＦ１と第５の窒化物半導体層５Ｓとの間に、他の窒化物半導体層（キャップ層）を設けてもよい。キャップ層は、第５の窒化物半導体層（障壁層）５Ｓよりも電子親和力が大きい。
本実施の形態のＭＩＳＦＥＴは、第４の窒化物半導体層（チャネル層）４Ｓの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の第５の窒化物半導体層（障壁層）５Ｓ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。また、ソース電極ＳＥおよびドレイン電極ＤＥ上には、これらとそれぞれ接続されるソース線ＳＬおよびドレイン線ＤＬが配置されている。ソース線ＳＬおよびドレイン線ＤＬは、それぞれ下地金属膜ＵＭと金属膜Ｍの積層膜よりなる。このＭＩＳＦＥＴは、素子分離領域ＩＳＯで区画された活性領域に形成されている。また、ゲート電極ＧＥは、第５の窒化物半導体層（障壁層）５Ｓを貫通し、第４の窒化物半導体層（チャネル層）４Ｓの途中まで到達する溝（リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
第４の窒化物半導体層（チャネル層）４Ｓと第５の窒化物半導体層（障壁層）５Ｓとの界面近傍の第４の窒化物半導体層（チャネル層）４Ｓ側に、２次元電子ガス（２ＤＥＧ）が生成される。また、ゲート電極ＧＥに正の電圧（閾値電圧）が印加された場合には、ゲート絶縁膜ＧＩと第４の窒化物半導体層（チャネル層）４Ｓとの界面近傍には、チャネルが形成される。
上記２次元電子ガス（２ＤＥＧ）は次のメカニズムで形成される。第４の窒化物半導体層（チャネル層）４Ｓや第５の窒化物半導体層（障壁層）５Ｓを構成する窒化物半導体層（ここでは、窒化ガリウム系の半導体層）は、それぞれ、電子親和力（禁制帯幅（バンドギャップ））が異なる。よって、第５の窒化物半導体層（障壁層）５Ｓは、第４の窒化物半導体層（チャネル層）４Ｓよりも電子親和力が小さい窒化物半導体からなる。このため、これらの半導体層の接合面に、井戸型ポテンシャルが生成され（図１８参照）、この井戸型ポテンシャル内に電子が蓄積されることにより、第４の窒化物半導体層（チャネル層）４Ｓと第５の窒化物半導体層（障壁層）５Ｓとの界面近傍に、２次元電子ガス（２ＤＥＧ）が生成される。
そして、第４の窒化物半導体層（チャネル層）４Ｓと第５の窒化物半導体層（障壁層）５Ｓとの界面近傍に形成される、２次元電子ガス（２ＤＥＧ）は、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電圧（閾値電圧）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電圧（閾値電圧）を印加した状態においてオン状態を維持できる。このように、ノーマリオフ動作を行うことができる。
ここで、本実施の形態においては、素子分離領域ＩＳＯを貫通し、その下方の第２の窒化物半導体層（電圧固定層）２Ｓまで到達するビアホールＶＩＡを設け、その内部に、第４電極（接続電極、接続部）４Ｅが形成されている。即ち、ＭＩＳＦＥＴは、３端子（ゲート、ソース、ドレイン）を有するデバイスであり、ゲート電極ＧＥ、ソース電極ＳＥ、ドレイン電極ＤＥの３つの電極以外の電極ということで、“第４電極４Ｅ”を呼ぶこととする。この第４電極４Ｅは、素子分離領域により他の電極（ソース電極ＳＥやドレイン電極ＤＥ）と電気的に分離されている。そして、第４電極４Ｅは、第２の窒化物半導体層（電圧固定層）２Ｓと電気的に接続されている。この第４電極４Ｅも、ソース線ＳＬおよびドレイン線ＤＬと同様に、下地金属膜ＵＭと金属膜Ｍの積層膜よりなる。
そして、この第４電極４Ｅには、電圧（電位）印加手段２Ｐより、第２電圧が印加され、ソース電極ＳＥには、電圧印加手段１Ｐより、第１電圧が印加される。第４電極４Ｅに印加される第２電圧は、第１電圧（ソース電圧）と異なり、第１電圧より低い電圧である。
具体的には、ソース電極ＳＥは、接地電圧に接続されている。よって、電圧印加手段１Ｐは接地電圧印加手段（アース）であり、第１電圧は、接地電圧（０Ｖ）である。また、第４電極４Ｅは、電圧印加手段２Ｐである外部電源（例えば、外部直流電源）に接続され、第２電圧は、負電圧である。
このように、本実施の形態においては、窒化物半導体を用いたリセスゲート型のＭＩＳＦＥＴにおいて、第２の窒化物半導体層（電圧固定層）２Ｓおよびこれに電気的に接続される第４電極４Ｅを設け、この第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓに、ソース電極ＳＥに印加される電圧（ソース電圧）より低い電圧を印加することにより、閾値制御が可能となる。例えば、ＭＩＳＦＥＴの閾値を大きくすることができる。例えば、Ｓｉを用いたデバイスの閾値である２〜３Ｖに近づけることができる。詳細は、後述する。
［製法説明］
次いで、図２〜図１５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図１５は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図２に示すように、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）１Ｓ、第２の窒化物半導体層（電圧固定層）２Ｓ、第３の窒化物半導体層（チャネル下地層）３Ｓ、第４の窒化物半導体層（チャネル層）４Ｓおよび第５の窒化物半導体層（障壁層）５Ｓを順次形成する。
基板ＳＵＢとして、例えば、（１１１）面が露出しているｐ型のシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度の膜厚で、ヘテロエピタキシャル成長させる。
なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。さらに通常、核生成層およびこの核生成層以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
次いで、核生成層上に、高抵抗バッファ層ＢＵＦとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。
次いで、高抵抗バッファ層ＢＵＦ上に、第１の窒化物半導体層（バッファ層）１Ｓとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。この第１の窒化物半導体層（バッファ層）１Ｓの膜厚は、例えば、２００ｎｍ程度である。Ａｌの組成、例えば、ＡｌＸＧａ１−ＸＮと表した場合のＸは、０以上０．１以下である。
次いで、第１の窒化物半導体層（バッファ層）１Ｓ上に、第２の窒化物半導体層（電圧固定層）２Ｓとして、例えば、ｐ型不純物を含有するＡｌＧａＮ層（ｐ−ＡｌＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。例えば、マグネシウム（Ｍｇ）をドープしながらＡｌＧａＮ層を６００ｎｍ程度堆積させる。堆積膜中のＭｇ濃度を、例えば、５×１０１８（５Ｅ１８）ｃｍ−３程度とする。Ａｌの組成、例えば、ＡｌＸＧａ１−ＸＮと表した場合のＸは、０以上０．１以下である。
次いで、第２の窒化物半導体層（電圧固定層）２Ｓ上に、第３の窒化物半導体層（チャネル下地層）３Ｓを形成する。第２の窒化物半導体層（電圧固定層）２Ｓ上に、第３の窒化物半導体層（チャネル下地層）３Ｓとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、２００ｎｍ程度とする。Ａｌの組成、例えば、ＡｌＸＧａ１−ＸＮと表した場合のＸは、０以上０．１以下である。
次いで、第３の窒化物半導体層（チャネル下地層）３Ｓ上に、第４の窒化物半導体層（チャネル層）４Ｓを形成する。例えば、第３の窒化物半導体層（チャネル下地層）３Ｓ上に、ＩｎＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。この第４の窒化物半導体層（チャネル層）４Ｓの膜厚は、例えば、５０ｎｍ程度である。Ｉｎの組成、例えば、ＩｎＹＧａ１−ＹＮと表した場合のＹは、０以上０．１５以下である。
次いで、第４の窒化物半導体層（チャネル層）４Ｓ上に、第５の窒化物半導体層（障壁層）５Ｓとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。その厚さは、例えば、２０ｎｍ程度とする。Ａｌの組成、例えば、ＡｌＺＧａ１−ＺＮと表した場合のＺは、上記Ｘより大きく０．４より小さい（Ｘ＜Ｚ＜０．４）。なお、第５の窒化物半導体層（障壁層）５Ｓに、ｎ型不純物（例えば、Ｓｉなど）をドープしてもよい。
このようにして、第３の窒化物半導体層（チャネル下地層）３Ｓ、第４の窒化物半導体層（チャネル層）４Ｓおよび第５の窒化物半導体層（障壁層）５Ｓの積層体が形成される。この積層体のうち、第４の窒化物半導体層（チャネル層）４Ｓと第５の窒化物半導体層（障壁層）５Ｓとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される。
この後、第５の窒化物半導体層（障壁層）５Ｓ上に、他の窒化物半導体層（キャップ層）を形成してもよい。例えば、第５の窒化物半導体層（障壁層）５Ｓ上に、窒化ガリウム層（ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この際、意図的な不純物のドープを行わずに成長させる。このキャップ層の膜厚は、例えば、２ｎｍ程度である。なお、キャップ層に、ｎ型不純物（例えば、Ｓｉなど）をドープしてもよい。
次いで、第５の窒化物半導体層（障壁層）５Ｓ上に、絶縁膜ＩＦ１として、窒化シリコン膜を、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて、例えば、１００ｎｍ程度の膜厚で堆積する。
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜（図示せず）を絶縁膜ＩＦ１上に形成する。次いで、上記フォトレジスト膜をマスクとして、ホウ素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
例えば、ホウ素イオンを、絶縁膜ＩＦ１を介して第３の窒化物半導体層（チャネル下地層）３Ｓ、第４の窒化物半導体層（チャネル層）４Ｓおよび第５の窒化物半導体層（障壁層）５Ｓの積層体中に、５×１０１４（５Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１２０ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、第３の窒化物半導体層（チャネル下地層）３Ｓの底面より下に位置し、かつ、第２の窒化物半導体層（電圧固定層）２Ｓの底面より上に位置するように、ホウ素イオンの打ち込み条件を調整する。なお、素子分離領域ＩＳＯの底部は、後述するビアホール（ＶＩＡ）の底部より上に位置する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域となる。図３に示すように、素子分離領域ＩＳＯで囲まれた活性領域は、例えば、略矩形状である。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。
次いで、図４に示すように、溝Ｔを形成し、その上部にゲート絶縁膜ＧＩを形成する。まず、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。例えば、絶縁膜ＩＦ１上に、溝Ｔの形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜（図示せず）をマスクとして、絶縁膜ＩＦ１をエッチングする。絶縁膜ＩＦ１として窒化シリコン膜を用いた場合、例えば、ＳＦ６などのフッ素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。
次いで、絶縁膜ＩＦ１をマスクとして、第５の窒化物半導体層（障壁層）５Ｓおよび第４の窒化物半導体層（チャネル層）４Ｓをドライエッチングすることにより、第５の窒化物半導体層（障壁層）５Ｓを貫通して第４の窒化物半導体層（チャネル層）４Ｓの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ＢＣｌ３などの塩素系のガスを用いる。次いで、溝Ｔの表面に、酸処理（例えば、塩酸処理）を施す。
次いで、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ（Atomic Layer Deposition）法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、酸化アルミニウム膜をエッチングすることによりゲート絶縁膜ＧＩを形成する。例えば、ＢＣｌ３などの塩素系のガスを用いたドライエッチングを行う。
次いで、図５および図６に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。例えば、塩素系のガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。
次いで、図７に示すように、ゲート電極ＧＥの両側の第５の窒化物半導体層（障壁層）５Ｓ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート電極ＧＥの両側に位置する絶縁膜ＩＦ１の一部を除去する。例えば、フッ素系のガスを用いたドライエッチングを行う。これにより、第５の窒化物半導体層（障壁層）５Ｓの一部が露出する。
次いで、絶縁膜ＩＦ１上に、導電性膜（オーミック電極材料）として、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／Ｔｉ）を、スパッタリング法などを用いて形成する。窒化チタン膜は、例えば、２０ｎｍ程度の膜厚であり、アルミニウム膜は、例えば、５００ｎｍ程度の膜厚である。次いで、例えば、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート電極ＧＥの両側に上記積層膜（Ａｌ／Ｔｉ）を残存させることにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。次いで、例えば、５５０℃、３０分程度の熱処理を施す。この熱処理により、ソース電極ＳＥおよびドレイン電極ＤＥとこれらの下層の第５の窒化物半導体層（障壁層）５Ｓとの間のオーミック接続を図ることができる。
次いで、図８および図９に示すように、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＰＥＣＶＤ法などを用いて２０００ｎｍ程度堆積する。酸化シリコン膜としては、いわゆるＴＥＯＳ膜を用いることができる。ＴＥＯＳ膜は、ＴＥＯＳ（Tetra Ethyl Ortho Ｓilicate）を原料としたＣＶＤ膜である。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１を形成する。例えば、フッ素系のガスを用いたドライエッチングを行う。コンタクトホールＣ１は、ソース電極ＳＥ上、ドレイン電極ＤＥ上およびゲート電極ＧＥ上にそれぞれ形成される。
次いで、図１０および図１１に示すように、ビアホール（貫通孔）ＶＩＡを形成する。例えば、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に、ビアホールＶＩＡ形成領域に開口部を有するフォトレジスト膜Ｒ１を形成する。次いで、このフォトレジスト膜Ｒ１をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよび第２の窒化物半導体層（電圧固定層）２Ｓの一部をエッチングすることにより、ビアホールＶＩＡを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１および素子分離領域ＩＳＯを貫通して第２の窒化物半導体層（電圧固定層）２Ｓの途中まで達するビアホールＶＩＡを形成する。層間絶縁膜ＩＬ１および絶縁膜ＩＦ１を、例えば、フッ素系のガスを用いてドライエッチングし、素子分離領域ＩＳＯおよび第２の窒化物半導体層（電圧固定層）２Ｓを、例えば、ＢＣｌ３などの塩素系のガスを用いてドライエッチングする。次いで、フォトレジスト膜Ｒ１を除去する。このビアホールＶＩＡの底面からは第２の窒化物半導体層（電圧固定層）２Ｓが露出する。また、コンタクトホールＣ１の底面からはソース電極ＳＥ、ドレイン電極ＤＥやゲート電極ＧＥが露出する。
次いで、図１２〜図１５に示すように、第４電極４Ｅ、ソース線（ソース配線）ＳＬ、ドレイン線（ドレイン配線）ＤＬおよびゲート線（ゲート配線）ＧＬを形成する。まず、図１２に示すように、下地金属膜ＵＭとして、例えば、Ｎｉ（ニッケル）膜を、スパッタリング法などを用いて形成する。Ｎｉ膜は、例えば、５０ｎｍ程度の膜厚である。次いで、図１３に示すようにフォトリソグラフィ技術およびエッチング技術を用いて、ビアホールＶＩＡおよびコンタクトホールＣ１の内部にＮｉ膜を残存させる。即ち、ビアホールＶＩＡやコンタクトホールＣ１の内壁を覆うようにＮｉ膜を残存させる。
次いで、ビアホールＶＩＡおよびコンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、金属膜Ｍとして、ＡｌＣｕ（ＡｌとＣｕの合金）膜を、スパッタリング法などを用いて形成する。ＡｌＣｕ膜は、例えば、１０００ｎｍ程度の膜厚である。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ビアホールＶＩＡおよびコンタクトホールＣ１の内部のＮｉ膜上にＡｌＣｕ膜を残存させる。これにより、下地金属膜ＵＭと金属膜Ｍの積層膜よりなる第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬを形成することができる（図１４、図１５）。
次いで、第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬ上を含む層間絶縁膜ＩＬ１上に、保護膜（図示せず）を形成する。例えば、層間絶縁膜ＩＬ１上に、保護膜として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。この後、フォトリソグラフィ技術およびエッチング技術を用いて、保護膜の一部を除去する。具体的には、第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬのそれぞれの上に保護膜の開口部を設ける。この開口部がパッド領域となる（実施の形態２参照）。この開口部を介して、第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬのそれぞれに電圧（信号）を印加することができる。例えば、第４電極４Ｅは、外部電源と接続され、ソースパッドは、アースされる。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
次いで、本実施の形態の半導体装置（図１）の動作について説明する。第４電極４Ｅに外部より直流電圧を加えると、第２の窒化物半導体層（電圧固定層）２Ｓの電圧が第４電極４Ｅと同電圧になり、バックゲートとして働く。これにより、トランジスタの閾値が制御可能となる。
ゲート絶縁膜ＧＩの厚さをｔｉ、比誘電率をεｉ、第２の窒化物半導体層（電圧固定層）２Ｓの上面からＭＩＳＦＥＴのチャネル領域（ゲート絶縁膜ＧＩの下面）までの距離をｔｐ、この窒化物半導体層の比誘電率をεｎ、外部直流電圧をＶｓｕｂとすると、閾値（Ｖｔ）の変化量δＶｔは、次の式（１）で表せる。
δＶｔ＝（εｎ／ｔｐ）／（εｉ／ｔｉ）×Ｖｓｕｂ・・・（１）
図１６は、外部電源電圧と閾値電圧との関係を示すグラフである。横軸は、外部電源電圧（Ｖ）を示し、縦軸は、閾値電圧（Ｖ）を示す。具体的には、本実施の形態の半導体装置（図１）において、第４電極４Ｅに、電圧印加手段２Ｐである外部直流電源より主として負電圧（外部電源電圧）を加えた場合の閾値電圧の変化を示す。ゲート絶縁膜（ここでは、Ａｌ２Ｏ３で、比誘電率は１０である）の厚さを１００ｎｍとした場合において、グラフ（ａ）は、第３の窒化物半導体層３Ｓの厚さを５０ｎｍとした場合を示し、グラフ（ｂ）は、第３の窒化物半導体層３Ｓの厚さを１００ｎｍとした場合を示し、グラフ（ｃ）は、第３の窒化物半導体層３Ｓの厚さを２００ｎｍとした場合を示す。なお、ソース電極ＳＥの電圧は、接地電圧（０Ｖ）とした。
図１６に示すように、外部電源電圧を＋１Ｖ〜−５Ｖまで変化させた場合、グラフ（ａ）〜（ｃ）のいずれも、外部電源電圧の低下に伴い、閾値電圧が上昇することが分かる。
図１７は、本実施の形態の比較例１の半導体装置の構成を示す断面図である。図１と対応する箇所には、同じ符号を付け、その箇所の説明を省略する。図１７に示すように、ソース電極ＳＥ（０Ｖ）と第４電極４Ｅを接続した場合は、図１６の外部電源電圧が０Ｖの場合に対応する。外部電源電圧が０Ｖの場合は、ゲート絶縁膜の厚さが５０ｎｍ、１００ｎｍ、２００ｎｍの場合、閾値は、＋２．０Ｖ、＋１．２Ｖ、＋０．６Ｖとなる。このように、ゲート絶縁膜が薄膜化するに伴い、閾値が＋２．０Ｖまで上昇するものの、目標とする２Ｖ〜３Ｖの範囲の閾値を実現することはできなかった。
一方、第２の窒化物半導体層（電圧固定層）２Ｓの上面からＭＩＳＦＥＴのチャネル領域（ゲート絶縁膜ＧＩの下面）までの距離ｔｐを小さくすると、ｐ型不純物を含有する第２の窒化物半導体層（電圧固定層）２Ｓの影響により、ＭＩＳＦＥＴのチャネル抵抗が増加するという問題が生じる。
これに対し、本実施の形態のように、第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓに独立して負電圧を印加することにより、閾値を＋２．０Ｖより大きくすることができる（図１６）。例えば、ゲート絶縁膜の厚さが２００ｎｍの場合でも、外部電源電圧が−５Ｖの場合には、閾値を＋２．６Ｖとすることができる。また、ゲート絶縁膜の厚さが１００ｎｍで、外部電源電圧が−２．５Ｖの場合には、閾値を＋３．１Ｖとすることができ、また、ゲート絶縁膜の厚さが５０ｎｍでは、外部電源電圧が−１．０Ｖの場合には、閾値を＋３．４Ｖとすることができる。このように、目標とする２Ｖを超える閾値を実現することができる。
さらに、本実施の形態においては、外部電源電圧の調整により閾値を制御することができ、第２の窒化物半導体層（電圧固定層）２Ｓの上面からＭＩＳＦＥＴのチャネル領域（ゲート絶縁膜ＧＩの下面）までの距離ｔｐを確保することができる。例えば、距離ｔｐを５０ｎｍ以上とすることができる。このため、ｐ型不純物の影響によるチャネル抵抗の増加など、ＭＩＳＦＥＴの特性劣化を抑制することができる。
また、本実施の形態においては、前述したとおり、例えばＳｉデバイスの閾値である２Ｖを超える範囲の閾値を実現することが可能である。本実施の形態のような窒化物半導体を用いたＭＩＳＦＥＴにおいては、バンドギャップが３．４ｅＶと大きく、絶縁破壊強度がＳｉの約１０倍高い窒化物半導体を用いているため、オフ時のソース−ドレイン間の耐圧を６５０Ｖ以上とすることができる。また、ＭＩＳＦＥＴのチャネルとｐ型の不純物を有する第２の窒化物半導体層（電圧固定層）２Ｓとの間に絶縁膜を挟まない構成であるため、トランジスタ動作中に発生したホールがチャネル層近傍で蓄積されることがない。この結果、ホールがｐ型の不純物を有する第２の窒化物半導体層（電圧固定層）２Ｓに拡散して第４電極４Ｅより外部に放出されるため、動作中の特性変動も小さくなる。
図１８は、本実施の形態の半導体装置の構成とゲート電極直下のバンド図を示す図である。図１９は、比較例２の半導体装置の構成とゲート電極直下のバンド図を示す図である。図２０は、比較例３の半導体装置の構成とゲート電極直下のバンド図を示す図である。各図において、（Ａ）は、断面図を示し、（Ｂ）は、バンド図を示す。
図１９は、Ｓｉデバイスのうち、いわゆるＳＯＩ基板に形成されたＭＩＳＦＥＴを示し、図２０は、Ｓｉデバイスのうち、いわゆるバルク基板に形成されたＭＩＳＦＥＴを示す。
ＳＯＩ基板は、Ｓｉ（シリコン）などからなる支持基板ＳＳと、その上の絶縁層ＢＯＸと、その上のＳｉなどからなる薄い半導体層Ｓとを有する。ＭＩＳＦＥＴは、半導体層Ｓ上にゲート絶縁膜ＧＩ１を介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の半導体層Ｓ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。つまり、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＥＸと、ゲート電極ＧＥおよびその側壁の側壁膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＳＤとを有する。このｎ型の高濃度不純物領域ＳＤは、ｎ型の低濃度不純物領域ＥＸより不純物濃度が高い。なお、ここでは、ゲート電極ＧＥの両側の半導体層Ｓ上に、ｎ型の不純物（例えば燐（Ｐ）や砒素（Ａｓ））を高濃度に含有したエピタキシャル層ＥＰが配置されている。よって、ｎ型の高濃度不純物領域ＳＤは、エピタキシャル層ＥＰおよび半導体層Ｓよりなる。
そして、活性領域を構成する半導体層Ｓの下方の支持基板ＳＳ中には、ｐ型不純物を含有するｐ型ウエルＰＷが配置され、このｐ型ウエルＰＷにバイアス端子ＢＴを介してバイアス電圧を印加することにより、閾値を調整することができる（図１９参照）。なお、バルク基板に形成されたＭＩＳＦＥＴも、ＳＯＩ基板に形成されたＭＩＳＦＥＴと類似の構成である（図２０参照）。バルク基板に形成されたＭＩＳＦＥＴについて、ＳＯＩ基板に形成されたＭＩＳＦＥＴと対応する箇所には、同じ符号を付け、その箇所の説明を省略する。このバルク基板に形成されたＭＩＳＦＥＴの場合も、ｐ型ウエルＰＷにバイアス端子ＢＴを介してバイアス電圧を印加することがある。バイアス端子ＢＴが接続されているＰＲは、ｐ型の高濃度不純物領域である。
図１９（Ｂ）と図２０（Ｂ）の対比から明らかなように、ＳＯＩ基板に形成されたＭＩＳＦＥＴの場合には、バルク基板に形成されたＭＩＳＦＥＴより特性が向上するものの、絶縁層ＢＯＸが大きな障壁となり、インパクトイオン化で発生したホール（ｈ）によりキンクが発生しやすく、特性が変動しやすい。これに対し、本実施の形態においては、インパクトイオン化で発生したホール（ｈ）を逃がすことができ、キンクが発生し難く、特性が変動し難い（図１８（Ｂ）参照）。
（実施の形態２）
実施の形態１（図１５）においては、平面視において、一本のライン状のゲート電極ＧＥの一方の側に一本のライン状のソース電極ＳＥを設け、他方の側に一本のライン状のドレイン電極ＤＥを設け、さらに、これらの電極上に配線（ソース線ＳＬ、ドレイン線ＤＬ）を設けたが、これらの電極や配線のレイアウトは、適宜変更可能である。例えば、各配線の平面形状を櫛歯形状としてもよい。
図２１は、本実施の形態の半導体装置の構成を示す断面図である。図２２〜図２５は、本実施の形態の半導体装置の構成を示す平面図である。
図２１に示す断面図は、実施の形態１（図１）と同様である。図２１に示す断面図の破線領域が、図２２に示す平面図のＡ−Ａ部に対応する。図２２等を参照しながら、本実施の形態の半導体装置の平面レイアウトについて説明する。
図２２に示すように、ドレイン線ＤＬの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン線ＤＬが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース線ＳＬの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース線ＳＬが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に交互に配置されている。
ドレイン線ＤＬの下には、ドレイン電極ＤＥとの接続部となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、例えば、Ｙ方向に長辺を有する矩形状である。ソース線ＳＬの下には、ソース電極ＳＥとの接続部となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。
そして、ドレイン線ＤＬの下のドレイン電極（ＤＥ）とソース線ＳＬの下のソース電極（ＳＥ）との間には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。１のソース電極ＳＥの両側には、２つ（一対）のゲート電極ＧＥが配置されている。このように、複数のソース電極ＳＥに対応して、２つのゲート電極ＧＥが繰り返し配置されている。
複数のドレイン線ＤＬは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図２２においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ軸方向に突き出るように複数のドレイン線ＤＬが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース線ＳＬは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図２２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ軸方向に突き出るように複数のソース線ＳＬが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図２２においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ軸方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の一方の側（図２３参照、図２３においては、下側）に設けられたゲートパッドＧＰと接続される。
ここで、上記ソース線ＳＬ、ドレイン線ＤＬおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域（図２２の破線領域）上に配置されている。活性領域の平面形状は、Ｘ方向に長辺を有する矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬおよびソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域とソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。
図２３に示すように、チップ領域ＣＡにおいて、ソースパッドＳＰ、ドレインパッドＤＰおよびソースパッドＳＰが、順にＹ方向に並んで配置されている。チップ領域ＣＡは、ウエハ（基板）に設けられた複数の矩形状の領域である。このチップ領域ＣＡ間のスクライブ領域をダイシングすることにより、半導体チップが、ウエハから切り出される。
図２３に示す破線領域が、図２２に示すレイアウトと対応する。Ｘ方向およびＹ方向を図２３と対応させると、図２４に示すようなレイアウトになる。
このように、ソースパッドＳＰとドレインパッドＤＰとの間には、図２４に示す複数のドレイン線ＤＬ、複数のソース線ＳＬおよび複数のゲート電極ＧＥが配置されている。また、Ｘ方向に延在するゲート線ＧＬは、図２３、図２４においては、下側に設けられたゲートパッドＧＰと接続される。なお、このゲートパッドＧＰは、Ｘ方向に延在する幅広部を有する。このような、ソースパッドＳＰ、ドレインパッドＤＰおよびゲートパッドＧＰが、ワイヤを介してそれぞれ外部端子と接続される。また、第４電極４Ｅは、例えば、チップ領域ＣＡの端部に沿って、矩形環状に設けられている。この第４電極４Ｅも、Ｘ方向に延在する幅広部を有する。例えば、この幅広部を利用してワイヤを介して外部端子と接続される。
図２５に示すように、第４電極４Ｅの形成領域には、ビアホールＶＩＡが設けられ、このビアホールＶＩＡの底部（図２５の灰色領域）は、第２の窒化物半導体層（電圧固定層）２Ｓと第４電極４Ｅとの接続領域である。
このように、チップ領域ＣＡの端部に沿って、内部の素子（ＭＩＳＦＥＴ）を囲むように第４電極４ＥやビアホールＶＩＡを設けることで、第２の窒化物半導体層（電圧固定層）２Ｓの電圧を、ソース電極ＳＥに印加される電圧（ソース電圧）より低い電圧に効果的に固定することができ、閾値制御が容易となる。
また、図２５に示すように、チップ領域ＣＡの端部に沿って、ビアホールＶＩＡを設ける場合には、チップ領域ＣＡの端部とビアホールＶＩＡの端部との最短距離を０．０１ｍｍ以上、０．２ｍｍ以下とすることが望ましい。ビアホールＶＩＡを、チップ領域ＣＡの外周部に設ける際、チップ化のための加工で外周から０．０１ｍｍ程度内側に欠陥が入る場合がある。また、チップ領域ＣＡの端部から０．２ｍｍ以上のチップ領域ＣＡの内部に設けると、他のパッドのレイアウトの制限となるばかりか、あまり内側にビアホールＶＩＡを設けることにより、亀裂が生じやすくなり、内部素子に影響を与え得る。よって、前述したとおり、チップ領域ＣＡの端部とビアホールＶＩＡの端部との最短距離を０．０１ｍｍ以上、０．２ｍｍ以下とすることが好ましい。
ここで、例えば、実施の形態１（図１５）のＭＩＳＦＥＴ（基本特性を評価する素子）は、例えば、ゲート幅４０μｍで、出力電流は１０ｍＡ（０．２５Ａ／ｍｍ）程度である。これに対し、本実施の形態のＭＩＳＦＥＴは、ゲート幅を、例えば１ｍｍ、繰り返し周期を例えば２０μｍとし、繰り返し領域を例えば２．５ｍｍ幅で２領域設けると、総ゲート幅は１ｍｍ×２．５ｍｍ／０．０２ｍｍ×２＝２５０ｍｍとなる。閾値を制御する第４電極４Ｅは、前述したように半導体チップの外周でｐ型の不純物を含有する第２の窒化物半導体層（電圧固定層）２Ｓと電気的に接触する。外部電源からの直流電圧は、第４電極４Ｅのパッド（幅広部）に印加される。例えば、電流密度として０．２５Ａ／ｍｍを流せるＭＩＳＦＥＴで最大で６０Ａを取り出すことができる。このように、２０Ａの動作に対して３倍の余裕がある。本実施の形態の半導体装置について、閾値の測定をしたところ、実施の形態１（図１５）のＭＩＳＦＥＴ（基本特性を評価する素子）と同様の、外部電源電圧−閾値電圧との関係（図１６参照）を確認できた。
このように、本実施の形態においても、第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓに独立して負電圧を印加することにより、閾値を大きくすることができる（図１６）。
（実施の形態３）
実施の形態１および２においては、リセスゲート型の半導体装置を例示したが、他の構成の半導体装置としてもよい。例えば、本実施の形態のように、ゲート電極の下にゲート接合層を配置した接合型の半導体装置を用いてもよい。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図２６は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置（半導体素子）は、窒化物半導体を用いたトランジスタである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ）型のパワートランジスタとして用いることができる。
本実施の形態の半導体装置においては、実施の形態１と同様に、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）１Ｓ、第２の窒化物半導体層（電圧固定層）２Ｓ、第３の窒化物半導体層（チャネル下地層）３Ｓ、第４の窒化物半導体層（チャネル層）４Ｓおよび第５の窒化物半導体層（障壁層）５Ｓが順に形成されている。
核生成層は、窒化物半導体層からなる。高抵抗バッファ層ＢＵＦは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体を高抵抗バッファ層ＢＵＦとして用いることができる。
第１の窒化物半導体層１Ｓは、バッファ層とも呼ばれる。第２の窒化物半導体層（電圧固定層）２Ｓは、ｐ型の不純物（例えば、Ｍｇ）を有する。第３の窒化物半導体層（チャネル下地層）３Ｓは、第２の窒化物半導体層２Ｓと電子親和力がほぼ等しい（３Ｓ≒２Ｓ）。第４の窒化物半導体層（チャネル層）４Ｓは、第２の窒化物半導体層２Ｓと電子親和力がほぼ等しいか、大きい（４Ｓ≧２Ｓ）。第５の窒化物半導体層（障壁層）５Ｓは、第４の窒化物半導体層４Ｓより電子親和力が小さい（５Ｓ＜４Ｓ）。第５の窒化物半導体層（障壁層）５Ｓ上には、絶縁膜ＩＦ１が形成されている。
なお、基板ＳＵＢ、高抵抗バッファ層ＢＵＦ、第１〜第５の窒化物半導体層１Ｓ〜５Ｓおよび絶縁膜ＩＦ１については、実施の形態１で説明した材料を用いることができる。
ここで、本実施の形態の半導体素子は、第５の窒化物半導体層（障壁層）５Ｓの上方に、第６の窒化物半導体層（メサ型のゲート接合層）６Ｓを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の第５の窒化物半導体層（障壁層）５Ｓ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。この半導体素子は、素子分離領域ＩＳＯで区画された活性領域に形成されている。
この第６の窒化物半導体層（メサ型のゲート接合層）６Ｓは、第５の窒化物半導体層（障壁層）５Ｓよりも電子親和力が大きい（６Ｓ＞５Ｓ）。また、第６の窒化物半導体層（ゲート接合層）６Ｓとゲート電極ＧＥとは、オーミック接続していることが好ましい。
第４の窒化物半導体層（チャネル層）４Ｓと第５の窒化物半導体層（障壁層）５Ｓとの界面近傍の第４の窒化物半導体層（チャネル層）４Ｓ側に、２次元電子ガス（２ＤＥＧ）が生成されるが、第６の窒化物半導体層（ゲート接合層）６Ｓの下においては、アクセプタイオン化による負電荷により、第４の窒化物半導体層（チャネル層）４Ｓの伝導帯が引き上げられているため、２次元電子ガス（２ＤＥＧ）が形成されない。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電圧（閾値電圧）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電圧（閾値電圧）を印加した状態においてオン状態を維持できる。例えば、閾値は１．５Ｖ前後を示す。
次いで、本実施の形態の半導体装置（図２６）の動作について説明する。第４電極４Ｅに外部より直流電圧を加えると、第２の窒化物半導体層（電圧固定層）２Ｓの電圧が第４電極４Ｅと同電圧になり、バックゲートとして働く。これにより、トランジスタの閾値が制御可能となる。
ゲート電極ＧＥの底面（ｐ＋ｎ接合部）から第４の窒化物半導体層（チャネル層）４Ｓと第５の窒化物半導体層（障壁層）５Ｓとの界面までの距離をｔｓ、第２の窒化物半導体層（電圧固定層）２Ｓの上面から第４の窒化物半導体層（チャネル層）４Ｓと第５の窒化物半導体層（障壁層）５Ｓとの界面までの距離をｔｐ、とする。また、窒化物半導体層の比誘電率をεｎ、外部直流電圧をＶｓｕｂとすると、閾値（Ｖｔ）の変化量δＶｔは、次の式（２）で表せる。
δＶｔ＝（εｎ／ｔｐ）／（εｎ／ｔｓ）×Ｖｓｕｂ・・・（２）
図２７は、外部電源電圧と閾値電圧との関係を示すグラフである。横軸は、外部電源電圧（Ｖ）を示し、縦軸は、閾値電圧（Ｖ）を示す。具体的には、本実施の形態の半導体装置（図２６）において、第４電極４Ｅに、電圧印加手段２Ｐである外部直流電源より負電圧（外部電源電圧）を加えた場合の閾値電圧の変化を示す。距離ｔｓが２０ｎｍの場合において、グラフ（ａ）は、距離ｔｐを５０ｎｍとした場合を示し、グラフ（ｂ）は、距離ｔｐを１００ｎｍとした場合を示し、グラフ（ｃ）は、距離ｔｐを２００ｎｍとした場合を示す。なお、ソース電極ＳＥの電圧は、接地電圧（０Ｖ）とした。
図２７に示すように、外部電源電圧を＋１Ｖ〜−５Ｖまで変化させた場合、グラフ（ａ）〜（ｃ）のいずれも、外部電源電圧の低下に伴い、閾値電圧が上昇することが分かる。
例えば、外部電源電圧が０Ｖの場合は、距離ｔｐが５０ｎｍ、１００ｎｍ、２００ｎｍの場合、閾値は、＋１．９Ｖ、＋１．７Ｖ、＋１．６Ｖとなる。このように、距離ｔｐが短縮するに伴い、閾値が＋２．０Ｖ近くまで上昇するものの、目標とする２Ｖ〜３Ｖの範囲の閾値を実現することはできなかった。
本実施の形態のように、第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓに独立して負電圧を印加することにより、閾値を＋２．０Ｖより大きくすることができる（図２７）。例えば、ゲート絶縁膜の厚さが２００ｎｍの場合でも、外部電源電圧が−５Ｖの場合には、閾値を＋２．１Ｖとすることができる。また、ゲート絶縁膜の厚さが１００ｎｍで、外部電源電圧が−５Ｖの場合には、閾値を＋２．７Ｖとすることができ、また、ゲート絶縁膜の厚さが５０ｎｍでは、外部電源電圧が−２．５Ｖの場合には、閾値を＋２．９Ｖとすることができる。このように、目標とする２Ｖを超える閾値を実現することができる。
このように、本実施の形態においても、窒化物半導体を用いた接合型のＦＥＴにおいて、第２の窒化物半導体層（電圧固定層）２Ｓおよびこれに電気的に接続される第４電極４Ｅを設け、この第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓに、ソース電極ＳＥに印加される電圧（ソース電圧）より低い電圧を印加することにより、閾値制御が可能となる。例えば、ノーマリオフＦＥＴの閾値を大きくすることができる。
［製法説明］
次いで、図２６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。本実施の形態の半導体装置は、実施の形態１の場合と類似の工程により形成することができる。
基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）１Ｓ、第２の窒化物半導体層（電圧固定層）２Ｓ、第３の窒化物半導体層（チャネル下地層）３Ｓ、第４の窒化物半導体層（チャネル層）４Ｓおよび第５の窒化物半導体層（障壁層）５Ｓを順次形成する（図２参照）。
次いで、第５の窒化物半導体層（障壁層）５Ｓ上に、第６の窒化物半導体層（ゲート接合層）６Ｓを形成する。例えば、ｐ型不純物を含有する窒化ガリウム層（ｐ−ＧａＮ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。例えば、ｐ型不純物として、マグネシウム（Ｍｇ）を用いる。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、第６の窒化物半導体層（ゲート接合層）６Ｓをパターニングする。次いで、実施の形態１の場合と同様にして、絶縁膜ＩＦ１および素子分離領域ＩＳＯを形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、第６の窒化物半導体層（ゲート接合層）６Ｓ上の絶縁膜ＩＦ１を除去する。
次いで、第６の窒化物半導体層（ゲート接合層）６Ｓ上に、ゲート電極ＧＥを形成する。例えば、第６の窒化物半導体層（ゲート接合層）６Ｓ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて堆積し、このＴｉＮ膜をパターニングすることによりゲート電極ＧＥを形成する。
次いで、実施の形態１の場合と同様にして、ゲート電極ＧＥの両側に位置する絶縁膜ＩＦ１を除去し、ゲート電極ＧＥの両側の第５の窒化物半導体層（障壁層）５Ｓ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。
次いで、実施の形態１の場合と同様にして、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１を形成する。この後、さらに、ビアホール（貫通孔）ＶＩＡを形成する。
次いで、実施の形態１の場合と同様にして、第４電極４Ｅ、ソース線（ソース配線）ＳＬ、ドレイン線（ドレイン配線）ＤＬおよびゲート線（ゲート配線）ＧＬを形成する。
次いで、第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬ上を含む層間絶縁膜ＩＬ１上に、保護膜（図示せず）を形成する。この後、保護膜の一部を除去し、パッド領域を露出させる。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態４）
上記実施の形態の半導体装置（ＭＩＳＦＥＴ）の適用回路に制限はないが、例えば、ハーフブリッジ回路に適用することができる。
図２８は、ハーフブリッジ回路を有するインバータ回路の構成を示す図である。この回路は、第１のハーフブリッジ回路１ＨＢ、第２のハーフブリッジ回路２ＨＢ、およびパルス幅変調回路ＰＣを有し、直流電源ＤＣから直流信号が入力端子ＩＮ１およびＩＮ２に入力され、出力端子ＯＵＴ１およびＯＵＴ２から交流信号を出力する。
第１のハーフブリッジ回路１ＨＢは、ハイサイドトランジスタＴＲ１、ローサイドトランジスタＴＲ２を有する。第２のハーフブリッジ回路２ＨＢは、ハイサイドトランジスタＴＲ３、ローサイドトランジスタＴＲ４を有する。これらのトランジスタＴＲ１〜ＴＲ４は、それぞれ、パルス幅変調回路ＰＣから出力される制御信号Ａ〜Ｄにより、オンオフが制御される。
例えば、上記トランジスタＴＲ１〜ＴＲ４として、上記実施の形態の半導体装置（ＭＩＳＦＥＴ）を適用することができる。
例えば、ハイサイドトランジスタＴＲ１のソースノードは出力端子ＯＵＴ１であり、これより相対的に低い電圧を第４電極に印加することで、閾値制御が可能となる。
例えば、ハイサイドトランジスタＴＲ３のソースノードは出力端子ＯＵＴ２であり、これより相対的に低い電圧を第４電極に印加することで、閾値制御が可能となる。
例えば、ローサイドトランジスタＴＲ２のソースノードは入力端子ＩＮ２であり、これより相対的に低い電圧を第４電極に印加することで、閾値制御が可能となる。
例えば、ローサイドトランジスタＴＲ４のソースノードは入力端子ＩＮ２であり、これより相対的に低い電圧を第４電極に印加することで、閾値制御が可能となる。
ここで、ソースノードや第４電極は、固定電圧である必要はなく、適用回路の動作に応じて、各トランジスタのソースノードや第４電極の電圧が設定される。この際、例えば、図２９に示すように、第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓに、ソース電極ＳＥに印加される電圧（ソース電圧）より相対的に低い電圧を印加することにより、閾値制御が可能となる。図２９は、本実施の形態の半導体装置の構成を示す断面図である。
また、第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓにソース電極ＳＥに印加される電圧（ソース電圧）より相対的に低い電圧を印加することにより、閾値を大きくすることができるが、閾値を小さくしたい場合には、ソース電極ＳＥに印加される電圧（ソース電圧）より相対的に低い電圧を印加すればよい（図１６、図２７参照）。このように、第４電極４Ｅに、ソース電圧に印加される電圧と相対的に異なる電圧を印加することで、閾値制御が可能となる。言い換えれば、第４電極４Ｅに印加される電圧とソース電圧が相対的に異なれば、これらの電位が回路を介して連動して変化してもよい。
また、電位の印加の順に制限はないが、例えば、ソース、ドレイン間に高電圧が印加される前に、第４電極４Ｅに所定の電圧を印加することが好ましい。例えば、ソース電極にソース電位（０Ｖ）を印加→第４電極に外部電源から負電位を印加→ドレイン電極にドレイン電位（例えば、６００Ｖ）を印加→ゲート電極に調整された閾値電位を印加する。この場合、調整された閾値電位は、第４電極とソース電位と同電位とした場合の閾値電位より大きい電位となる。
なお、上記半導体装置は、ハーフブリッジ回路の他、ＰＦＣ（Power Factor Correction）回路など、高耐圧のデバイス性能が要求される回路に広く適用可能である。
（実施の形態５）
実施の形態１（図１）においては、第５の窒化物半導体層（障壁層）５Ｓ上に、ソース電極ＳＥとソース線ＳＬの積層部と、ドレイン電極ＤＥとドレイン線ＤＬの積層部とを設けたが、これらの部位を単層膜としてもよい。
図３０は、本実施の形態の半導体装置の構成を示す断面図である。図３０に示すように、本実施の形態の半導体装置においては、ソース電極部（ソース線部）とドレイン電極部（ドレイン線部）とが、単層膜で構成されている。これらの部位以外は、実施の形態１（図１）と同様であるため、その説明を省略する。
ソース電極部とドレイン電極部とを構成する単層膜は、金属膜Ｍよりなる。金属膜Ｍとしては、例えば、ＡｌＣｕ（ＡｌとＣｕの合金）膜を用いることができる。金属膜Ｍは、コンタクトホールＣ１を介して第５の窒化物半導体層（障壁層）５Ｓと接続されている。
金属膜Ｍの平面形状は、例えば、実施の形態１のソース線ＳＬおよびドレイン線ＤＬと同じ形状とすることができる。
以下に、図３１〜図４３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３１〜図４３は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図３１に示すように、まず、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）１Ｓ、第２の窒化物半導体層（電圧固定層）２Ｓ、第３の窒化物半導体層（チャネル下地層）３Ｓ、第４の窒化物半導体層（チャネル層）４Ｓおよび第５の窒化物半導体層（障壁層）５Ｓを順次形成する。これらの層は、実施の形態１の場合と同様にして形成することができる。
次いで、第５の窒化物半導体層（障壁層）５Ｓ上に、絶縁膜ＩＦ１として、窒化シリコン膜を堆積し、活性領域の周りに素子分離領域ＩＳＯを形成する（図３２）。窒化シリコン膜および素子分離領域ＩＳＯは、実施の形態１の場合と同様にして形成することができる。
次いで、図３３に示すように、溝Ｔを形成し、その上部にゲート絶縁膜ＧＩを形成する。溝Ｔおよびゲート絶縁膜ＧＩは、実施の形態１の場合と同様にして形成することができる。
次いで、図３４および図３５に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート電極ＧＥは、実施の形態１の場合と同様にして形成することができる。
次いで、図３６に示すように、ゲート電極ＧＥおよび絶縁膜ＩＦ１上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜を実施の形態１の場合と同様にして堆積する。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ビアホール（貫通孔）ＶＩＡを形成する（図３７、図３８）。例えば、層間絶縁膜ＩＬ１上に、ビアホールＶＩＡ形成領域に開口部を有するフォトレジスト膜Ｒ１を形成する。次いで、このフォトレジスト膜Ｒ１をマスクとして、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１、素子分離領域ＩＳＯおよび第２の窒化物半導体層（電圧固定層）２Ｓの一部をエッチングすることにより、ビアホールＶＩＡを形成する。言い換えれば、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１および素子分離領域ＩＳＯを貫通して第２の窒化物半導体層（電圧固定層）２Ｓの途中まで達するビアホールＶＩＡを形成する。層間絶縁膜ＩＬ１および絶縁膜ＩＦ１を、例えば、フッ素系のガスを用いてドライエッチングし、素子分離領域ＩＳＯおよび第２の窒化物半導体層（電圧固定層）２Ｓを、例えば、ＢＣｌ３などの塩素系のガスを用いてドライエッチングする。次いで、フォトレジスト膜Ｒ１を除去する。このビアホールＶＩＡの底面からは第２の窒化物半導体層（電圧固定層）２Ｓが露出する。
次いで、図３９に示すように、ビアホールＶＩＡ内を含む層間絶縁膜ＩＬ１上に、下地金属膜ＵＭとして、例えば、Ｎｉ（ニッケル）膜を、スパッタリング法などを用いて形成する。Ｎｉ膜は、例えば、５０ｎｍ程度の膜厚である。次いで、図４０に示すようにフォトリソグラフィ技術およびエッチング技術を用いて、ビアホールＶＩＡの内部にＮｉ膜を残存させる。即ち、ビアホールＶＩＡの内壁を覆うようにＮｉ膜を残存させる。
次いで、図４１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１および絶縁膜ＩＦ１中に、コンタクトホールＣ１を形成する。例えば、フッ素系のガスを用いたドライエッチングを行う。コンタクトホールＣ１は、ゲート電極ＧＥの両側の第５の窒化物半導体層（障壁層）５Ｓ上に形成される。
次いで、図４２および図４３に示すように、ビアホール（貫通孔）ＶＩＡ、ソース線（ソース配線）ＳＬ、ドレイン線（ドレイン配線）ＤＬおよびゲート線（ゲート配線）ＧＬを形成する。例えば、ビアホールＶＩＡ内（下地金属膜ＵＭ上）、コンタクトホールＣ１および層間絶縁膜ＩＬ１上に、金属膜Ｍとして、ＡｌＣｕ（ＡｌとＣｕの合金）膜を、スパッタリング法などを用いて形成する。ＡｌＣｕ膜は、例えば、１０００ｎｍ程度の膜厚である。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ビアホールＶＩＡおよびコンタクトホールＣ１の内およびその周辺にＡｌＣｕ膜を残存させる。これにより、下地金属膜ＵＭと金属膜Ｍの積層膜よりなる第４電極４Ｅと、金属膜Ｍの単層膜よりなるソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬを形成することができる。
次いで、第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬ上を含む層間絶縁膜ＩＬ１上に、保護膜（図示せず）を形成する。例えば、層間絶縁膜ＩＬ１上に、保護膜として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。この後、フォトリソグラフィ技術およびエッチング技術を用いて、保護膜の一部を除去する。具体的には、第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬのそれぞれの上に保護膜の開口部を設ける。この開口部がパッド領域となる（実施の形態２参照）。この開口部を介して、第４電極４Ｅ、ソース線ＳＬ、ドレイン線ＤＬおよびゲート線ＧＬのそれぞれに電圧（信号）を印加することができる。例えば、第４電極４Ｅは、外部電源と接続され、ソースパッドは、アースされる。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態においても、実施の形態１の場合と同様の効果を奏する。例えば、第４電極４Ｅを介して第２の窒化物半導体層（電圧固定層）２Ｓに独立して負電圧を印加することにより、閾値を大きくすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態においては、第４電極４Ｅを素子分離領域ＩＳＯに形成したが、第４電極４Ｅとソース電極ＳＥとが電気的に分離していれば、第４電極４Ｅを活性領域に設けてもよい。図４４は、本実施の形態の半導体装置の他の構成を示す断面図である。図４４においては、第４電極４Ｅとソース電極ＳＥとの間に素子分離領域ＳＯＩが設けられている。そして、この場合、第４電極４Ｅは、第５の窒化物半導体層（障壁層）５Ｓ、第４の窒化物半導体層（チャネル層）４Ｓおよび第３の窒化物半導体層（チャネル下地層）３Ｓを貫通し、その下方の第２の窒化物半導体層（電圧固定層）２Ｓまで到達するビアホールＶＩＡ内に設けられる。この場合、例えば、素子分離領域ＩＳＯを、略矩形のチップ領域の内部に、チップ領域の外周に沿って設け、素子分離領域ＩＳＯの外側に、チップ領域の外周に沿うように貫通孔を設けてもよい。この場合も、チップ領域の端部とビアホールＶＩＡの端部との最短距離を０．０１ｍｍ以上０．２ｍｍ以下とすることが望ましい。もちろん、実施の形態３の接合型の半導体装置等の場合においても、第４電極４Ｅを活性領域に設けてもよい。
［付記１］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
前記第４窒化物半導体層の上方に、第５窒化物半導体層を介して配置されたゲート電極と、
前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記第１窒化物半導体層と電気的に接続された接続電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第５窒化物半導体層の電子親和力は、前記第４窒化物半導体層の電子親和力より大きく、
前記接続電極は、前記第１電極と電気的に分離され、
前記接続電極に印加される電圧は、前記第１電極に印加される電圧と異なる、半導体装置。
［付記２］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
前記第４窒化物半導体層を貫通し、前記第３窒化物半導体層の途中まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記第１窒化物半導体層と電気的に接続された接続電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記接続電極に印加される電圧は、前記第１電極に印加される電圧と相対的に異なる、半導体装置。
１Ｓ 第１の窒化物半導体層（バッファ層）
２Ｓ 第２の窒化物半導体層（電圧固定層）
３Ｓ 第３の窒化物半導体層（チャネル下地層）
４Ｅ 第４電極
４Ｓ 第４の窒化物半導体層（チャネル層）
５Ｓ 第５の窒化物半導体層（障壁層）
６Ｓ 第６の窒化物半導体層（メサ型のゲート接合層）
ＢＯＸ 絶縁層
ＢＴ バイアス端子
ＢＵＦ 高抵抗バッファ層
Ｃ１ コンタクトホール
ＣＡ チップ領域
ＤＥ ドレイン電極
ＤＬ ドレイン線
ＤＰ ドレインパッド
ＥＰ エピタキシャル層
ＥＸ ｎ型の低濃度不純物領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＰ ゲートパッド
ｈ ホール
ＩＦ１ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＮ１ 入力端子
ＩＮ２ 入力端子
ＩＳＯ 素子分離領域
Ｍ 金属膜
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
ＰＣ パルス幅変調回路
ＰＷ ｐ型ウエル
Ｒ１ フォトレジスト膜
Ｓ 半導体層
ＳＳ 支持基板
ＳＤ ｎ型の高濃度不純物領域
ＳＥ ソース電極
ＳＬ ソース線
ＳＰ ソースパッド
ＳＵＢ 基板
ＳＷ 側壁膜
Ｔ 溝
ＴＲ１ ハイサイドトランジスタ
ＴＲ２ ローサイドトランジスタ
ＴＲ３ ハイサイドトランジスタ
ＴＲ４ ローサイドトランジスタ
ＵＭ 下地金属膜
ＶＩＡ ビアホール

Claims (2)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成された第４窒化物半導体層と、
    前記第４窒化物半導体層を貫通し、前記第３窒化物半導体層の途中まで到達する溝と、
    前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記第４窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    前記第１窒化物半導体層と電気的に接続された接続電極と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
    前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
    前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記接続電極は、前記第１電極と電気的に分離され、
    前記接続電極に印加される電圧は、前記第１電極に印加される電圧と異なり、
    前記接続電極と、前記第１電極とは、素子分離領域により電気的に分離され、
    前記接続電極は、前記第２窒化物半導体層、前記第３窒化物半導体層および前記第４窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する貫通孔の内部に配置され、
    前記素子分離領域は、略矩形のチップ領域の内部に、前記チップ領域の外周に沿って設けられ、
    前記貫通孔は、略矩形の前記チップ領域の内部であって、前記素子分離領域の外側に、前記チップ領域の外周に沿って設けられる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記貫通孔と、前記チップ領域の端部との距離は、０．２ｍｍ以下である、半導体装置。
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