CN107658334A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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冈本康宏
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Abstract

本申请涉及半导体器件和制造半导体器件的方法。提高了半导体器件的性能。半导体器件被配置为包括：在衬底之上依次形成的电压钳位层、沟道下层、沟道层和阻挡层；在穿过阻挡层的同时延伸到沟道层中部的沟槽；布置在沟槽内的栅极电极，在栅极电极和沟槽之间具有栅极绝缘膜；形成在栅极电极的两侧上的阻挡层之上的源极电极和漏极电极；以及第四电极，电耦合到电压钳位层。第四电极与源极电极电隔离，并且施加到第四电极的电压与施加到源极电极的电压不同。因此，可以执行阈值控制。例如，可以增加MISFET的阈值。

Description

半导体器件和制造半导体器件的方法
相关申请的交叉引用
在2016年7月25日提交的日本专利申请No.2016-145268的公开内容，包括说明书、附图和摘要通过引用整体并入本文。
技术领域
本发明涉及半导体器件和制造半导体器件的方法。具体地，本发明可以优选地应用于包括氮化物半导体的半导体器件。
背景技术
包括氮化物半导体的场效应晶体管可以执行高频操作，并且具有高耐压和低导通电阻的特性。因此，包括氮化物半导体的场效应晶体管用于功率电子系统的开关电源或逆变器中，并且由于高频操作而有助于减少外围无源元件的尺寸和重量以及由于低导通电阻而有助于减少损耗。
例如，日本未审专利申请公开No.2015-115582(JP-A-2015-115582)公开了一种关于具有电压钳位层的常关场效应晶体管的技术，其中电压钳位层通过延伸到电压钳位层的耦合部分而电耦合到源极电极。
日本未审专利申请公开No.2013-58791(JP-A-2013-58791)公开了一种包括在衬底上的缓冲层和在缓冲层上由p-GaN制成的下半导体层的MOSFET。MOSFET在下半导体层上包括载流子迁移层、形成在载流子迁移层上并被凹陷部分开的载流子供给层、形成为覆盖凹陷部分中的载流子迁移层的表面的栅极绝缘膜以及形成在栅极绝缘膜上的栅极电极。
发明内容
包括氮化物半导体的场效应晶体管使用在沟道层(例如GaN)和阻挡层(例如AlGaN)之间的异质界面处由氮化物半导体特有的正极化电荷产生的二维电子气。可以通过二维电子气减少源极和栅极之间或栅极与漏极之间的访问阻力。此外，通过去除阻挡层(例如，AlGaN)的一部分形成凹陷，并且在凹陷中形成MOS栅极结构，从而可以实现常关操作。
包括氮化物半导体的这种凹陷栅极型场效应晶体管的阈值在0V左右，同时根据MOS接口而变化。已经进行了研究以允许阈值接近例如作为Si器件的阈值的2V至3V。
例如，JP-A-2013-58791的MOSFET具有由p-GaN制成的下半导体层作为MOSFET沟道的下层以增加阈值。在JP-A-2015-115582中，电压钳位层和源极电极彼此电耦合以具有相同的电压，这抑制了由于漏极电压和特性变化引起的阈值的降低。
然而，通过研究，发明人已经发现，这些文献中描述的技术中的每一种都不能提供如下所述的足够的阈值调整范围，并且存在进一步改进半导体器件的配置的空间，以便将阈值调节为作为Si器件阈值的2V至3V。
从本说明书和附图的说明中可以清楚其他目的和新颖特征。
本申请中公开的一个典型实施例简要总结如下。
在本申请中公开的一个实施例的半导体器件中，在包括氮化物半导体的场效应晶体管的栅极电极下方提供电压钳位层，并且将与施加到源极电极的电压不同的电压施加到电压钳位层。
根据本申请中公开的一个实施例的制造半导体器件的方法包括提供通孔并在通孔中形成包括导电膜的耦合电极的步骤，所述通孔延伸到包括氮化物半导体的场效应晶体管的栅极电极下方的电压钳位层。耦合电极电耦合到与施加到源极电极的电压不同的电压。
根据本文公开的以下每个典型实施例中描述的半导体器件，可以改善半导体器件的特性。
根据本文公开的以下每个典型实施例中描述的制造半导体器件的方法，可以制造具有良好特性的半导体器件。
附图说明
图1是示出第一实施例的半导体器件的配置的截面图。
图2是示出第一实施例的半导体器件的制造工艺的截面图。
图3是示出第一实施例的半导体器件的制造工艺的平面图。
图4是示出第一实施例的半导体器件的制造工艺的截面图。
图5是示出第一实施例的半导体器件的制造工艺的截面图。
图6是示出第一实施例的半导体器件的制造工艺的平面图。
图7是示出第一实施例的半导体器件的制造工艺的截面图。
图8是示出第一实施例的半导体器件的制造工艺的截面图。
图9是示出第一实施例的半导体器件的制造工艺的平面图。
图10是示出第一实施例的半导体器件的制造工艺的截面图。
图11是示出第一实施例的半导体器件的制造工艺的平面图。
图12是示出第一实施例的半导体器件的制造工艺的截面图。
图13是示出第一实施例的半导体器件的制造工艺的截面图。
图14是示出第一实施例的半导体器件的制造工艺的截面图。
图15是示出第一实施例的半导体器件的制造工艺的平面图。
图16是示出外部电源电压与阈值电压之间的关系的曲线图。
图17是示出第一比较例子的半导体器件的配置的截面图。
图18A和图18B分别示出了第一实施例的半导体器件的栅极电极正下方的配置和能带图。
图19A和图19B分别示出了第二比较例子的半导体器件的栅极电极正下方的配置和能带图。
图20A和图20B分别示出了第三比较例子的半导体器件的栅极电极正下方的配置和能带图。
图21是示出第二实施例的半导体器件的配置的截面图。
图22是示出第二实施例的半导体器件的配置的平面图。
图23是示出第二实施例的半导体器件的配置的平面图。
图24是示出第二实施例的半导体器件的配置的平面图。
图25是示出第二实施例的半导体器件的配置的平面图。
图26是示出第三实施例的半导体器件的配置的截面图。
图27是示出外部电源电压和阈值电压之间的关系的曲线图。
图28示出具有半桥电路的逆变器电路的配置。
图29是示出第四实施例的半导体器件的配置的截面图。
图30是示出第五实施例的半导体器件的配置的截面图。
图31是示出第五实施例的半导体器件的制造工艺的截面图。
图32是示出第五实施例的半导体器件的制造工艺的平面图。
图33是示出第五实施例的半导体器件的制造工艺的截面图。
图34是示出第五实施例的半导体器件的制造工艺的截面图。
图35是示出第五实施例的半导体器件的制造工艺的平面图。
图36是示出第五实施例的半导体器件的制造工艺的截面图。
图37是示出第五实施例的半导体器件的制造工艺的截面图。
图38是示出第五实施例的半导体器件的制造工艺的平面图。
图39是示出第五实施例的半导体器件的制造工艺的截面图。
图40是示出第五实施例的半导体器件的制造工艺的截面图。
图41是示出第五实施例的半导体器件的制造工艺的截面图。
图42是示出第五实施例的半导体器件的制造工艺的截面图。
图43是示出第五实施例的半导体器件的制造工艺的平面图。
图44是示出第五实施例的半导体器件的制造工艺的截面图。
具体实施方式
尽管为了方便起见，以下实施例中的每一个可以在多个部分或实施例中被分开描述，但是除了特别限定的情况之外，它们彼此并非不相关，而是存在以下关系，其中一个是另一个的全部或部分的修改、应用、详细说明、补充说明等。在以下各实施例中，当提及元件等的数目(包括数量、数值、量和范围)时，除了特别限定的情况和对于数目原则上明确限于指定数目的情况之外，该数目不限于指定数目。换句话说，该数目可以不小于或不大于指定数目。
在以下各实施例中，除了特别限定的情况和构成元件在原则上被认为是不可缺少的情况以外，实施例的构成元件(包括要素步骤等)不一定是必不可少的。类似地，在下面的实施例中，当描述构成元件的形状、位置关系等时，除了特别限定的情况和对于这样的配置在原则上被认为不包括在内的情况，应包括与这种形状等基本上密切相关或类似的任何配置。在元件数目等(包括数量、数值、量和范围)中的每一项中也是如此。
在下文中，将参照附图详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同或相关的标记表示，并且省略重复的描述。如果存在多个相似的组件(位置)，则用于一般术语的标记可以被利用符号进一步标记以指示单个组件或特定位置。在下列实施例中，除了特别需要的情况之外，原则上不重复描述相同或相似的部分。
此外，为了更好的可视性，用于说明每个实施例的截面图可能不被画出。可以画一个平面图，以获得更好的可视性。
在截面图和平面图中，每个位置的大小与实际器件的尺寸不相对应，并且特定位置可以被示出为相对较大以获得更好的可视性。即使截面图对应于平面图，也可以将特定位置示出为相对较大，以获得更好的可视性。
第一实施例
现在参考附图详细描述第一实施例的半导体器件。
结构的描述
图1是示出第一实施例的半导体器件的配置的截面图。图1所示的第一实施例的半导体器件(半导体元件)1等是包括氮化物半导体的金属绝缘体半导体(MIS)型场效应晶体管(FET)。半导体器件可以用作高电子迁移率晶体管(HEMT)型的功率晶体管。第一实施例的半导体器件是所谓的凹陷栅极型半导体器件。
第一实施例的半导体器件在衬底SUB上具有高电阻缓冲层BUF。在其上形成高电阻缓冲层BUF之前，可以在衬底SUB上形成成核层。
例如，可以使用暴露(111)平面的由硅(Si)制成的半导体衬底作为衬底SUB。不仅可以使用硅也可以使用SiC或蓝宝石作为衬底SUB。还可以使用由GaN制成的衬底。在这种情况下，可以省略成核层。
成核层包括氮化物半导体层。例如，可以使用氮化铝(AlN)层作为成核层。高电阻缓冲层BUF包括一个或多个氮化物半导体层，每个氮化物半导体层包括被掺杂有形成深能级的杂质的氮化物半导体。例如，可以通过重复形成氮化镓(GaN)层和氮化铝(GaN)层的膜叠层(AlN/GaN膜)而形成可以被称为超晶格层的包括多个氮化物半导体层的超晶格结构，超晶格结构可用作高电阻缓冲层BUF。
衬底SUB上的任何氮化物半导体层(III-V族化合物半导体层)通常由III族面生长形成。
第一氮化物半导体层1S至第五氮化物半导体层5S依次设置在高电阻缓冲层BUF上。
第一氮化物半导体层(缓冲层)1S可以称为缓冲层。缓冲层包括例如未掺杂的AlGaN层(i-AlGaN层)。
第二氮化物半导体层(电压钳位层)2S可以称为电压钳位层。第二氮化物半导体层2S含有p型杂质(例如Mg)。换句话说，第二氮化物半导体层2S掺杂有p型杂质(例如Mg)。电压钳位层包括例如p-AlGaN层。
第三氮化物半导体层(沟道下层)3S可以被称为沟道下层。第三氮化物半导体层3S的电子亲和力基本上等于第二氮化物半导体层2S的电子亲和力(3S≈2S)。然而，第三氮化物半导体层3S可以具有比第二氮化物半导体层2S更大的电子亲和力(3S>2S)。通道下层包括例如未掺杂的AlGaN层(i-AlGaN层)。
第四氮化物半导体层(沟道层)4S可以称为沟道层或电子迁移层。第四氮化物半导体层4S的电子亲和力基本上等于或大于第二氮化物半导体层2S的电子亲和力(4S≥2S)。沟道层包括例如InGaN层。
第五氮化物半导体层(阻挡层)5S可以称为阻挡层。第五氮化物半导体层5S的电子亲和力小于第二氮化物半导体层2S的电子亲和力(5S<2S)。阻挡层包括例如AlGaN层。
绝缘膜IF1设置在第五氮化物半导体层(阻挡层)5S上。可以在绝缘膜IF1和第五氮化物半导体层5S之间设置另一氮化物半导体层(帽层)。帽层的电子亲和力大于第五氮化物半导体层(阻挡层)5S的电子亲和力。
第一实施例的MISFET包括：在第四氮化物半导体层(沟道层)4S上方的栅极电极GE，在其间具有栅极绝缘膜GI；和在栅极电极GE的两侧上的第五氮化物半导体层(阻挡层)5S上的源极电极SE和漏极电极DE。耦合到源极电极SE和漏极电极DE的源极线SL和漏极线DL分别设置在源极电极SE和漏极电极DE上。源极线SL和漏极线DL各自由下方的金属膜UM和金属膜M的膜叠层形成。该MISFET设置在由元件隔离区域ISO分隔的有源区域中。栅极电极GE设置在沟槽(凹陷)T中的栅极绝缘膜GI上，该沟槽(凹陷)T在穿过第五氮化物半导体层(阻挡层)5S的同时延伸到第四氮化物半导体层(沟道层)4S的中部。
在第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S之间的界面附近，在靠近第四氮化物半导体层(沟道层)4S的一侧产生二维电子气(2DEG)。当向栅极电极GE施加正电压(阈值电压)时，在栅极绝缘膜GI和第四氮化物半导体层(沟道层)4S之间的界面附近形成沟道。
二维电子气(2DEG)通过以下机制形成。构成第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S的、其每个都是基于氮化镓的半导体层的氮化物半导体层，具有彼此不同的电子亲和性(带隙)。因此，第五氮化物半导体层(阻挡层)5S由具有比第四氮化物半导体层(沟道层)4S的电子亲和性小的电子亲和性的氮化物半导体制成。因此，在这样的半导体层的结平面处形成阱型电势(参照图18)。电子在阱型电势内积聚，由此在第四氮化物半导体层(沟道层)4S与第五氮化物半导体层(阻挡层)5S之间的界面附近产生二维电子气(2DEG)。
在第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S之间的界面附近产生的二维电子气(2DEG)被其中具有栅极电极GE的沟槽T隔开。因此，第一实施例的半导体器件可以在没有向栅极电极GE施加正电压(阈值电压)的同时保持断开状态，并且可以在将正电压(阈值电压)施加到栅极电极GE的同时保持导通状态。以这种方式，半导体器件可以执行常关操作。
在第一实施例中，设置过孔VIA，该过孔VIA在穿过元件隔离区域ISO的同时延伸到元件隔离区域ISO下方的第二氮化物半导体层(电压钳位层)2S，并且在过孔VIA中设置第四电极(耦合电极、耦合部分)4E。具体地，MISFET是具有三个端子(栅极，源极，漏极)的器件，并且因为第四电极是除栅极电极GE、源极电极SE和漏极电极DE的三个电极之外的电极，所以该电极被称为“第四电极4E”。第四电极4E通过元件隔离区域与其他电极(源极电极SE和漏极电极DE)电隔离。第四电极4E电耦合到第二氮化物半导体层(电压钳位层)2S。第四电极4E与源极线SL或漏极线DL一样、也是由下面的金属膜UM和金属膜M的膜叠层形成。
从电压(电位)施加单元2P向第四电极4E施加第二电压，并且从电压施加单元1P向源极电极SE施加第一电压。施加到第四电极4E的第二电压不同于或低于第一电压(源极电压)。
具体地，源极电极SE耦合到接地电压。因此，电压施加单元1P是接地电压施加单元(接地)，并且第一电压是接地电压(0V)。第四电极4E与作为电压施加单元2P的外部电源(例如外部直流电源)耦合，并且第二电压为负电压。
以这种方式，第一实施例提供了一种包括氮化物半导体的凹陷栅极型MISFET，其中设置彼此电耦合的第二氮化物半导体层(电压钳位层)2S和第四电极4E，并且经由第四电极4E向第二氮化物半导体层(电压钳位层)2S施加低于施加到源极电极SE的电压(源极电压)的电压，从而可进行阈值控制。例如，可以增加MISFET的阈值。例如，可以将阈值调整为接近2V至3V，这是包括Si的器件的阈值。这些在后面详细描述。
制造方法的说明
现在参照图2至图15描述制造第一实施例的半导体器件的方法，同时进一步澄清半导体器件的配置。图2至图15包括示出第一实施例的半导体器件的制造工艺的截面图和平面图。
如图2所示，未图示的成核层、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)1S、第二氮化物半导体层(电压钳位层)2S、第三氮化物半导体层(沟道下层)3S、第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S依次形成在衬底SUB上。
例如，使用暴露(111)平面的p型硅(Si)制成的半导体衬底作为衬底SUB，并且例如通过金属有机化学气相沉积(MOCVD)工艺等、以厚度约为200nm来异质外延生长氮化铝(AlN)层作为衬底SUB上的成核层。
不仅可以使用硅而且可以使用SiC或蓝宝石用于衬底SUB。可以使用由GaN制成的衬底。在这种情况下，可以省略成核层。成核层和成核层后续的氮化物半导体层(III-V族化合物半导体层)中的任何层通常通过III族面生长(本文中的镓面生长或铝面生长)形成。
随后，通过重复形成氮化镓(GaN)层和氮化铝(AlN)层的膜叠层(AlN/GaN膜)，在成核层上形成超晶格结构作为高电阻缓冲层BUF。例如，通过使用金属有机化学气相沉积工艺等交替地异质外延生长约20nm厚的氮化镓(GaN)层和约5nm厚的氮化铝(AlN)层。例如，形成40层的膜叠层。
随后，例如，通过金属有机化学气相沉积工艺等，在高电阻缓冲层BUF上异质外延生长AlGaN层作为第一氮化物半导体层(缓冲层)1S。在不特意地掺杂有杂质的情况下生长AlGaN层。第一氮化物半导体层(缓冲层)1S的厚度例如为约200nm。Al组分为0至0.1，例如以AlxGa1-xN表示的x。
随后，例如，通过金属有机化学气相沉积工艺等在第一氮化物半导体层(缓冲层)1S上外延生长含有p型杂质的AlGaN层(p-AlGaN层)作为第二氮化物半导体层(电压钳位层)2S。例如，使用镁(Mg)作为p型杂质。例如，在掺杂有镁(Mg)的情况下，沉积约600nm的AlGaN层。沉积膜中的Mg浓度例如为约5×1018(5E18)cm-3。Al组分为0至0.1，例如以AlxGa1-xN表示的x。
随后，在第二氮化物半导体层(电压钳位层)2S上形成第三氮化物半导体层(沟道下层)3S。例如，通过金属有机化学气相沉积工艺等在第二氮化物半导体层(电压钳位层)2S上异质外延生长AlGaN层作为第三氮化物半导体层(沟道下层)3S。在不特意地掺杂有杂质的情况下生长AlGaN层。AlGaN层的厚度例如为约200nm。Al组分为0至0.1，例如以AlxGa1-xN表示的x。
随后，在第三氮化物半导体层(沟道下层)3S上形成第四氮化物半导体层(沟道层)4S。例如，通过金属有机化学气相沉积工艺等在第三氮化物半导体层(沟道下层)3S上异质外延生长InGaN层。在不特意地掺杂有杂质的情况下生长InGaN层。第四氮化物半导体层(沟道层)4S例如具有约50nm的厚度。In组分为0至0.15，例如以InyGa1-yN表示的y。
随后，例如，通过金属有机化学气相沉积工艺等在第四氮化物半导体层(沟道层)4S上异质外延生长AlGaN层作为第五氮化物半导体层(阻挡层)5S。在不特意地掺杂有杂质的情况下生长AlGaN层。例如，第五氮化物半导体层5S的厚度为约20nm。Al组分，例如以AlzGa1-zN表示的z，大于x且小于0.4(x<z<0.4)。第五氮化物半导体层(阻挡层)5S可以掺杂有n型杂质(例如Si)。
以这种方式，形成了包括第三氮化物半导体层(沟道下层)3S、第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S的叠层。在叠层中，在第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S之间的界面附近产生二维电子气(2DEG)。
随后，可以在第五氮化物半导体层(阻挡层)5S上形成另一氮化物半导体层(帽层)。例如，通过金属有机化学气相沉积工艺等在第五氮化物半导体层(阻挡层)5S上异质外延生长氮化镓层(GaN层)。在不特意地掺杂有杂质的情况下生长GaN层。帽层的厚度例如为约2nm。帽层可以掺杂有n型杂质(例如，Si)。
随后，通过等离子体增强化学气相沉积(PECVD)工艺等，在第五氮化物半导体层(阻挡层)5S上沉积例如约100nm的氮化硅膜作为绝缘膜IF1。
随后，在绝缘膜IF1上形成未图示的光致抗蚀剂膜，以通过光刻工艺打开元件隔离区域。随后，用光致抗蚀剂膜作为掩模注入硼离子以形成元件隔离区域ISO。因此，注入离子物质如硼(B)或氮(N)，从而改变晶体状态，导致更高的电阻。
例如，将硼离子穿过绝缘膜IF1以约5×1014(5E14)cm-2的密度注入到第三氮化物半导体层(沟道下层)3S、第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S的叠层中。注入能量例如为约120keV。调整硼离子的注入条件，使得注入深度，即元件隔离区域ISO的底部位于第三氮化物半导体层(沟道下层)3S的底部之下并且位于第二氮化物半导体层(电压钳位层)2S的底部之上。元件隔离区域ISO的底部位于稍后描述的过孔(VIA)的底部之上。以这种方式，形成元件隔离区域ISO。由元件隔离区域ISO围绕的区域用作有源区域。如图3所示，由元件隔离区域ISO包围的有源区域例如具有大致矩形的形状。随后，通过等离子体剥离工艺等除去光致抗蚀剂膜。
随后，如图4所示，形成沟槽T，并在其上形成栅极绝缘膜GI。首先，使用光刻技术和刻蚀技术对绝缘膜IF1进行图案化。例如，在绝缘膜IF1上形成具有在沟槽T的形成区域中的开口的未图示的光致抗蚀剂膜。随后，用未图示的光致抗蚀剂膜作为掩模刻蚀绝缘膜IF1。当使用氮化硅膜作为绝缘膜IF1时，例如使用诸如SF6的基于氟的气体进行干法刻蚀。随后，通过等离子体剥离工艺等除去未图示的光致抗蚀剂膜。
随后，用绝缘膜IF1作为掩模对第五氮化物半导体层(阻挡层)5S和第四氮化物半导体层(沟道层)4S进行干法刻蚀，以形成沟槽T，沟槽T在穿过第五氮化物半导体层(阻挡层)5S的同时延伸到第四氮化物半导体层(沟道层)4S的中部。例如，使用诸如BCl3的基于氯的气体作为刻蚀气体。随后，对沟槽T的表面进行酸处理(例如盐酸处理)。
随后，通过原子层沉积(ALD)工艺等，在包括在沟槽T内的绝缘膜IF1上沉积约100nm厚度的氧化铝膜作为栅极绝缘膜GI。随后，通过光刻技术在栅极电极形成区域中形成未图示的光致抗蚀剂膜，并且用未图示的光致抗蚀剂膜作为掩模刻蚀氧化铝膜以形成栅极绝缘膜GI。例如，使用诸如BCl2的基于氯的气体进行干法刻蚀。
随后，如图5和图6所示，栅极电极GE形成在栅极绝缘膜GI上。例如，通过溅射工艺等将厚度约100nm的氮化钛(TiN)膜作为导电膜沉积在栅极绝缘膜GI上。随后，通过光刻技术在栅极电极形成区域中形成未图示的光致抗蚀剂膜，并使用未图示的光致抗蚀剂膜作为掩模来刻蚀TiN膜以形成栅极电极GE。例如，使用基于氯的气体进行干法刻蚀。随后，通过等离子体剥离工艺等除去光致抗蚀剂膜。
随后，如图7所示，源极电极SE和漏极电极DE形成在栅极电极GE两侧上的第五氮化物半导体层(阻挡层)5S上。例如，使用光刻技术和刻蚀技术去除位于栅极电极GE的任一侧上的绝缘膜IF1的一部分。例如，使用基于氯的气体进行干法刻蚀。因此，露出第五氮化物半导体层(阻挡层)5S的一部分。
随后，通过溅射工艺等在绝缘膜IF1上形成包括钛(Ti)膜和其上的铝(Al)膜的膜叠层(Al/Ti)作为导电膜(欧姆电极材料)。氮化钛膜的厚度例如为约20nm，铝膜的厚度例如为约500nm。随后，通过例如光刻技术和刻蚀技术将膜叠层(Al/Ti)留在栅极电极GE的任一侧上，以形成源极电极SE和漏极电极DE。随后，例如在550℃进行约30分钟的热处理。通过热处理，使源极电极SE和漏极电极DE与相应电极之下的第五氮化物半导体层(阻挡层)5S欧姆接触。
随后，如图8和图9所示，例如，通过PECVD工艺等在包括栅极电极GE、源极电极SE和漏极电极DE上方的绝缘膜IF1之上沉积约2000nm的氧化硅膜作为层间绝缘膜IL1。可以使用所谓的TEOS膜作为氧化硅膜。TEOS膜是使用原硅酸四乙酯(TEOS)作为材料的CVD膜。
随后，通过光刻技术和刻蚀技术在层间绝缘膜IL1中形成接触孔C1。例如，使用基于氟的气体进行干法刻蚀。接触孔C1形成在源极电极SE、漏极电极DE和栅极电极GE中的每一个上。
随后，如图10和图11所示，形成过孔(通孔)VIA。例如，在包括接触孔C1内的层间绝缘膜IL1上形成具有在过孔VIA的形成区域中的开口的光致抗蚀剂膜R1。随后，用光致抗蚀剂膜R1作为掩模部分地刻蚀层间绝缘膜IL1、绝缘膜IF1、元件隔离区域ISO和第二氮化物半导体层(电压钳位层)2S中的每一个，从而形成过孔VIA。换句话说，形成过孔VIA，其在穿过层间绝缘膜IL1、绝缘膜IF1和元件隔离区域ISO的同时延伸到第二氮化物半导体层(电压钳位层)2S的中部。使用例如基于氟的气体对层间绝缘膜IL1和绝缘膜IF1进行干法刻蚀，并且使用基于氯的气体如BCl3对元件隔离区域ISO和第二氮化物半导体层(电压钳位层)2S进行干法刻蚀。随后，除去光致抗蚀剂膜R1。第二氮化物半导体层(电压钳位层)2S从过孔VIA的底部露出。源极电极SE、漏极电极DE和栅极电极GE都从接触孔C1的底部露出。
随后，如图12至图15所示，形成第四电极4E、源极线(源极互连)SL、漏极线(漏极互连)DL以及栅极线(栅极互连)GL。首先，如图12所示，例如，通过溅射工艺等形成作为下覆金属膜UM的镍(Ni)膜。Ni膜的厚度例如为约50nm。随后，如图13所示，通过光刻技术和刻蚀技术将Ni膜留在过孔VIA和接触孔C1内。具体地，留下Ni膜以覆盖过孔VIA和接触孔C1中每个的内壁。
随后，在层间绝缘膜IL1上、包括在过孔VIA和接触孔C1中每个内，形成导电膜。例如，通过溅射工艺等形成AlCu(Al和Cu的合金)作为金属膜M。AlCu膜的厚度例如为约1000nm。随后，通过光刻技术和刻蚀技术，将AlCu膜留在过孔VIA和接触孔C1中每个内的Ni膜上。因此，形成了第四电极4E，源极线SL、漏极线DL和栅极线GL，其分别包括下覆金属膜UM和金属膜M的膜叠层(图14和15)。
随后，在层间绝缘膜IL1上、包括在第四电极4E、源极线SL、漏极线DL和栅极线GL上方，形成未图示的保护膜。例如，通过CVD工艺等在层间绝缘膜IL1上沉积氮氧化硅(SiON)膜作为保护膜。随后，通过光刻技术和刻蚀技术去除保护膜的一部分。具体地，在第四电极4E、源极线SL、漏极线DL和栅极线GL的每一个上设置保护膜的开口。开口用作焊盘区域(参见第二实施例)。可以通过开口将电压(信号)施加到第四电极4E、源极线SL、漏极线DL和栅极线GL中的每一个。例如，第四电极4E耦合到外部电源，并且源极焊盘接地。
可以通过上述步骤形成第一实施例的半导体器件。这些步骤仅作为示例示出，并且可以通过其他步骤来制造第一实施例的半导体器件。
现在描述第一实施例的半导体器件(图1)的操作。当向第四电极4E外部施加DC电压时，第二氮化物半导体层(电压钳位层)2S具有与第四电极4E相同的电压，从而起到背栅极的作用。因此，可以控制晶体管的阈值。
栅极绝缘膜GI的厚度由ti表示，其相对介电常数由εi表示，从第二氮化物半导体层(电压钳位层)2S的顶部到MISFET的沟道区(栅极绝缘膜GI的底部)的距离由tp表示，第二氮化物半导体层的相对介电常数用εn表示，外部DC电压由Vsub表示，因此能够通过式(1)表示阈值(Vt)的变化δVt。
δVt＝(εn/tp)/(εi/ti)×Vsub···(1)
图16是示出外部电源电压与阈值电压之间的关系的曲线图。横轴表示外部电源电压(V)，纵轴表示阈值电压(V)。具体地，图16示出了在第一实施例的半导体器件(图1)中主要从作为电压施加单元2P的外部DC电源向第四电极4E施加负电压(外部电源电压)时的阈值电压的变化。假定栅极绝缘膜(包括本文中具有10的相对介电常数的Al2O3)的厚度为100nm，则图(a)表示第三氮化物半导体层3S的厚度为50nm的情况，图(b)表示第三氮化物半导体层3S的厚度为100nm的情况，图(c)表示第三氮化物半导体层3S的厚度为200nm的情况。源极电极SE的电压被假设为接地电压(0V)。
图16显示当外部电源电压从+1V变化到-5V时，在图(a)至(c)中任何一个中，阈值电压随外部电源电压的降低而增加。
图17是示出第一实施例的第一比较例子的半导体器件的配置的截面图。对应于图1中部分的任何部分用相同的附图标记表示，并且省略重复的描述。当如图17所示源极电极SE(0V)耦合到第四电极4E时，图16中的外部电源电压相应地为0V。当外部电源电压为0V时，对于50nm、100nm和200nm的第三氮化物半导体层3S的厚度，阈值分别为+2.0V、+1.2V和+0.6V。以这种方式，尽管阈值随着栅极绝缘膜的厚度减小而增加到+2.0V，但是不能实现在2V至3V的范围内的目标阈值。
另一方面，当从第二氮化物半导体层(电压钳位层)2S的顶部到MISFET的沟道区域(栅极绝缘膜GI的底部)的距离tp减小时，MISFET的沟道电阻由于含有p型杂质的第二氮化物半导体层(电压钳位层)2S而不利地增加。
另一方面，如第一实施例中那样，经由第四电极4E将负电压独立地施加到第二氮化物半导体层(电压钳位层)2S，从而阈值可以增加到+2.0V以上(图16)。例如，即使第三氮化物半导体层3S的厚度为200nm，对于为-5V的外部电源电压也可以将阈值调整为+2.6V。当对于厚度为100nm的第三氮化物半导体层3S、外部电源电压为-2.5V时，阈值可以调节到+3.1V。当对于厚度为50nm的第三氮化物半导体层3S、外部电源电压为-1.0V时，可以将阈值调节为+3.4V。以此方式，可以实现大于2V的目标阈值。
此外，在第一实施例中，可以通过调节外部电源电压来控制阈值，并且充分地提供从第二氮化物半导体层(电压钳位层)2S的顶部到MISFET的沟道区域(栅极绝缘膜GI的底部)的距离tp。例如，距离tp可以调节到50nm或更高。因此，可以抑制MISFET的性能劣化，例如由于p型杂质引起的沟道电阻的增加。
在第一实施例中，如上所述，可以实现作为Si器件的阈值的、例如大于2V的范围内的阈值。包括如第一实施例中的氮化物半导体的MISFET具有大至3.4eV的带隙，并且包括具有比Si的介电击穿强度高约10倍的介电击穿强度的氮化物半导体，这使得可以将关闭状态下源极和漏极之间的耐受电压调节达到650V或更高。由于绝缘膜没有夹在MISFET的沟道和含有p型杂质的第二氮化物半导体层(电压钳位层)2S之间，所以在晶体管操作期间产生的空穴不会积聚在沟道层附近。结果，空穴扩散到含有p型杂质的第二氮化物半导体层(电压钳位层)2S中，并且然后从第四电极4E排出到外部。这降低了操作中的特性的波动。
图18A和图18B分别示出了第一实施例的半导体器件的栅极电极正下方的配置和能带图。图19A和图19B分别示出了第二比较例子的半导体器件的栅极电极正下方的配置和能带图。图20A和图20B分别示出了第三比较例子的半导体器件的栅极电极正下方的配置和能带图。图18A、图19A和图20A分别示出截面图，图18B、图19B和图20B分别示出了能带图。
图19A示出了在所谓的SOI衬底上形成的Si器件MISFET，并且图20A示出了在所谓的体衬底上形成的另一Si器件MISFET。
SOI衬底包括由硅(Si)等制成的支撑衬底SS、在支撑衬底SS上的绝缘层BOX以及在绝缘层BOX上由Si制成的薄半导体层S。MISFET具有形成在半导体层S上的栅极电极GE和形成在栅极电极GE两侧的半导体层S中的源极区域和漏极区域，在栅极电极GE和半导体层S之间具有栅极绝缘膜GI1。源极区域和漏极区域各自具有LDD结构。具体地，源极区域和漏极区域各自包括以相对于栅极电极GE自对准的方式形成的n型低浓度杂质区域EX，以及相对于包括栅极电极GE和栅极电极GE的侧壁上的侧壁膜SW的复合体以自对准方式形成的n型高浓度杂质区域SD。n型高浓度杂质区域SD的杂质浓度高于n型低浓度杂质区域EX的杂质浓度。在该示例性情况下，在栅极电极GE的任一侧的半导体层S上布置含有高浓度的n型杂质(例如，磷(P)或砷(As))的外延层EP。因此，n型高浓度杂质区域SD包括外延层EP和半导体层S。
在配置有源区域的半导体层S之下的支撑衬底SS中布置包含p型杂质的p阱PW，并且经由偏置端子BT向p阱PW施加偏置电压，由此可以调节阈值(参照图19)。形成在体衬底上的MISFET具有与在SOI衬底上形成的MISFET的配置类似的配置(参见图20)。对于在体衬底上形成的MISFET，对与SOI衬底上形成的MISFET的各部分对应的每个部分赋予相同的附图标记，并且省略重复的说明。对于在体衬底上形成的MISFET，也可以经由偏置端子BT将偏置电压施加到p阱PW。耦合到偏置端子BT的区域PR是p型高浓度杂质区域。
从图19B和图20B之间的比较可以清楚地看出，在SOI衬底上形成的MISFET的情况下，尽管该MISFET与在体衬底上形成的MISFET相比具有改进的特性，但是绝缘层BOX起到大阻挡的作用，并因此由于冲击电离产生的空穴(h)导致往往出现扭结，从而导致特性的变化。相比之下，在第一实施例中，由于通过冲击电离产生的空穴(h)可以逃逸，所以不太可能发生扭结，导致特性的变化很小(参见图18B)。
第二实施例
虽然第一实施例(图15)被配置为使得在平面图中，在一个线性栅极电极GE的一侧设置一个线性源极电极SE，而在另一侧设置一个线性漏极电极DE，且在这些电极上设置各自的互连(源极线SL和漏极线DL)，但是可以适当地改变或修改互连和电极的布局。例如，每个互连可以具有梳状形状作为平面形状。
图21是示出第二实施例的半导体器件的配置的截面图。图22至图25都是示出第二实施例的半导体器件的配置的平面图。
图21的截面图与第一实施例(图1)中的相同。图12的截面图中的虚线区域对应于图22的平面图中沿着A-A的部分。现在参考图22等来描述第二实施例的半导体器件的平面布局。
如图22所示，漏极线DL的平面形状是具有在Y方向上的长边的矩形形状。多个线性漏极线DL在X方向以恒定间隔排列。源极线SL的平面形状是具有在Y方向上的长边的矩形形状。多个线性源极线SL在X方向以恒定间隔排列。源极电极SE和漏极电极DE在X方向交替布置。
作为与漏极电极DE的耦合部分的接触孔C1布置在漏极线DL之下。接触孔C1的平面形状例如是具有在Y方向上的长边的矩形形状。作为与源极电极SE的耦合部分的接触孔C1布置在源极线SL之下。接触孔C1的平面形状是具有在Y方向上的长边的矩形形状。
栅极电极GE布置在漏极线DL下方的漏极电极(DE)和源极线SL下方的源极电极(SE)之间。栅极电极GE具有长边在Y方向上的矩形形状。两个(一对)栅极电极GE布置在一个源极电极SE的两侧。以这种方式，对应于源极电极SE重复布置两个栅极电极GE。
漏极线DL通过漏极焊盘(也称为端子部分)DP耦合在一起。漏极焊盘DP布置成在漏极电极DE的一端侧(图22的下侧)沿着X方向延伸。换句话说，漏极线DL被布置成从在X方向延伸的漏极焊盘DP沿Y轴方向突出。这种形状可以被称为梳状形状。
源极线SL通过源极焊盘(也称为端子部分)SP耦合在一起。源极焊盘SP布置成在源极电极SE的另一端侧(图22的上侧)沿X方向延伸。换句话说，多个源极线SL布置成从在X方向延伸的源极焊盘SP沿Y轴方向突出。这种形状可以被称为梳状形状。
栅极电极GE通过栅极线GL耦合在一起。栅极线GL布置成在栅极电极GE的一端侧(图22的上侧)沿X方向延伸。换句话说，栅极电极GE被布置成从沿X方向延伸的栅极线GL沿Y轴方向突出。例如，栅极线GL耦合到布置在栅极线GL的X方向上的一侧(图23中的下侧)的栅极焊盘GP。
源极线SL、漏极线DL和栅极电极GE主要布置在由元件隔离区域ISO包围的有源区域(图22中的虚线区域)上。有源区域的平面形状是具有在X方向上的长边的矩形形状。另一方面，漏极焊盘DP、栅极线GL和源极焊盘SP被布置在元件隔离区域ISO上。栅极线GL被布置在有源区域和源极焊盘SP之间。
如图23所示，源极焊盘SP、漏极焊盘DP和源极焊盘SP在芯片区域CA中沿着Y方向依次排列。芯片区域CA包括设置在晶片(衬底)上的多个矩形区域。通过切割芯片区域CA之间的划片区域，从晶片切出半导体芯片。
图23中的虚线区域对应于图22的布局。当图22中的X和Y方向相应于图23中的X和Y方向时，给出如图24所示的布局。
如图24所示的漏极线DL、源极线SL和栅极电极GE因此设置在源极焊盘SP和漏极焊盘DP之间。沿X方向延伸的栅极线GL耦合到设置在图23或图24中下侧的栅极焊盘GP。栅极焊盘GP具有在X方向上延伸的较宽部分。源极焊盘SP、漏极焊盘DP和栅极焊盘GP各自经由导线耦合到外部端子。例如，第四电极4E沿芯片区域CA的端部设置成矩形环状。第四电极4E也具有在X方向上延伸的较宽部分。例如，第四电极4E通过使用所述较宽部分经由导线耦合到外部端子。
如图25所示，过孔VIA设置在第四电极4E的形成区域中。过孔VIA的底部(图25中的灰色区域)是第二氮化物半导体层(电压钳位层)2S和第四电极4E之间的耦合区域。
因此，沿着芯片区域CA的端部设置第四电极4E和过孔VIA以便围绕内部元件(MISFET)，从而能够将第二氮化物半导体层(电压钳位层)2S的电压有效地固定到低于施加到源极电极SE的电压(源极电压)的电压，从而导致容易的阈值控制。
当如图25所示沿着芯片区域CA的端部设置过孔VIA时，芯片区域CA的端部与过孔VIA的端部之间的最短距离理想为0.01mm至0.2mm。当过孔VIA设置在芯片区域CA的外周部分上时，由于用于芯片形成的处理，可能会在从外周向内约0.01mm处出现缺陷。如果过孔VIA设置在距离芯片区域CA的端部0.2mm或更多的芯片区域CA内，则限制其他焊盘的布局，并且由于过孔VIA过分靠内地设置，容易产生裂缝，这可能会影响内部元件。因此，如上所述，芯片区域CA的端部与过孔VIA的端部之间的最短距离优选为0.01mm至0.2mm。
例如，第一实施例(图15)的MISFET(用于评估基本特性的元件)具有40μm的栅极宽度，并且示出例如约10mA(0.25A/mm)的输出电流。另一方面，当第二实施例的MISFET具有例如1mm的栅极宽度和每个具有2.5mm宽度的两个重复区域，同时重复周期例如为20μm时，总栅极宽度为1mm×(2.5mm/0.02mm)×2＝250mm。如上所述，控制阈值的第四电极4E在半导体芯片的外周处与包含p型杂质的第二氮化物半导体层(电压钳位层)2S电接触。来自外部电源的DC电压被施加到第四电极4E的焊盘(较宽部分)。例如，可以在允许电流密度为0.25A/mm的MISFET中提取最大值为60A。以这种方式，允许用于20A的操作的三倍裕度。第二实施例的半导体器件的阈值测量揭示了外部电源电压和阈值电压之间的关系(参见图16)类似于第一实施例(图15)的MISFET(用于评估基本特性的元件)的关系。
以这种方式，在第二实施例中，也可以通过经由第四电极4E向第二氮化物半导体层(电压钳位层)2S独立地施加负电压来增加阈值(图16)。
第三实施例
尽管在第一实施例和第二实施例中的每一个中示例了凹陷栅极半导体器件，但是也可以使用具有另一种配置的半导体器件。例如，可以如在第三实施例中那样使用结型半导体器件，其中栅极结层被布置在栅极电极下方。
现在参考附图详细描述第三实施例的半导体器件。
结构的描述
图26是示出第三实施例的半导体器件的配置的截面图。第三实施例的半导体器件(半导体元件)是包括氮化物半导体的晶体管。半导体器件可以用作高电子迁移率晶体管(HEMT)型的功率晶体管。
在第三实施例的半导体器件中，如在第一实施例中那样，在衬底SUB上依次设置未图示的成核层、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)1S、第二氮化物半导体层(电压钳位层)2S、第三氮化物半导体层(沟道下层)3S、第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S。
成核层包括氮化物半导体层。高电阻缓冲层BUF包括掺杂有相对于氮化物半导体形成深能级的杂质的一个或多个氮化物半导体层。例如，可以使用包括多个氮化物半导体层的超晶格结构作为高电阻缓冲层BUF。
第一氮化物半导体层1S可以称为缓冲层。第二氮化物半导体层(电压钳位层)2S含有p型杂质(例如Mg)。第三氮化物半导体层(沟道下层)3S的电子亲和力基本上等于第二氮化物半导体层2S的电子亲和力(3S≈2S)。第四氮化物半导体层(沟道层)4S的电子亲和力基本上等于或大于第二氮化物半导体层2S的电子亲和力(4S≥2S)。第五氮化物半导体层(阻挡层)5S的电子亲和力小于第四氮化物半导体层4S的电子亲和力(5S<4S)。绝缘膜IF1设置在第五氮化物半导体层(阻挡层)5S上。
在第一实施例中描述的相应材料也可以用于衬底SUB、高电阻缓冲层BUF、第一至第五氮化物半导体层1S至5S以及绝缘膜IF1。
第三实施例的半导体元件包括：栅极电极GE，设置在第五氮化物半导体层(阻挡层)5S之上，其间具有第六氮化物半导体层(台面型栅极结层)6S；以及源极电极SE和漏极电极DE，在栅极电极GE两侧的第五氮化物半导体层(阻挡层)5S上。该半导体元件设置在由元件隔离区域ISO分隔的有源区域中。
第六氮化物半导体层(台面型栅极结层)6S的电子亲和性大于第五氮化物半导体层(阻挡层)5S的电子亲和力(6S>5S)。第六氮化物半导体层(栅极结层)6S优选地与栅极电极GE欧姆接触。
尽管在第四氮化物半导体层(沟道层)4S和第五氮化物半导体层5S之间的界面附近在接近第四氮化物半导体层(沟道层)4S的一侧产生二维电子气(2DEG)，但是因为第四氮化物半导体层(沟道层)4S的导带由于受主电离造成的负电荷而升高，所以在第六氮化物半导体层(栅极结层)6S之下没有形成二维电子气(2DEG)。因此，在第三实施例的半导体器件中，可以在没有对栅极电极GE施加正电压(阈值电压)的同时保持截止状态，并且可以在对栅极电极GE施加正电压(阈值电压)的同时保持导通状态。例如，阈值约为1.5V。
现在描述第三实施例的半导体器件(图26)的操作。当向第四电极4E外部施加DC电压时，第二氮化物半导体层(电压钳位层)2S具有与第四电极4E的电压相等的电压，从而起到背栅极的作用。因此，可以控制晶体管的阈值。
从栅极电极GE的底部(p+n结部)到第四氮化物半导体层(沟道层)4S与第五氮化物半导体层(阻挡层)5S之间的界面的距离由ts表示，并且从第二氮化物半导体层(电压钳位层)2S的顶部到第四氮化物半导体层(沟道层)4S与第五氮化物半导体层(阻挡层)5S之间的界面的距离由tp表示。氮化物半导体层的相对介电常数由εn表示，外部DC电压由Vsub表示，因此阈值(Vt)的变化δVt可以由式(2)表示。
δVt＝(εn/tp)/(εn/ts)×Vsub···(2)
图27是示出外部电源电压与阈值电压之间的关系的曲线图。横轴表示外部电源电压(V)，纵轴表示阈值电压(V)。具体地，图27示出了在第三实施例的半导体器件(图26)中从作为电压施加单元2P的外部DC电源向第四电极4E施加负电压(外部电源电压)时的阈值电压的变化。假设距离ts为20nm，图(a)示出了距离tp为50nm的情况，图(b)示出了距离tp为100nm的情况，图(c)示出距离tp为200nm的情况。源极电极SE的电压被假设为接地电压(0V)。
图27说明当外部电源电压从+1V变化到-5V时，在图(a)至(c)中的任一个中阈值电压随外部电源电压的降低而增加。
例如，当外部电源电压为0V时，对于50nm、100nm和200nm的距离tp，阈值分别为+1.9V、+1.7V和+1.6V。以这种方式，尽管阈值随着距离tp的减小而增加到近+2.0V，但是不能实现在2V到3V的范围内的目标阈值。
如在第三实施例中那样，通过第四电极4E将负电压独立地施加到第二氮化物半导体层(电压钳位层)2S，从而阈值可以增加到+2.0V以上(图27)。例如，即使距离tp为200nm，对于外部电源电压为-5V也可以将阈值调整为+2.1V。当对于距离tp为100nm，外部电源电压为-5V时，阈值可以调整到+2.7V。当对于距离tp为50nm的厚度，外部电源电压为-2.5V时，阈值可以调整到+2.9V。以此方式，可以实现大于2V的目标阈值。
以这种方式，第三实施例也提供了一种包括氮化物半导体的结型MISFET，其中提供与第二氮化物半导体层电耦合的第二氮化物半导体层(电压钳位层)2S和第四电极4E，并且经由第四电极4E向第二氮化物半导体层(电压钳位层)2S施加低于施加到源极电极SE的电压(源极电压)的电压，从而可以进行阈值控制。例如，可以增加常关FET的阈值。
制造方法的描述
现在参考图26描述制造第三实施例的半导体器件的方法，同时半导体器件的配置被进一步澄清。第三实施例的半导体器件可以通过与第一实施例中类似的步骤形成。
在衬底SUB上(参照图2)依次形成未图示的成核层、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)1S、第二氮化物半导体层(电压钳位层)2S、第三氮化物半导体层(沟道下层)3S、第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S。
随后，在第五氮化物半导体层(阻挡层)5S上形成第六氮化物半导体层(栅极结层)6S。例如，通过金属有机化学气相沉积工艺等异质外延生长含有p型杂质的氮化镓层(p-GaN层)。例如，使用镁(Mg)作为p型杂质。随后，通过光刻技术和刻蚀技术对第六氮化物半导体层(栅极结层)6S进行图案化。随后，如第一实施例中那样形成绝缘膜IF1和元件隔离区域ISO。随后，使用光刻技术和刻蚀技术，去除第六氮化物半导体层(栅极结层)6S上的绝缘膜IF1。
随后，在第六氮化物半导体层(栅极结层)6S上形成栅极电极GE。例如，通过溅射工艺等将氮化钛(TiN)膜作为导电膜沉积在第六氮化物半导体层(栅极结层)6S上，并对TiN膜进行图案化以形成栅极电极GE。
随后，如在第一实施例中那样，去除位于栅极电极GE的任意侧的绝缘膜IF1，并且在栅极电极GE两侧上的第五氮化物半导体层(阻挡层)5S上形成源极电极SE和漏极电极DE。
随后，如在第一实施例中那样，在绝缘膜IF1上、包括在栅极电极GE、源极电极SE和漏极电极DE上方，形成层间绝缘膜IL1，并且在层间绝缘膜IL1中形成接触孔C1。随后，形成过孔(通孔)VIA。
随后，如在第一实施例中那样，形成第四电极4E、源极线(源极互连)SL、漏极线(漏极互连)DL和栅极线(栅极互连)GL。
随后，在层间绝缘膜IL1上、包括在第四电极4E、源极线SL、漏极线DL和栅极线GL上方，形成未图示的保护膜。随后，去除保护膜的一部分以露出焊盘区域。
可以通过上述步骤形成第三实施例的半导体器件。这些步骤仅作为示例示出，并且第三实施例的半导体器件可以通过其他步骤来制造。
第四实施例
虽然第一至第三实施例中的每一个的半导体器件(MISFET)可以被应用于任何电路而不受限制，但是例如可以将半导体器件应用于半桥电路。
图28示出具有半桥电路的逆变器电路的配置。该电路包括第一半桥电路1HB、第二半桥电路2HB和脉宽调制电路PC，其中DC信号从DC电源DC发送到输入端子IN1和IN2，以及AC信号从输出端子OUT1和OUT2输出。
第一半桥电路1HB包括高侧晶体管TR1和低侧晶体管TR2。第二半桥电路2HB包括高侧晶体管TR3和低侧晶体管TR4。通过从脉宽调制电路PC输出的控制信号A至D进行相应晶体管TR1至TR4的导通/截止控制。
例如，可以将上述实施例之一的半导体器件(MISFET)应用为晶体管TR1至TR4中的每一个。
例如，高侧晶体管TR1的源极节点是输出端子OUT1，并且相对于源极节点的相对低的电压被施加到第四电极，从而可以执行阈值控制。
例如，高侧晶体管TR3的源极节点是输出端子OUT2，并且相对于源极节点的相对低的电压被施加到第四电极，由此可以执行阈值控制。
例如，低侧晶体管TR2的源极节点是输入端子IN2，并且相对于源极节点的相对低的电压被施加到第四电极，由此可以执行阈值控制。
例如，低侧晶体管TR4的源极节点是输入端子IN2，并且相对于源极节点的相对低的电压被施加到第四电极，由此可以执行阈值控制。
每个晶体管的源极节点的电压或第四电极的电压不需要是固定电压，而根据所应用的电路的操作来设置。此时，例如，如图29所示，相对于施加到源极电极SE的电压(源极电压)相对较低的电压经由第四电极4E施加到第二氮化物半导体层(电压钳位层)2S，从而可以进行阈值控制。图29是示出第四实施例的半导体器件的配置的截面图。
关于施加到源极电极SE的电压(源极电压)相对较低的电压经由第四电极4E施加到第二氮化物半导体层(电压钳位层)2S，从而可以增加阈值。当阈值被特意减小时，应施加相对于施加到源极电极SE的电压(源极电压)高的电压(参见图16和图27)。以这种方式，向第四电极4E施加与施加到源极电极的电压相对不同的电压，从而可以进行阈值控制。换句话说，当施加到第四电极4E的电压与源极电压相对不同时，这些电势可以经由电路彼此结合地变化。
尽管电势可以以任何顺序施加而不受限制，但是优选地例如在源极和漏极之间施加高电压之前，将预定电压施加到第四电极4E。例如，将源极电势(0V)施加到源极电极，然后从外部电源向第四电极施加负电势，然后将漏极电势(例如，600V)施加到漏极电极，然后将调整的阈值电势施加到栅极电极。在这种情况下，在第四电极具有等于源极电势的电势的情况下，调整后的阈值电势高于阈值电势。
半导体器件不仅可以广泛地应用于半桥电路，而且可以应用于每个需要高耐受电压的器件性能的电路，诸如功率因数校正(PFC)电路。
第五实施例
虽然在第一实施例(图1)中，源极电极SE和源极线SL的叠层部分以及漏极电极DE和漏极线DL的叠层部分设置在第五氮化物半导体层(阻挡层)5S上，但这些部分可以各自形成为单层膜。
图30是示出第五实施例的半导体器件的配置的截面图。如图30所示，第五实施例的半导体器件被设计成使得源极电极部分(源极线部分)和漏极电极部分(漏极线部分)各自由单层膜形成。其他部分与第一实施例(图1)中相似，因此，省略重复的描述。
构成源极电极部分或漏极电极部分的单层膜包括金属膜M。例如，可以使用AlCu(Al和Cu的合金)膜作为金属膜M。金属膜M经由接触孔与第五氮化物半导体层(阻挡层)5S耦合。
例如，金属膜M可以具有与第一实施例的源极线SL或漏极线DL的平面形状相同的平面形状。
现在参照图31至图43来描述制造第五实施例的半导体器件的方法，同时进一步澄清半导体器件的配置。图31至图43包括示出第五实施例的半导体器件的制造工艺的截面图和平面图。
如图31所示，未图示的成核层、高电阻缓冲层BUF、第一氮化物半导体层(缓冲层)1S、第二氮化物半导体层(电压钳位层)2S、第三氮化物半导体层(沟道下层)3S、第四氮化物半导体层(沟道层)4S和第五氮化物半导体层(阻挡层)5S依次形成在衬底SUB上。如第一实施例那样形成这些层。
随后，在第五氮化物半导体层(阻挡层)5S上沉积氮化硅膜作为绝缘膜IF1，并且在有源区域周围形成元件隔离区域ISO(图32)。可以如第一实施例那样形成氮化硅膜和元件隔离区域ISO。
随后，如图33所示，形成沟槽T，并且在其上形成栅极绝缘膜GI。可以如第一实施例中那样形成沟槽T和栅极绝缘膜GI。
随后，如图34和图35所示，将栅极电极GE形成在栅极绝缘膜GI上。栅极电极GE可以如第一实施例中那样形成。
随后，如图36所示，例如，如第一实施例那样，在栅极电极GE和绝缘膜IF1上方沉积氧化硅膜作为层间绝缘膜IL1。
随后，使用光刻技术和刻蚀技术形成过孔(通孔)VIA(图37和图38)。例如，在层间绝缘膜IL1上形成具有在过孔VIA的形成区域中的开口的光致抗蚀剂膜R1。随后，用光致抗蚀剂膜R1作为掩模来刻蚀层间绝缘膜IL1、绝缘膜IF1、元件隔离区域ISO、以及第二氮化物半导体层(电压钳位层)2S的一部分，由此形成过孔VIA。换句话说，形成过孔VIA，其在穿过层间绝缘膜IL1、绝缘膜IF1和元件隔离区域ISO的同时延伸到第二氮化物半导体层(电压钳位层)2S的中部。使用例如基于氟的气体对层间绝缘膜IL1和绝缘膜IF1进行干法刻蚀，并且使用基于氯的气体例如BCl3对元件隔离区域ISO和第二氮化物半导体层(电压钳位层)2S进行干法刻蚀。随后，除去光致抗蚀剂膜R1。第二氮化物半导体层(电压钳位层)2S从过孔VIA的底部露出。
随后，如图39所示，例如，通过溅射工艺等在层间绝缘膜IL1上、包括在过孔VIA内，形成镍(Ni)膜作为下覆金属膜UM。Ni膜的厚度例如为约50nm。随后，如图40所示，通过光刻技术和刻蚀技术将Ni膜留在过孔VIA内。具体地说，留下Ni膜以覆盖过孔VIA的内壁。
随后，如图41所示，通过光刻技术和刻蚀技术，在层间绝缘膜IL1和绝缘膜IF1中形成接触孔C1。例如，使用基于氟的气体进行干法刻蚀。接触孔C1形成在栅极电极GE的任一侧上的第五氮化物半导体层(阻挡层)5S上。
随后，如图42和图43所示，形成过孔(通孔)VIA、源极线(源极互连)SL、漏极线(漏极互连)DL以及栅极线(栅极互连)GL。例如，通过溅射工艺等在过孔VIA内(在下覆金属膜UM上)以及在接触孔C1和层间绝缘膜IL1上方形成AlCu(Al和Cu的合金)膜作为金属膜M。AlCu膜的厚度例如为约1000nm。随后，通过光刻技术和刻蚀技术将AlCu膜留在过孔VIA和接触孔C1中的每个中以及其周围。因此，可以形成包括基底金属膜UM和金属膜M的膜叠层的第四电极4E，并且形成每层包括金属膜M的单层膜的源极线SL、漏极线DL和栅极线GL。
随后，在层间绝缘膜IL1上、包括在第四电极4E、源极线SL、漏极线DL和栅极线GL上方，形成未图示的保护膜。例如，通过CVD工艺等，在层间绝缘膜IL1上沉积氮氧化硅(SiON)膜作为保护膜。随后，通过光刻技术和刻蚀技术去除保护膜的一部分。具体地，在第四电极4E、源极线SL、漏极线DL和栅极线GL中的每个上设置保护膜的开口。这样的开口用作焊盘区域(参见第二实施例)。可以经由开口将电压(信号)施加到第四电极4E、源极线SL、漏极线DL和栅极线GL中的每一个。例如，第四电极4E耦合到外部电源，并且源极焊盘接地。
可以通过上述步骤形成第五实施例的半导体器件。这些步骤仅作为示例示出，并且可以通过其他步骤来制造第五实施例的半导体器件。
这样，第五实施例也提供与第一实施例中相似的效果。例如，经由第四电极4E将负电压独立地施加到第二氮化物半导体层(电压钳位层)2S，从而可以增加阈值。
尽管此前已经根据本发明的一些实施例对本发明人完成的本发明进行了详细描述，但是本发明不限于此，并且应当理解，在不脱离本发明的主旨的情况下，可以在本发明的范围内进行各种修改或改变。
例如，虽然在第一至第四实施例中第四电极4E形成在元件隔离区域ISO中，但只要第四电极4E与源极电极SE电隔离，第四电极4E就可以形成在有源区域中。图44是图示第五实施例的半导体器件的另一配置的平面图。在图44中，元件隔离区域SOI设置在第四电极4E和源极电极SE之间。在这种情况下，第四电极4E设置在过孔VIA中，所述过孔VIA在穿过第五氮化物半导体层(阻挡层)5S、第四氮化物半导体层(沟道层)4S和第三氮化物半导体层(沟道下层)3S的同时，延伸到第三氮化物半导体层3S下方的第二氮化物半导体层(电压钳位层)2S。在这种情况下，例如，元件隔离区域ISO可以沿着芯片区域的外周设置在基本矩形的芯片区域内，并且通孔可以设置在元件隔离区域ISO外部，以沿着芯片区域的外周延伸。在这种情况下，芯片区域的端部与过孔VIA的端部之间的最短距离也理想地为0.01mm至0.2mm。应当理解，在第三实施例的结型半导体器件的情况下，第四电极4E也可以设置在有源区域中。
[补充标记1]
一种半导体器件，包括：
形成在衬底上方的第一氮化物半导体层；
形成在所述第一氮化物半导体层上方的第二氮化物半导体层；
形成在所述第二氮化物半导体层上方的第三氮化物半导体层；
形成在所述第三氮化物半导体层上方的第四氮化物半导体层；
布置在所述第四氮化物半导体层之上的栅极电极，在所述栅极电极和所述第四氮化物半导体层之间具有第五氮化物半导体层；
第一电极和第二电极，形成在所述栅极电极两侧的第四氮化物半导体层之上；和
电耦合到所述第一氮化物半导体层的耦合电极，
其中所述第二氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第三氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第四氮化物半导体层的电子亲和力小于所述第一氮化物半导体层的电子亲和力，
其中所述第五氮化物半导体层的电子亲和力大于所述第四氮化物半导体层的电子亲和力，
其中所述耦合电极与所述第一电极电隔离，并且
其中施加到所述耦合电极的电压与施加到所述第一电极的电压不同。
[补充标记2]
一种半导体器件，包括：
形成在衬底之上的第一氮化物半导体层；
形成在所述第一氮化物半导体层上方的第二氮化物半导体层；
形成在所述第二氮化物半导体层上方的第三氮化物半导体层；
形成在所述第三氮化物半导体层上方的第四氮化物半导体层；
在穿过所述第四氮化物半导体层的同时延伸到所述第三氮化物半导体层的中部的沟槽；
布置在所述沟槽中的栅极电极，在所述栅极电极与所述沟槽之间具有栅极绝缘膜；
第一电极和第二电极，形成在所述栅极电极两侧的第四氮化物半导体层之上；和
电耦合到所述第一氮化物半导体层的耦合电极，
其中所述第二氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第三氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第四氮化物半导体层的电子亲和力小于所述第一氮化物半导体层的电子亲和力，并且
其中施加到所述耦合电极的电压与施加到所述第一电极的电压相对不同。

Claims (20)

1.一种半导体器件，包括：
第一氮化物半导体层，形成在衬底上方；
第二氮化物半导体层，形成在所述第一氮化物半导体层上方；
第三氮化物半导体层，形成在所述第二氮化物半导体层上方；
第四氮化物半导体层，形成在所述第三氮化物半导体层上方；
沟槽，在穿过所述第四氮化物半导体层的同时延伸到所述第三氮化物半导体层的中部；
栅极电极，布置在所述沟槽中，在所述栅极电极和所述沟槽之间具有栅极绝缘膜；
第一电极和第二电极，形成在所述栅极电极的两侧上的所述第四氮化物半导体层上；和
耦合电极，电耦合到所述第一氮化物半导体层，
其中所述第二氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第三氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第四氮化物半导体层的电子亲和力小于所述第一氮化物半导体层的电子亲和力，
其中所述耦合电极与所述第一电极电隔离，并且
其中施加到所述耦合电极的电压与施加到所述第一电极的电压不同。
2.根据权利要求1所述的半导体器件，其中所述耦合电极耦合到外部电源。
3.根据权利要求2所述的半导体器件，其中施加到所述第一电极的电压是接地电压。
4.根据权利要求3所述的半导体器件，其中施加到所述耦合电极的电压低于所述施加到所述第一电极的电压。
5.根据权利要求1所述的半导体器件，其中所述第一氮化物半导体层包含p型杂质。
6.根据权利要求1所述的半导体器件，其中所述衬底包括选自Si、SiC、蓝宝石和GaN的材料。
7.根据权利要求1所述的半导体器件，还包括缓冲层，所述缓冲层包括在所述衬底和所述第一氮化物半导体层之间的氮化物半导体。
8.根据权利要求7所述的半导体器件，还包括成核层，所述成核层包括在所述衬底和所述缓冲层之间的氮化物半导体。
9.根据权利要求1所述的半导体器件，其中所述耦合电极通过元件隔离区域与所述第一电极电隔离。
10.根据权利要求9所述的半导体器件，其中所述耦合电极布置在通孔内，所述通孔在穿过所述元件隔离区域的同时延伸到所述第一氮化物半导体层。
11.根据权利要求9所述的半导体器件，其中所述耦合电极布置在通孔内，所述通孔在穿过所述第二氮化物半导体层、所述第三氮化物半导体层和所述第四氮化物半导体层的同时延伸到所述第一氮化物半导体层。
12.根据权利要求10所述的半导体器件，其中所述通孔沿着实质上矩形的芯片区域的外周设置在所述芯片区域内。
13.根据权利要求11所述的半导体器件，
其中所述元件隔离区域沿着实质上矩形的芯片区域的外周设置在所述芯片区域内，以及
其中所述通孔沿所述元件隔离区域外的实质上矩形的所述芯片区域的外周设置在所述芯片区域内。
14.根据权利要求12所述的半导体器件，其中所述通孔与所述芯片区域的端部之间的距离为0.2mm或更少。
15.根据权利要求13所述的半导体器件，其中所述通孔与所述芯片区域的端部之间的距离为0.2mm或更少。
16.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成第一氮化物半导体层；
在所述第一氮化物半导体层上方形成第二氮化物半导体层；
在所述第二氮化物半导体层上方形成第三氮化物半导体层；
在所述第三氮化物半导体层上方形成第四氮化物半导体层；
形成在穿过所述第四氮化物半导体层的同时延伸到所述第三氮化物半导体层的中部的沟槽；
在所述沟槽中形成栅极电极，在所述栅极电极和所述沟槽之间具有栅极绝缘膜；
在所述栅极电极的两侧上的所述第四氮化物半导体层之上形成第一电极和第二电极；和
形成延伸到所述第一氮化物半导体层的通孔，并且在所述通孔内形成包括导电膜的耦合电极，
其中所述第二氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第三氮化物半导体层的电子亲和力等于或大于所述第一氮化物半导体层的电子亲和力，
其中所述第四氮化物半导体层的电子亲和力小于所述第一氮化物半导体层的电子亲和力，
其中所述耦合电极形成在与所述第一电极电隔离的区域中，以及
其中所述耦合电极电耦合到与施加到所述第一电极的电压不同的电压。
17.根据权利要求16所述的方法，其中所述耦合电极耦合到外部电源，所述外部电压施加与所述施加到所述第一电极的电压不同的电压。
18.根据权利要求17所述的方法，其中所述第一电极电耦合到接地电压。
19.根据权利要求17所述的方法，其中所述耦合电极耦合到所述外部电源，所述外部电源施加比所述施加到所述第一电极的电压低的电压。
20.根据权利要求16所述的方法，其中所述第一氮化物半导体层包含p型杂质。
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