TWI803770B - 二極體、二極體的製造方法及電氣機器 - Google Patents

二極體、二極體的製造方法及電氣機器 Download PDF

Info

Publication number
TWI803770B
TWI803770B TW109128886A TW109128886A TWI803770B TW I803770 B TWI803770 B TW I803770B TW 109128886 A TW109128886 A TW 109128886A TW 109128886 A TW109128886 A TW 109128886A TW I803770 B TWI803770 B TW I803770B
Authority
TW
Taiwan
Prior art keywords
aforementioned
electrode
layer
gan layer
gate electrode
Prior art date
Application number
TW109128886A
Other languages
English (en)
Other versions
TW202121543A (zh
Inventor
河合弘治
八木修一
齊藤武尊
中村文彥
成井啟修
Original Assignee
日商Ｐｏｗｄｅｃ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商Ｐｏｗｄｅｃ股份有限公司 filed Critical 日商Ｐｏｗｄｅｃ股份有限公司
Publication of TW202121543A publication Critical patent/TW202121543A/zh
Application granted granted Critical
Publication of TWI803770B publication Critical patent/TWI803770B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66219—Diodes with a heterojunction, e.g. resonant tunneling diodes [RTD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thermistors And Varistors (AREA)
  • Bipolar Transistors (AREA)
  • Radar Systems Or Details Thereof (AREA)

Abstract

二極體係藉由雙閘極PSJ-GaN系FET所構成。此FET具有︰GaN層11、Alx Ga1-x N層12、未摻雜GaN層13及p型GaN層14。分別在Alx Ga1-x N層12上設有源極電極19及汲極電極20，在p型GaN層14上設有第1閘極電極15，在閘極絕緣膜17上設有第2閘極電極18，該第2閘極電極18設置於溝16的內部，該溝設置於該源極電極19與未摻雜GaN層13之間的部分的Alx Ga1-x N層12。源極電極19和第1閘極電極15和第2閘極電極18係彼此連接，或者，源極電極19和第2閘極電極18係彼此連接，且相對於源極電極19及第2閘極電極18，將正電壓施加於第1閘極電極15。

Description

二極體、二極體的製造方法及電氣機器
本發明係關於二極體、二極體的製造方法及電氣機器，尤其係關於藉由使用氮化鎵(GaN)系半導體之雙閘極(double gate)的極化超接面(Polarization Super Junction；PSJ)場效電晶體所構成之二極體及其製造方法、與使用此二極體的電氣機器。
以往，作為高耐壓功率二極體，已知有PSJ-GaN系二極體(參照專利文獻1、2)。此PSJ-GaN系二極體係由3端子的PSJ-GaN系場效電晶體(FET)所構成。此PSJ-GaN系FET典型而言，具有︰PSJ區域，包含依序積層之未摻雜GaN層、Alx Ga1-x N層及未摻雜GaN層；以及接觸區域，與此PSJ區域鄰接設置之由依序積層的未摻雜GaN層、Alx Ga1-x N層、未摻雜GaN層及p型GaN層。接著，在接觸區域的p型GaN層上設置閘極電極，夾著PSJ區域及接觸區域而在其兩側的部分之Alx Ga1-x N層上設置源極電極及汲極電極，源極電極與閘極電極相互接線。在藉由此PSJ-GaN系FET構成的PSJ-GaN系二極體中，源極電極及閘極電極構成陽極電極，汲極電極構成陰極電極。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特許第5828435號說明書(尤其參照段落0069、圖23) [專利文獻2]日本特許第5669119號說明書(尤其參照段落0117、圖34)
然而，上述習知的PSJ-GaN系二極體，雖然可高速地進行大功率的開關(switching)，但是因為導通電壓係大於或等於以往一般的GaN系肖特基二極體，所以在能量損失這點方面尚有改善的餘地。
於是，本發明所欲解決之課題在於提供一種可作為能夠高速地進行大功率的開關之高耐壓功率二極體使用，且比起以往的GaN系肖特基二極體更可降低導通電壓，可謀求降低能量損失之二極體及其製造方法。
本發明所欲解決的其他課題在提供使用了上述的二極體之高性能電氣機器。
為了解決上述課題，本發明提供一種二極體， 該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成， 前述雙閘極極化超接面GaN系場效電晶體具有︰ 第1GaN層； 前述第1GaN層上的Alx Ga1-x N層(0＜x＜1)； 未摻雜的第2GaN層，在前述Alx Ga1-x N層上且具有第1島狀的形狀； p型GaN層，在前述第2GaN層上且具有第2島狀的形狀； 源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述Alx Ga1-x N層上； 第1閘極電極，與前述p型GaN層電性連接；以及 第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述Alx Ga1-x N層， 前述第2閘極電極的閾值電壓為0V以上， 前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接，或者，前述源極電極和前述第2閘極電極係彼此電性連接，且相對於前述源極電極及前述第2閘極電極，正電壓被施加於前述第1閘極電極， 藉由前述源極電極、前述第1閘極電極及前述第2閘極電極或前述源極電極及前述第2閘極電極，而構成有陽極電極，藉由前述汲極電極構成有陰極電極。
在此二極體中，構成極化超接面區域之第1GaN層、Alx Ga1-x N層及第2GaN層的厚度、導電型、組成等，係例如依據專利文獻1、2的記載而決定。例如，第1GaN層及Alx Ga1-x N層典型而言係未摻雜，但亦可依需要低濃度地摻雜有p型雜質或n型雜質。Alx Ga1-x N層的Al組成x也是例如依據專利文獻1、2的記載而決定。和p型GaN層電性連接的第1閘極電極，典型而言係設置在p型GaN層上。於此情況，第1閘極電極所接觸之p型GaN層的表面的p型雜質濃度，為了降低接觸電阻(contact resistance)，較佳設定為高濃度。
在此二極體中，於未作動時，在AlxGa1-xN層和第2GaN層之間的異質界面附近的部分中之第2GaN層，形成二維電洞氣體(2DHG)，且，在第1GaN層和AlxGa1-xN層之間的異質界面附近的部分中之第1GaN層，形成二維電子氣體(2DEG)。在此二極體中，利用第1閘極電極的控制係常開型，利用第2閘極電極的控制係常閉型。藉由利用第1閘極電極的控制係常開型，利用第2閘極電極的控制係常閉型，在第2閘極電極沒有被施加閾值電壓Vth以上的電壓之狀態下，透過第2閘極電極正下方的2DEG中斷而使二極體關斷(off)，而一旦對第2閘極電極施加閾值電壓Vth以上的電壓時，則會以連接源極電極和汲極電極的方式形成由2DEG所構成的通道，二極體變成導通(on)。
為了將源極電極和第1閘極電極和第2閘極電極相互電性連接，典型而言，以覆蓋源極電極和第1閘極電極和第2閘極電極之方式設置電極。又，為了將源極電極和第2閘極電極相互電性連接，典型而言，以覆蓋源極電極和第2閘極電極的方式設置電極。
源極電極與第2GaN層之間的部分中之AlxGa1-xN層所設置的溝的部分之AlxGa1-xN層的厚度，一般為3nm以上100nm以下，典型而言為3nm以上30nm以下。
閘極絕緣膜係包含p型半導體或絕緣體。此p型半導體為例如p型GaN、p型InGaN，NiOx等，但並非限定於此。由於此p型半導體為薄膜，故空乏化中，所以被視為絕緣體，但是認為p類(p-like)者有提高通道的電子障壁之效果，漏電流會變少，因此是有效的。絕緣體為例如無機氧化物、無機氮化物、無機氮氧化物等，具體而言，可列舉例如：Al2O3、SiO2 、AlN、SiNx 、SiON等，但不受此所限。
上述的二極體係可藉由各種方法來製造，但較佳可藉由如下之方法來製造。
亦即，本發明係一種二極體的製造方法， 該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成， 前述雙閘極極化超接面GaN系場效電晶體具有︰ 第1GaN層； 前述第1GaN層上的Alx Ga1-x N層(0＜x＜1)； 未摻雜的第2GaN層，在前述Alx Ga1-x N層上且具有第1島狀的形狀； p型GaN層，在前述第2GaN層上且具有第2島狀的形狀； 源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述Alx Ga1-x N層上； 第1閘極電極，與前述p型GaN層電性連接；以及 第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述Alx Ga1-x N層， 前述第2閘極電極的閾值電壓為0V以上， 前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接，或者，前述源極電極和前述第2閘極電極係彼此電性連接，且相對於前述源極電極及前述第2閘極電極，正電壓被施加於前述第1閘極電極， 藉由前述源極電極、前述第1閘極電極及前述第2閘極電極或前述源極電極及前述第2閘極電極而構成有陽極電極，藉由前述汲極電極構成有陰極電極， 該二極體的製造方法之特徵為具有︰ 在基底基板的全面，依序沉積前述第1GaN層、前述Alx Ga1-x N層、前述第2GaN層及前述p型GaN層之步驟； 藉由將與前述溝的形成區域對應之部分的前述p型GaN層、前述第2GaN層及前述Alx Ga1-x N層蝕刻至前述Alx Ga1-x N層的中途的深度為止，而形成前述溝之步驟； 以埋住前述溝的方式在前述p型GaN層上沉積閘極絕緣膜形成用p型GaN層之步驟； 將前述閘極絕緣膜形成用p型GaN層及前述p型GaN層藉蝕刻圖案化，以形成前述第2島狀的形狀，並且形成前述閘極絕緣膜之步驟； 在前述Alx Ga1-x N層上形成前述源極電極及前述汲極電極之步驟； 在形成為前述第2島狀的形狀之前述閘極絕緣膜形成用p型GaN層及前述閘極絕緣膜上，分別形成前述第1閘極電極及前述第2閘極電極之步驟；及 形成覆蓋前述源極電極和前述第1閘極電極和前述第2閘極電極之電極、或覆蓋前述源極電極和前述第2閘極電極之電極的步驟。
又，本發明係一種二極體的製造方法， 該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成， 前述雙閘極極化超接面GaN系場效電晶體具有︰ 第1GaN層； 前述第1GaN層上的Alx Ga1-x N層(0＜x＜1)； 未摻雜的第2GaN層，在前述Alx Ga1-x N層上且具有第1島狀的形狀； p型GaN層，在前述第2GaN層上且具有第2島狀的形狀； 源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述Alx Ga1-x N層上； 第1閘極電極，與前述p型GaN層電性連接；以及 第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述Alx Ga1-x N層， 前述第2閘極電極的閾值電壓為0V以上， 前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接，或者，前述源極電極和前述第2閘極電極係彼此電性連接，且相對於前述源極電極及前述第2閘極電極，正電壓被施加於前述第1閘極電極， 藉由前述源極電極、前述第1閘極電極及前述第2閘極電極或前述源極電極及前述第2閘極電極而構成有陽極電極，藉由前述汲極電極構成有陰極電極， 該二極體的製造方法之特徵為具有︰ 在基底基板的全面，依序沉積前述第1GaN層、前述Alx Ga1-x N層、前述第2GaN層及前述p型GaN層之步驟； 將前述p型GaN層及前述第2GaN層藉由蝕刻分別圖案化成前述第2島狀的形狀及前述第1島狀的形狀之步驟； 在前述Alx Ga1-x N層上形成前述源極電極及前述汲極電極之步驟； 藉由將與前述溝的形成區域對應之部分的前述Alx Ga1-x N層蝕刻至其中途的深度為止，而形成前述溝之步驟； 在前述溝的內部形成前述閘極絕緣膜之步驟； 在前述p型GaN層及前述閘極絕緣膜上，分別形成前述第1閘極電極及前述第2閘極電極之步驟；以及 形成覆蓋前述源極電極和前述第1閘極電極和前述第2閘極電極之電極、或覆蓋前述源極電極和前述第2閘極電極之電極的步驟。
又，本發明係一種二極體的製造方法， 該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成， 前述雙閘極極化超接面GaN系場效電晶體具有︰ 第1GaN層； 前述第1GaN層上的Alx Ga1-x N層(0＜x＜1)； 未摻雜的第2GaN層，在前述Alx Ga1-x N層上且具有第1島狀的形狀； p型GaN層，在前述第2GaN層上且具有第2島狀的形狀； 源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述Alx Ga1-x N層上； 第1閘極電極，與前述p型GaN層電性連接；以及 第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述Alx Ga1-x N層， 前述第2閘極電極的閾值電壓為0V以上， 前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接，或者，前述源極電極和前述第2閘極電極係彼此電性連接，且相對於前述源極電極及前述第2閘極電極，正電壓被施加於前述第1閘極電極， 藉由前述源極電極、前述第1閘極電極及前述第2閘極電極或前述源極電極及前述第2閘極電極，而構成有陽極電極，藉由前述汲極電極構成有陰極電極， 該二極體的製造方法之特徵為具有︰ 在基底基板的全面，依序沉積前述第1GaN層、第1Alx Ga1-x N層及閘極絕緣膜形成用p型GaN層之步驟； 在前述閘極絕緣膜形成用p型GaN層上形成第1遮罩之步驟，該第1遮罩包含具有與前述溝同一形狀的無機絕緣體； 將前述第1遮罩使用於蝕刻遮罩並將前述閘極絕緣膜形成用p型GaN層藉由蝕刻圖案化以形成前述閘極絕緣膜之步驟； 將前述第1遮罩使用於沉積遮罩並在前述第1Alx Ga1-x N層上依序沉積第2Alx Ga1-x N層、前述第2GaN層及前述p型GaN層之步驟； 在前述p型GaN層上形成第2遮罩之步驟，該第2遮罩係包含具有與前述第2島狀的形狀同一形狀之無機絕緣體； 將前述第2遮罩使用於蝕刻遮罩並將前述p型GaN層藉由蝕刻圖案化之步驟； 以覆蓋前述第2遮罩的方式形成第3遮罩之步驟，該第3遮罩係包含具有與前述第1島狀的形狀同一形狀之無機絕緣體；將前述第3遮罩使用於蝕刻遮罩並將前述第2GaN層藉由蝕刻圖案化之步驟；在前述第2AlxGa1-xN層上形成前述源極電極及前述汲極電極之步驟，在前述p型GaN層及前述閘極絕緣膜上，分別形成前述第1閘極電極及前述第2閘極電極之步驟；以及形成覆蓋前述源極電極和前述第1閘極電極和前述第2閘極電極之電極、或覆蓋前述源極電極和前述第2閘極電極之電極的步驟。
又，本發明係一種電氣機器，其具有至少一個二極體，前述二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成，前述雙閘極極化超接面GaN系場效電晶體具有：第1GaN層；前述第1GaN層上的AlxGa1-xN層(0<x<1)；未摻雜的第2GaN層，在前述AlxGa1-xN層上且具有第1島狀的形狀；p型GaN層，在前述第2GaN層上且具有第2島狀的形狀；源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述AlxGa1-xN層上；第1閘極電極，與前述p型GaN層電性連接；以及第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述Alx Ga1-x N層， 前述第2閘極電極的閾值電壓為0V以上， 前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接，或者，前述源極電極和前述第2閘極電極係彼此電性連接，且相對於前述源極電極及前述第2閘極電極，正電壓被施加於前述第1閘極電極， 藉由前述源極電極、前述第1閘極電極及前述第2閘極電極或前述源極電極及前述第2閘極電極，而構成有陽極電極，藉由前述汲極電極構成有陰極電極。
此處，電氣機器係凡使用電力者全部包含在內，不問用途、功能、大小等，例如，電子機器、移動體(moving body)、動力裝置、建設機械、工具機等。電子機器乃係機器人(robot)、電腦、遊戲機、車用裝置、家電製品(空調等)、工業製品、手機、行動(mobile)裝置、IT設備(伺服器等)、太陽能發電系統使用的電力調節器(power conditioner)、送電系統等。交通運輸工具乃係鐵路車輛、汽車(電動車等)、二輪車、飛行器、火箭、太空船等。
在此電氣機器的發明中，除上述以外，關於上述二極體的發明已進行了說明。
根據此發明，藉由利用雙閘極極化超接面GaN系場效電晶體構成有二極體，可當作能夠高速地進行大功率的開關之高耐壓功率二極體使用，而且為二極體的導通電壓之第2閘極電極的閾值電壓Vth 與習知的GaN系肖特基二極體相比較之下更容易降低，因此，可達成減少能量損失。而且，使用此優異的二極體可實現高性能的電氣機器。
[用以實施發明的形態]
以下，就用以實施發明的形態(以下，稱為實施形態。)進行說明。
〈一實施形態〉 ［PSJ-GaN系二極體］ 說明關於根據一實施形態的PSJ-GaN系二極體。將此PSJ-GaN系二極體的基本構造顯示於圖1。此PSJ-GaN系二極體係藉由雙閘極PSJ-GaN系FET所構成。
如圖1所示，在此PSJ-GaN系二極體中，依序積層有GaN層11、未摻雜Alx Ga1-x N層12、未摻雜GaN層13及摻雜有Mg的p型GaN層14。GaN層11可未摻雜，也可低濃度地摻雜有p型或n型的雜質。未摻雜Alx Ga1-x N層12的Al組成x係為例如0.17≦x≦0.35，但並不限定於此。未摻雜GaN層13具有既定的島狀平面形狀。p型GaN層14具有比未摻雜GaN層13小的島狀平面形狀。雖省略了圖示，但在p型GaN層14的表面，設有比起此p型GaN層14更高濃度地摻雜了Mg的p+ 型GaN層。以下，p+ 型GaN層係設成包含於p型GaN層14。此等GaN層11、未摻雜Alx Ga1-x N層12、未摻雜GaN層13及p型GaN層14，係與例如專利文獻1、2所記載的PSJ-GaN系FET同樣。
在p型GaN層14上，第1閘極電極15係與p型GaN層14歐姆接觸而設置。第1閘極電極15只要與p型GaN層14歐姆接觸即可，基本上什麼樣的構成皆可，例如由Ni膜、Ni/Au積層膜等所構成。在未摻雜GaN層13之單側的局部未摻雜Alx Ga1-x N層12，設置溝16，在此溝16的內部埋入由p型半導體或絕緣體所構成的閘極絕緣膜17，在此閘極絕緣膜17上設置有第2閘極電極18。第2閘極電極18係由包含至少一種金屬的膜所構成，該至少一種金屬係選自例如包含Ti、Ni、Au、Pt、Pd、Mo及W的群組。溝16之局部的未摻雜Alx Ga1-x N層12的厚度，一般而言為3nm以上100nm以下，典型而言為3nm以上30nm以下。又，閘極絕緣膜17的厚度，一般而言為3nm以上100nm以下，典型而言為3nm以上30nm以下。以夾著未摻雜GaN層13之方式在未摻雜Alx Ga1-x N層12上設有源極電極19及汲極電極20。源極電極19相對於第2閘極電極18設置在與未摻雜GaN層13相反側的部分。
此PSJ-GaN系二極體中，未摻雜GaN層13當中之p型GaN層14靠汲極電極20側的端部至未摻雜GaN層13靠汲極電極20側的端部為止之間的部分、與其正下方的GaN層11及未摻雜Alx Ga1-x N層12係構成PSJ區域，p型GaN層14與其正下方的GaN層11、未摻雜Alx Ga1-x N層12及未摻雜GaN層13係構成閘極電極接觸區域。
在此PSJ-GaN系二極體中，未作動時(熱平衡時)，藉由壓電極化及自發極化，在未摻雜Alx Ga1-x N層12與未摻雜GaN層13間的異質界面的附近的部分之未摻雜GaN層13形成有2DHG，且在GaN層11與未摻雜Alx Ga1-x N層12間的異質界面的附近的部分之GaN層11形成有2DEG。
在此PSJ-GaN系二極體中，藉由第1閘極電極15的控制為常開型(normally on type)，藉由第2閘極電極18的控制為常閉型(normally off type)。第2閘極電極18的閾值電壓典型而言為0V以上0.9V以下。
此PSJ-GaN系二極體中之源極電極19、第1閘極電極15及第2閘極電極18的接線方式有兩種。圖2係顯示一個接線方式，將源極電極19、第1閘極電極15及第2閘極電極18彼此電性連接之方式。圖3係顯示另一個接線方式，將源極電極19及第2閘極電極18相互電性連接，且相對於此等源極電極19及第2閘極電極18將正的一定電壓施加於第1閘極電極15之方式。圖3所示的接線方式中，藉由將正的一定電壓施加於第1閘極電極15，有2DEG通道的載子(carrier)數增加，且通道傳導度增加之優點。
於此PSJ-GaN系二極體中，在圖2所示的接線方式中，源極電極19、第1閘極電極15及第2閘極電極18構成陽極電極，汲極電極20構成陰極電極，在圖3所示的接線方式中，源極電極19及第2閘極電極18構成陽極電極，汲極電極20構成陰極電極。此PSJ-GaN系二極體係藉由將電壓施加於構成陽極電極的源極電極19、第1閘極電極15及第2閘極電極18或者源極電極19及第2閘極電極18、與構成陰極電極的汲極電極20之間，而以二極體的形式作動。
為了進行圖2所示的接線，如圖4所示般以覆蓋源極電極19、第1閘極電極15及第2閘極電極18的方式形成由Au等所構成的電極21。為了進行圖3所示的接線，如圖5所示般以覆蓋源極電極19及第2閘極電極18的方式形成由Au等所構成的電極22。
［PSJ-GaN系二極體的作動］ 就藉雙閘極PSJ-GaN系FET所構成之PSJ-GaN系二極體的作動進行說明。
將藉雙閘極PSJ-GaN系FET所構成之PSJ-GaN系二極體的電流-電壓特性顯示於圖6。如圖6所示，起動電壓(turn-on voltage)、亦即導通電壓係第2閘極電極18的閾值電壓Vth 。圖6中，為了作比較，一併顯示一般的GaN系肖特基二極體之電流-電壓特性。相對於通常的GaN系肖特基二極體的閾值電壓為約0.9V，基於以下說明的理由，此PSJ-GaN系二極體的閾值電壓Vth 至少可為其以下，典型而言比其低得多。
圖7係模式地顯示MESFET型的一般的3端子FET。如圖7所示，於通道層101上設有閘極電極102、源極電極103及汲極電極104。對閘極電極102施加閘極電壓Vg ，對汲極電極104施加汲極電壓Vd 。源極電極103係接地。將此3端子FET的閾值電壓設為Vth 。在此3端子FET中使汲極電壓Vd 從0V朝正的側變化時的汲極電流(Id )-汲極電壓(Vd )特性，係如週知般成為如圖8的第1象限所示。在此，當Vg ＞Vth 時流動Id 。當使Vd 朝負側變化時，由於Vd ＜0，所以電流在汲極電極104側流動，此時，Id -Vd 特性出現在圖8的第3象限。為了在源極電極103與汲極電極104之間流動電流，必須為Vd -Vg ＞Vth 。再者，當Vg ＝0V時，係於Vd ＜-Vth 時流動電流。Vg ＝0V係如圖9所示，為源極電極103與閘極電極102的電壓相等之情況。若從圖8僅取出Vg ＝0V的Id -Vd 特性時，則成為如圖10所示。觀看圖10時，得知此Id -Vd 特性係導通電壓＝Vth 的二極體特性。換言之，圖9所示的FET，係與具有圖11所示的二極體特性之起動電壓Vth 的圖12所示二極體等效。其結果，此PSJ-GaN系二極體係具有圖6所示的特性。
［PSJ-GaN系二極體的製造方法］ 說明PSJ-GaN系二極體的製造方法的一例。
在基底基板(未圖示)的全面，藉由以往公知的MOCVD(有機金屬化學氣相沉積)法等，使未摻雜或低濃度地摻雜的GaN層11、未摻雜Alx Ga1-x N層12、未摻雜GaN層13及p型GaN層14依序沉積。作為基底基板，係可使用過往以來使用於GaN層的沉積之一般的基板，例如C面藍寶石基板、Si基板、SiC基板等。接著，進行未摻雜GaN層13及p型GaN層14的圖案化、朝未摻雜Alx Ga1-x N層12形成溝16，朝溝16埋入閘極絕緣膜17，形成第1閘極電極15、第2閘極電極18、源極電極19及汲極電極20，而製造圖1所示之PSJ-GaN系二極體。此外，在未摻雜Alx Ga1-x N層12藉由蝕刻形成溝16的情況下，依需要，在未摻雜Alx Ga1-x N層12的厚度方向的中途的深度，插入例如由In(Al)GaN等構成的蝕刻阻擋層。在使用圖2所示的接線方式的情況，如圖4所示般形成連接源極電極19、第1閘極電極15及第2閘極電極18的電極21。在使用圖3所示的接線方式的情況，係如圖5所示形成連接源極電極19及第2閘極電極18的電極22。
［實施例1］ 以如下的方式製造出PSJ-GaN系二極體。
首先，如圖13所示，在基底基板10的全面，藉由MOCVD法，使用TMG(三甲基鎵)作為Ga原料，使用TMA(三甲基鋁)作為Al原料，使用NH3 (氨)作為氮原料，使用N2 氣體及H2 氣體作為載子氣體，將低溫沉積(530℃)GaN緩衝層(未圖示)積層厚度30nm之後，使沉積溫度上升到1100℃，使GaN層11、未摻雜Alx Ga1-x N層12、未摻雜GaN層13及p型GaN層14依序沉積。作為基底基板10，係使用C面藍寶石基板。GaN層11的厚度為1.0μm，未摻雜Alx Ga1-x N層12的厚度為40nm，x＝0.25，未摻雜GaN層13的厚度為60nm，p型GaN層14的厚度為60nm，Mg濃度為5×1018 cm-3 ，p型GaN層14的表面之p+ 型GaN層的厚度為3nm，Mg濃度為5×1019 cm-3 。
其次，如圖14所示，藉由以往公知的光微影技術及利用Cl系氣體的ICP(感應耦合電漿)蝕刻技術，在未摻雜Alx Ga1-x N層12形成有溝16。亦即，在p型GaN層14上，於與形成溝16的區域對應的部分形成具有開口的阻劑圖案(未圖示)後，以此阻劑圖案作為遮罩，將p型GaN層14、未摻雜GaN層13及未摻雜Alx Ga1-x N層12蝕刻到未摻雜Alx Ga1-x N層12的厚度方向的中途的深度為止，以形成溝16。此時，溝16之局部的未摻雜Alx Ga1-x N層12的厚度設為約10nm。接著，藉由MOCVD法全面地沉積厚度約30nm的p型GaN層23。p型GaN層23係成為閘極絕緣膜17。
接著，將與元件分離區域(未圖示)對應之部分的GaN層11、未摻雜Alx Ga1-x N層12、未摻雜GaN層13及p型GaN層14蝕刻到GaN層11的厚度方向的中途的深度為止。然後，如圖15所示，將要形成第2閘極電極18、PSJ區域及第1閘極電極15之區域的表面以既定形狀的阻劑圖案(未圖示)遮罩並將p型GaN層23及p型GaN層14依序蝕刻，而使未摻雜GaN層13的表面露出。其次，將要形成源極電極19及汲極電極20之區域的表面以既定形狀的阻劑圖案(未圖示)遮罩並將未摻雜GaN層13進行蝕刻，而使未摻雜Alx Ga1-x N層12的表面露出。
其後，在與要形成源極電極19及汲極電極20的區域對應之部分，形成具有開口的阻劑圖案(未圖示)，其次，在基板全面，藉由真空蒸鍍法依序形成有Ti膜(5nm)、Al膜(50nm)、Ni膜(10nm)及Au膜(150nm)後，將阻劑圖案連同形成於其上的Ti/Al/Ni/Au積層膜一起除去(剝離(lift-off))，如圖16所示，於未摻雜Alx Ga1-x N層12上形成有源極電極19及汲極電極20。其後，在氮(N2 )氣體環境中進行於800℃下、60秒的急速熱處理(Rapid Thermal Annealing;RTA)，使源極電極19及汲極電極20與未摻雜Alx Ga1-x N層12歐姆接觸。
接著，如圖17所示，在與要形成第1閘極電極15及第2閘極電極18的區域對應之部分，形成具有開口的阻劑圖案(未圖示)，接著，在基板全面藉由真空蒸鍍法依序形成有Ni膜(30nm)及Au膜(200nm)後，將阻劑圖案連同形成於其上的Ni/Au積層膜一起除去，而形成有第1閘極電極15及第2閘極電極18。其後，在N2 氣體環境中進行500℃、3分鐘的熱處理，使第1閘極電極15及第2閘極電極18分別與p型GaN層14、23歐姆接觸。
接著，如圖18所示，在與跨越第2閘極電極18與第1閘極電極15的區域對應之部分，形成具有開口的阻劑圖案(未圖示)，接著，在基板全面藉由真空蒸鍍法形成有Au膜(300nm)後，將阻劑圖案連同形成於其上的Au膜一起除去，而形成有將第2閘極電極18和第1閘極電極15電性連接之電極24。
藉由以上，製造出目標之PSJ-GaN系二極體。
如以上方式所製造之構成PSJ-GaN系二極體的雙閘極PSJ-GaN系FET的等效回路顯示於圖19。圖19中，S、D、G1、G2係分別表示源極電極19、汲極電極20、第1閘極電極15、第2閘極電極18，G係表示將G1、G2統合者。將作為此3端子FET的雙閘極PSJ-GaN系FET的ID -VD 特性經測定的結果顯示於圖20。此測定係進行至VD ＝-5V～+10V為止，Vg ＝-1V至+2V為止。由圖20清楚得知，Vth 為大約0V。
將從圖20僅取出Vg ＝0V的ID -VD 特性者顯示於圖21。因為是Vg ＝0V，所以此時的ID -VD 特性係連接了圖19中的G與S之2端子元件的特性。由圖21清楚得知，可得到起動電壓、亦即導通電壓Von ＝約0.3V的二極體特性。
此外，圖21所示的二極體特性係藉由以下方式得到：透過以元件的外部連接源極電極19和第1閘極電極15及第2閘極電極18，來測定作為2端子元件的ID -VD 特性，而如圖22所示，藉由以覆蓋源極電極19、第1閘極電極15及第2閘極電極18的方式形成電極21，能夠將源極電極19和第1閘極電極15及第2閘極電極18以元件內部連接。如圖23所示，將此時的源極電極19(S)、第1閘極電極15(G1)及第2閘極電極18(G2)設為陽極電極，將汲極電極20(D)設為陰極電極。如圖24所示，此時，若設陽極電壓VA 為+軸，則電流的極性會從圖21所示者反轉而成為通常的二極體表現。
［實施例2］ 以如下之方式製造PSJ-GaN系二極體。
首先，與實施例1同樣地，在基底基板10的全面，依序沉積GaN層11、未摻雜Alx Ga1-x N層12、未摻雜GaN層13及p型GaN層14。
接著，將與元件分離區域(未圖示)對應之部分的GaN層11、未摻雜Alx Ga1-x N層12、未摻雜GaN層13及p型GaN層14蝕刻到GaN層11的厚度方向的中途的深度為止。接著，如圖25所示，將p型GaN層14藉由蝕刻圖案化成既定形狀以使未摻雜GaN層13露出後，將未摻雜GaN層13藉由蝕刻圖案化成既定形狀以使未摻雜Alx Ga1-x N層12露出。
如圖26所示，與實施例1同樣地，在未摻雜Alx Ga1-x N層12上形成源極電極19及汲極電極20後，於N2 氣體環境中於800℃下，進行60秒的RTA，使源極電極19及汲極電極20與未摻雜Alx Ga1-x N層12歐姆接觸。
然後，如圖27所示，在與形成第2閘極電極18的區域對應之部分，形成了具有開口的阻劑圖案(未圖示)後，以此阻劑圖案作為遮罩蝕刻未摻雜Alx Ga1-x N層12，藉此形成了溝16。此時，溝16之局部的未摻雜Alx Ga1-x N層12的厚度設為約10nm。接著，將阻劑圖案保持原樣，在基板全面藉由濺鍍法依序形成有NiO膜(20nm)及TiN膜(10nm)後，將阻劑圖案連同形成於其上的NiO/TiN積層膜一起除去。NiO膜及TiN膜之合計的厚度係與溝16的深度大致相同。如此，在溝16的部分，形成了與閘極絕緣膜17對應之NiO膜25及其上的TiN膜26後，為了NiO膜25的安定化而在N2 氣體環境中進行熱處理。在此，TiN膜26係用以防止熱處理時氧(O)從NiO膜25脫落之蓋帽層(cap layer)。
接著，如圖28所示，在與形成第1閘極電極15及第2閘極電極18的區域對應之部分，形成具有開口的阻劑圖案(未圖示)，然後，在基板全面藉由真空蒸鍍法依序形成有Ni膜(50nm)及Au膜(150nm)後，將阻劑圖案連同形成於其上的Ni/Au積層膜一起除去，而形成了第1閘極電極15及第2閘極電極18。然後，在N2 氣體環境中於500℃下，進行1分鐘的熱處理，使第1閘極電極15及第2閘極電極18分別與p型GaN層14及NiO膜25歐姆接觸。然後，在與形成電極22的區域對應之部分，形成具有開口的阻劑圖案(未圖示)，其次，在基板全面藉由真空蒸鍍法形成了Au膜(200nm)後，將阻劑圖案連同形成於其上的Au膜一起除去，形成了覆蓋源極電極19及第2閘極電極18之電極22。
藉由以上，製得目標之PSJ-GaN系二極體。
［實施例3］ 以如下之方式製造PSJ-GaN系二極體。
首先，如圖29所示，在基底基板10的全面，藉由MOCVD法依序沉積GaN層11、未摻雜Alx Ga1-x N層12及p型GaN層23。GaN層11的厚度為1.0μm，未摻雜Alx Ga1-x N層12的厚度為10nm，x＝0.25，p型GaN層23的厚度為60nm，Mg濃度為5×1018 cm-3 。p型GaN層23最後成為閘極絕緣膜17。然後，在p型GaN層23上藉由真空蒸鍍法形成厚度0.35μm之SiO2 膜27後，將此SiO2 膜27藉由蝕刻而圖案化成與閘極絕緣膜17對應的既定形狀。
接著，如圖30所示，以如此般地經圖案化的SiO2 膜27作為遮罩，將p型GaN層23蝕刻且圖案化至未摻雜Alx Ga1-x N層12露出為止。
如圖31所示，藉由MOCVD法，全面地使未摻雜Alx Ga1-x N層28、未摻雜GaN層13及p型GaN層14依序沉積。未摻雜Alx Ga1-x N層28的厚度為30nm，x＝0.25，未摻雜GaN層13的厚度為65nm，p型GaN層14的厚度為65nm，Mg濃度為5×1018 cm-3 ，p型GaN層14的表面之p+ 型GaN層的厚度為3nm，Mg濃度為5×1019 cm-3 。此時，此等未摻雜Alx Ga1-x N層28、未摻雜GaN層13及p型GaN層14並沒有沉積於SiO2 膜27上。在此情況下，未摻雜Alx Ga1-x N層12與其上的未摻雜Alx Ga1-x N層28之全體係對應於圖1所示的未摻雜Alx Ga1-x N層12。
其次，如圖32所示，在維持殘留有SiO2 膜27的情況下，全面地形成有厚度0.2μm的SiO2 膜28之後，將此SiO2 膜28圖案化成與最後形成的p型GaN層14對應之形狀，以如此般地經圖案化的SiO2 膜28作為遮罩，而將p型GaN層14蝕刻並圖案化至未摻雜GaN層13露出為止。
如圖33所示，在維持殘留有SiO2 膜27、28的情況下，進一步全面地形成有厚度0.2μm的SiO2 膜29之後，將此SiO2 膜29圖案化成與最後形成的未摻雜GaN層13對應之形狀，以如此般地經圖案化的SiO2 膜29作為遮罩，而將未摻雜GaN層13蝕刻並圖案化至未摻雜Alx Ga1-x N層28露出為止。
接著，如圖34所示，與實施例1同樣地，在未摻雜Alx Ga1-x N層28上形成源極電極19及汲極電極20，在N2 氣體環境中且於800℃下，進行60秒的RTA，藉此使源極電極19及汲極電極20與未摻雜Alx Ga1-x N層28歐姆接觸。
如圖35所示，將SiO2 膜27、28、29藉蝕刻除去後，與實施例2同樣地，將第1閘極電極15及第2閘極電極18分別形成於p型GaN層14及p型GaN層23上，並使之分別與其等歐姆接觸。
如圖36所示，在與跨源極電極19和第2閘極電極18的區域對應之部分，形成具有開口的阻劑圖案(未圖示)，接著，於基板全面藉由真空蒸鍍法依序形成有Ti膜(5nm)及Au膜(200nm)後，將阻劑圖案連同形成於其上的Ti/Au積層膜一起除去，而形成了將源極電極19和第2閘極電極18電性連接之電極22。
根據以上，製得設為目標之PSJ-GaN系二極體。
如以上所示，根據此一實施形態，PSJ-GaN系二極體係藉由雙閘極PSJ-GaN系FET所構成，藉此可將大功率的開關作為能夠高速地進行之高耐壓功率二極體使用，而且，可將為二極體的導通電壓之第2閘極電極18的閾值電壓Vth 設為0V以上0.9V以下，例如可設為比習知的GaN系肖特基二極體更低的0.3V，因此，可謀求能量損失的降低。如此，藉由可謀求降低能量損失，而可得到低耗電及低發熱的PSJ-GaN系二極體，藉此可謀求PSJ-GaN系二極體的小型化。且，使用此優異的PSJ-GaN系二極體，可實現高性能的電氣機器。
以上，雖具體地說明關於本發明的一實施形態及實施例，惟本發明並不侷限於上述的實施形態及實施例，可進行基於本發明的技術思想之各種變形。
例如，在上述的實施形態及實施例中所列舉的數值、構造、形狀、材料等充其量只是例子，亦可依需要，使用與此等不同的數值、構造、形狀、材料等。
10:基底基板 11:GaN層 12:未摻雜Alx Ga1-x N層 13:未摻雜GaN層 14:p型GaN層 15:第1閘極電極 16:溝 17:閘極絕緣膜 18:第2閘極電極 19:源極電極 20:汲極電極 21,22,24:電極 23:p型GaN層 25:NiO膜 26:TiN膜 27:SiO2 膜 28:未摻雜Alx Ga1-x N層 29:SiO2 膜 101:通道層 102:閘極電極 103:源極電極 104:汲極電極 Vg :閘極電壓 Vd :汲極電壓 Vth :閾值電壓 Id :汲極電流
圖1係顯示本發明的一實施形態之PSJ-GaN系二極體之剖面圖。 圖2係顯示本發明的一實施形態之PSJ-GaN系二極體的電極間之一個接線方式之示意圖。 圖3係顯示本發明的一實施形態之PSJ-GaN系二極體的電極間之另一個接線方式之示意圖。 圖4係顯示使用圖2所示接線方式之本發明的一實施形態之PSJ-GaN系二極體的剖面圖。 圖5係顯示使用圖3所示接線方式之本發明的一實施形態之PSJ-GaN系二極體的剖面圖。 圖6係顯示本發明的一實施形態之PSJ-GaN系二極體的電流-電壓特性之示意圖。 圖7係用以說明本發明的一實施形態之PSJ-GaN系二極體的作動原理之示意圖。 圖8係用以說明本發明的一實施形態之PSJ-GaN系二極體的作動原理之示意圖。 圖9係用以說明本發明的一實施形態之PSJ-GaN系二極體的作動原理之示意圖。 圖10係用以說明本發明的一實施形態之PSJ-GaN系二極體的作動原理之示意圖。 圖11係用以說明本發明的一實施形態之PSJ-GaN系二極體的作動原理之示意圖。 圖12係用以說明本發明的一實施形態之PSJ-GaN系二極體的作動原理之示意圖。 圖13係顯示實施例1之PSJ-GaN系二極體的製造方法之剖面圖。 圖14係顯示實施例1之PSJ-GaN系二極體的製造方法之剖面圖。 圖15係顯示實施例1之PSJ-GaN系二極體的製造方法之剖面圖。 圖16係顯示實施例1之PSJ-GaN系二極體的製造方法之剖面圖。 圖17係顯示實施例1之PSJ-GaN系二極體的製造方法之剖面圖。 圖18係顯示實施例1之PSJ-GaN系二極體的製造方法之剖面圖。 圖19係顯示藉由實施例1之PSJ-GaN系二極體的製造方法所製造之構成PSJ-GaN系二極體的雙閘極PSJ-GaN系FET之示意圖。 圖20係顯示藉由實施例1之PSJ-GaN系二極體的製造方法所製造之構成PSJ-GaN系二極體的雙閘極PSJ-GaN系FET的ID -VD 特性之示意圖。 圖21係顯示藉由實施例1之PSJ-GaN系二極體的製造方法所製造之構成PSJ-GaN系二極體的雙閘極PSJ-GaN系FET的ID -VD 特性之示意圖。 圖22係顯示實施例1的變形例之PSJ-GaN系二極體的製造方法之剖面圖。 圖23係顯示藉由實施例1的變形例之PSJ-GaN系二極體的製造方法所製造之構成PSJ-GaN系二極體的雙閘極PSJ-GaN系FET之示意圖。 圖24係顯示藉由實施例1的變形例之PSJ-GaN系二極體的製造方法所製造之PSJ-GaN系二極體的電流-電壓特性之示意圖。 圖25係顯示實施例2的PSJ-GaN系二極體的製造方法之剖面圖。 圖26係顯示實施例2的PSJ-GaN系二極體的製造方法之剖面圖。 圖27係顯示實施例2的PSJ-GaN系二極體的製造方法之剖面圖。 圖28係顯示實施例2的PSJ-GaN系二極體的製造方法之剖面圖。 圖29係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。 圖30係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。 圖31係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。 圖32係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。 圖33係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。 圖34係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。 圖35係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。 圖36係顯示實施例3之PSJ-GaN系二極體的製造方法的剖面圖。
11:GaN層
12:未摻雜AlxGa1-xN層
13:未摻雜GaN層
14:p型GaN層
15:第1閘極電極
16:溝
17:閘極絕緣膜
18:第2閘極電極
19:源極電極
20:汲極電極

Claims (13)

  1. 一種二極體，其包含一陽極電極和一陰極電極，且該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成，前述雙閘極極化超接面GaN系場效電晶體具有：未摻雜的第1GaN層；前述第1GaN層上的AlxGa1-xN層(0<x<1)；未摻雜的第2GaN層，在前述AlxGa1-xN層上且具有第1島狀的形狀；p型GaN層，在前述第2GaN層上且具有第2島狀的形狀；源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述AlxGa1-xN層上；第1閘極電極，與前述p型GaN層電性連接；以及第2閘極電極，設置於閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述AlxGa1-xN層，前述第2閘極電極的閾值電壓為0V以上，藉由前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，或者，藉由前述源極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，且相對於前述陽極電極，將正電壓施加於前述第1閘極電極與前述陽極電極之間， 其中，於前述陽極電極及前述陰極電極未被施加電壓時，在與前述AlxGa1-xN層和前述第2GaN層之間的異質界面分離的部分中之前述第2GaN層，形成二維電洞氣體，且在前述第2閘極電極的下方的部分除外，在與前述第1GaN層和前述AlxGa1-xN層之間的異質界面分離的部分中之前述第1GaN層，形成二維電子氣體。
  2. 如請求項1之二極體，其中前述第2閘極電極的閾值電壓為0V以上0.9V以下。
  3. 如請求項1之二極體，其中藉由以覆蓋前述源極電極和前述第1閘極電極和前述第2閘極電極的方式設置有電極，而使前述源極電極和前述第1閘極電極和前述第2閘極電極彼此電性連接。
  4. 如請求項1之二極體，其中藉由以覆蓋前述源極電極和前述第2閘極電極的方式設置有電極，而使前述源極電極和前述第2閘極電極彼此電性連接。
  5. 如請求項1之二極體，其中前述溝的部分之前述AlxGa1-xN層的厚度為3nm以上100nm以下。
  6. 如請求項1之二極體，其中前述閘極絕緣膜係包含p型半導體或絕緣體。
  7. 如請求項6之二極體，其中前述p型半導體係p型GaN、p型InGaN或NiOx。
  8. 如請求項6之二極體，其中前述絕緣體係無機氧化物、無機氮化物或無機氮氧化物。
  9. 如請求項6之二極體，其中 前述絕緣體係Al2O3、SiO2、AlN、SiNx或SiON。
  10. 一種二極體的製造方法，該二極體包含一陽極電極和一陰極電極，且該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成，前述雙閘極極化超接面GaN系場效電晶體具有：未摻雜的第1GaN層；前述第1GaN層上的AlxGa1-xN層(0<x<1)；未摻雜的第2GaN層，在前述AlxGa1-xN層上且具有第1島狀的形狀；p型GaN層，在前述第2GaN層上且具有第2島狀的形狀；源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述AlxGa1-xN層上；第1閘極電極，與前述p型GaN層電性連接；以及第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述AlxGa1-xN層，前述第2閘極電極的閾值電壓為0V以上，藉由前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，或者，藉由前述源極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，且相對於前述陽極電極，將正電壓施加於前述第1閘極電極與前述陽極電極之間， 其中，於前述陽極電極及前述陰極電極未被施加電壓時，在與前述AlxGa1-xN層和前述第2GaN層之間的異質界面分離的部分中之前述第2GaN層，形成二維電洞氣體，且在前述第2閘極電極的下方的部分除外，在與前述第1GaN層和前述AlxGa1-xN層之間的異質界面分離的部分中之前述第1GaN層，形成二維電子氣體，該二極體的製造方法之特徵為具有：在基底基板的全面，依序沉積前述第1GaN層、前述AlxGa1-xN層、前述第2GaN層及前述p型GaN層之步驟；藉由將與前述溝的形成區域對應之部分的前述p型GaN層、前述第2GaN層及前述AlxGa1-xN層蝕刻至前述AlxGa1-xN層的中途的深度為止，而形成前述溝之步驟；以埋住前述溝的方式在前述p型GaN層上沉積閘極絕緣膜形成用p型GaN層之步驟；將前述閘極絕緣膜形成用p型GaN層及前述p型GaN層藉蝕刻圖案化，以形成前述第2島狀的形狀，並且形成前述閘極絕緣膜之步驟；在前述AlxGa1-xN層上形成前述源極電極及前述汲極電極之步驟；在形成為前述第2島狀的形狀之前述閘極絕緣膜形成用p型GaN層及前述閘極絕緣膜上，分別形成前述第1閘極電極及前述第2閘極電極之步驟；及形成覆蓋前述源極電極和前述第1閘極電極和前述第2閘極電極之電極、或覆蓋前述源極電極和前述第2閘極電極之電極的步驟。
  11. 一種二極體的製造方法，該二極體包含一陽極電極和一陰極電極，且該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成，前述雙閘極極化超接面GaN系場效電晶體具有：未摻雜的第1GaN層；前述第1GaN層上的AlxGa1-xN層(0<x<1)；未摻雜的第2GaN層，在前述AlxGa1-xN層上且具有第1島狀的形狀；p型GaN層，在前述第2GaN層上且具有第2島狀的形狀；源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述AlxGa1-xN層上；第1閘極電極，與前述p型GaN層電性連接；以及第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述AlxGa1-xN層，前述第2閘極電極的閾值電壓為0V以上，藉由前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，或者，藉由前述源極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，且相對於前述陽極電極，將正電壓施加於前述第1閘極電極與前述陽極電極之間，其中，於前述陽極電極及前述陰極電極未被施加電壓時， 在與前述AlxGa1-xN層和前述第2GaN層之間的異質界面分離的部分中之前述第2GaN層，形成二維電洞氣體，且在前述第2閘極電極的下方的部分除外，在與前述第1GaN層和前述AlxGa1-xN層之間的異質界面分離的部分中之前述第1GaN層，形成二維電子氣體，該二極體的製造方法之特徵為具有：在基底基板的全面，依序沉積前述第1GaN層、前述AlxGa1-xN層、前述第2GaN層及前述p型GaN層之步驟；將前述p型GaN層及前述第2GaN層藉由蝕刻分別圖案化成前述第2島狀的形狀及前述第1島狀的形狀之步驟；在前述AlxGa1-xN層上形成前述源極電極及前述汲極電極之步驟；藉由將與前述溝的形成區域對應之部分的前述AlxGa1-xN層蝕刻至其中途的深度為止，而形成前述溝之步驟；在前述溝的內部形成前述閘極絕緣膜之步驟；在前述p型GaN層及前述閘極絕緣膜上，分別形成前述第1閘極電極及前述第2閘極電極之步驟；以及形成覆蓋前述源極電極和前述第1閘極電極和前述第2閘極電極之電極、或覆蓋前述源極電極和前述第2閘極電極之電極的步驟。
  12. 一種二極體的製造方法，該二極體包含一陽極電極和一陰極電極，且該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成，前述雙閘極極化超接面GaN系場效電晶體具有：未摻雜的第1GaN層； 前述第1GaN層上的AlxGa1-xN層(0<x<1)；未摻雜的第2GaN層，在前述AlxGa1-xN層上且具有第1島狀的形狀；p型GaN層，在前述第2GaN層上且具有第2島狀的形狀；源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述AlxGa1-xN層上；第1閘極電極，與前述p型GaN層電性連接；以及第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述AlxGa1-xN層，前述第2閘極電極的閾值電壓為0V以上，藉由前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，或者，藉由前述源極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，且相對於前述陽極電極，將正電壓施加於前述第1閘極電極與前述陽極電極之間，其中，於前述陽極電極及前述陰極電極未被施加電壓時，在與前述AlxGa1-xN層和前述第2GaN層之間的異質界面分離的部分中之前述第2GaN層，形成二維電洞氣體，且在前述第2閘極電極的下方的部分除外，在與前述第1GaN層和前述AlxGa1-xN層之間的異質界面分離的部分中之前述第1GaN層，形成二維電子氣體， 該二極體的製造方法之特徵為具有：在基底基板的全面，依序沉積前述第1GaN層、第1AlxGa1-xN層及閘極絕緣膜形成用p型GaN層之步驟；在前述閘極絕緣膜形成用p型GaN層上形成第1遮罩之步驟，該第1遮罩包含具有與前述溝同一形狀的無機絕緣體；將前述第1遮罩使用於蝕刻遮罩並將前述閘極絕緣膜形成用p型GaN層藉由蝕刻圖案化以形成前述閘極絕緣膜之步驟；將前述第1遮罩使用於沉積遮罩並在前述第1AlxGa1-xN層上依序沉積第2AlxGa1-xN層、前述第2GaN層及前述p型GaN層之步驟；在前述p型GaN層上形成第2遮罩之步驟，該第2遮罩係包含具有與前述第2島狀的形狀同一形狀之無機絕緣體；將前述第2遮罩使用於蝕刻遮罩並將前述p型GaN層藉由蝕刻圖案化之步驟；以覆蓋前述第2遮罩的方式形成第3遮罩之步驟，該第3遮罩係包含具有與前述第1島狀的形狀同一形狀之無機絕緣體；將前述第3遮罩使用於蝕刻遮罩並將前述第2GaN層藉由蝕刻圖案化之步驟；在前述第2AlxGa1-xN層上形成前述源極電極及前述汲極電極之步驟，在前述p型GaN層及前述閘極絕緣膜上，分別形成前述第1閘極電極及前述第2閘極電極之步驟；以及形成覆蓋前述源極電極和前述第1閘極電極和前述第2閘極電極之電極、或覆蓋前述源極電極和前述第2閘極電極之電極的步驟。
  13. 一種電氣機器，其具有至少一個二極體，前述二極體包含一陽極電極和一陰極電極，且該二極體係藉由雙閘極極化超接面GaN系場效電晶體所構成，前述雙閘極極化超接面GaN系場效電晶體具有：未摻雜的第1GaN層；前述第1GaN層上的AlxGa1-xN層(0<x<1)；未摻雜的第2GaN層，在前述AlxGa1-xN層上且具有第1島狀的形狀；p型GaN層，在前述第2GaN層上且具有第2島狀的形狀；源極電極及汲極電極，以夾著前述第2GaN層之方式設置在前述AlxGa1-xN層上；第1閘極電極，與前述p型GaN層電性連接；以及第2閘極電極，設置在閘極絕緣膜上，該閘極絕緣膜設置於溝的內部，該溝設置於前述源極電極與前述第2GaN層之間的部分中之前述AlxGa1-xN層，前述第2閘極電極的閾值電壓為0V以上，藉由前述源極電極和前述第1閘極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，或者，藉由前述源極電極和前述第2閘極電極係彼此電性連接而構成前述陽極電極，藉由前述汲極電極構成前述陰極電極，且相對於前述陽極電極，將正電壓施加於前述第1閘極電極與前述陽極電極之間， 其中，於前述陽極電極及前述陰極電極未被施加電壓時，在與前述AlxGa1-xN層和前述第2GaN層之間的異質界面分離的部分中之前述第2GaN層，形成二維電洞氣體，且在前述第2閘極電極的下方的部分除外，在與前述第1GaN層和前述AlxGa1-xN層之間的異質界面分離的部分中之前述第1GaN層，形成二維電子氣體。
TW109128886A 2019-11-29 2020-08-25 二極體、二極體的製造方法及電氣機器 TWI803770B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019215950A JP6679036B1 (ja) 2019-11-29 2019-11-29 ダイオード、ダイオードの製造方法および電気機器
JP2019-215950 2019-11-29

Publications (2)

Publication Number Publication Date
TW202121543A TW202121543A (zh) 2021-06-01
TWI803770B true TWI803770B (zh) 2023-06-01

Family

ID=70166424

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109128886A TWI803770B (zh) 2019-11-29 2020-08-25 二極體、二極體的製造方法及電氣機器

Country Status (5)

Country Link
US (1) US20220238728A1 (zh)
JP (1) JP6679036B1 (zh)
CN (1) CN113875015A (zh)
TW (1) TWI803770B (zh)
WO (1) WO2021106236A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6941904B1 (ja) * 2021-03-11 2021-09-29 株式会社パウデック ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065810A1 (en) * 2007-09-12 2009-03-12 James Honea Iii-nitride bidirectional switches
CN101976684A (zh) * 2006-11-20 2011-02-16 松下电器产业株式会社 半导体装置及其驱动方法
US20110121314A1 (en) * 2007-09-17 2011-05-26 Transphorm Inc. Enhancement mode gallium nitride power devices
US20110284869A1 (en) * 2008-11-26 2011-11-24 International Rectifier Corporation High Voltage Durability III-Nitride HEMT
US20130020614A1 (en) * 2010-02-09 2013-01-24 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
US20130043485A1 (en) * 2011-08-16 2013-02-21 Advanced Power Device Research Association GaN-BASED SEMICONDUCTOR DEVICE
CN102947921A (zh) * 2010-06-24 2013-02-27 谢菲尔德大学 半导体器件
US20130221409A1 (en) * 2010-07-28 2013-08-29 The University Of Sheffield Semiconductor devices with 2deg and 2dhg
US20140084331A1 (en) * 2012-09-24 2014-03-27 Analog Devices, Inc. Heterojunction compound semiconductor protection clamps and methods of forming the same
US20140091310A1 (en) * 2012-09-28 2014-04-03 Samsung Electronics Co., Ltd. Semiconductor device using 2-dimensional electron gas and 2-dimensional hole gas and method of manufacturing the semiconductor device
US20140319584A1 (en) * 2011-11-18 2014-10-30 Suzhou Institute Of Nano-Tech And Nano-Bionics Of Chinese Academy Of Science Group III Nitride High Electron Mobility Transistor (HEMT) Device
US20140327043A1 (en) * 2013-05-01 2014-11-06 Samsung Electronics Co., Ltd. High electron mobility transistor and method of manufacturing the same
TW201643968A (zh) * 2015-06-02 2016-12-16 Advantest Corp 半導體裝置
CN106981513A (zh) * 2017-04-24 2017-07-25 苏州能屋电子科技有限公司 基于高阻盖帽层的ⅲ族氮化物极化超结hemt器件及其制法
CN107078098A (zh) * 2014-11-18 2017-08-18 英特尔公司 使用n沟道和p沟道氮化镓晶体管的cmos电路
US20190190517A1 (en) * 2017-08-22 2019-06-20 Infineon Technologies Austria Ag Semiconductor Device Having a Bidirectional Switch and a Passive Electrical Network

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04363060A (ja) * 1991-01-08 1992-12-15 Toshiba Corp 電圧制御回路
JP5343100B2 (ja) * 2011-03-17 2013-11-13 株式会社東芝 窒化物半導体装置
JP6017125B2 (ja) * 2011-09-16 2016-10-26 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5669119B1 (ja) * 2014-04-18 2015-02-12 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
US10276712B2 (en) * 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
JP6304155B2 (ja) * 2015-07-14 2018-04-04 株式会社デンソー 窒化物半導体装置
JP6614116B2 (ja) * 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
GB2565805B (en) * 2017-08-23 2020-05-13 X Fab Semiconductor Foundries Gmbh Noff III-nitride high electron mobility transistor
JP2019145703A (ja) * 2018-02-22 2019-08-29 株式会社デンソー 半導体装置

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976684A (zh) * 2006-11-20 2011-02-16 松下电器产业株式会社 半导体装置及其驱动方法
US20090065810A1 (en) * 2007-09-12 2009-03-12 James Honea Iii-nitride bidirectional switches
US20110121314A1 (en) * 2007-09-17 2011-05-26 Transphorm Inc. Enhancement mode gallium nitride power devices
US20110284869A1 (en) * 2008-11-26 2011-11-24 International Rectifier Corporation High Voltage Durability III-Nitride HEMT
US20130020614A1 (en) * 2010-02-09 2013-01-24 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
CN102947921A (zh) * 2010-06-24 2013-02-27 谢菲尔德大学 半导体器件
US20130221409A1 (en) * 2010-07-28 2013-08-29 The University Of Sheffield Semiconductor devices with 2deg and 2dhg
US20130043485A1 (en) * 2011-08-16 2013-02-21 Advanced Power Device Research Association GaN-BASED SEMICONDUCTOR DEVICE
US20140319584A1 (en) * 2011-11-18 2014-10-30 Suzhou Institute Of Nano-Tech And Nano-Bionics Of Chinese Academy Of Science Group III Nitride High Electron Mobility Transistor (HEMT) Device
US20140084331A1 (en) * 2012-09-24 2014-03-27 Analog Devices, Inc. Heterojunction compound semiconductor protection clamps and methods of forming the same
US20140091310A1 (en) * 2012-09-28 2014-04-03 Samsung Electronics Co., Ltd. Semiconductor device using 2-dimensional electron gas and 2-dimensional hole gas and method of manufacturing the semiconductor device
US20140327043A1 (en) * 2013-05-01 2014-11-06 Samsung Electronics Co., Ltd. High electron mobility transistor and method of manufacturing the same
CN107078098A (zh) * 2014-11-18 2017-08-18 英特尔公司 使用n沟道和p沟道氮化镓晶体管的cmos电路
TW201643968A (zh) * 2015-06-02 2016-12-16 Advantest Corp 半導體裝置
CN106981513A (zh) * 2017-04-24 2017-07-25 苏州能屋电子科技有限公司 基于高阻盖帽层的ⅲ族氮化物极化超结hemt器件及其制法
US20190190517A1 (en) * 2017-08-22 2019-06-20 Infineon Technologies Austria Ag Semiconductor Device Having a Bidirectional Switch and a Passive Electrical Network

Also Published As

Publication number Publication date
JP6679036B1 (ja) 2020-04-15
CN113875015A (zh) 2021-12-31
TW202121543A (zh) 2021-06-01
US20220238728A1 (en) 2022-07-28
WO2021106236A1 (ja) 2021-06-03
JP2021086965A (ja) 2021-06-03

Similar Documents

Publication Publication Date Title
US10229992B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
US9502535B2 (en) Semiconductor structure and etch technique for monolithic integration of III-N transistors
EP2166575B1 (en) Compound semiconductor device
CN103026491B (zh) 常关断型三族氮化物金属-二维电子气隧穿结场效应晶体管
US10283632B2 (en) Nitride semiconductor device and manufacturing method thereof
US10692976B2 (en) GaN-on-Si switch devices
US20110233538A1 (en) Compound semiconductor device
JP7426786B2 (ja) 窒化物半導体装置
CN111527610A (zh) 半导体装置及其制造方法
WO2021173810A1 (en) Iii-nitride transistor with a cap layer for rf operation
JP2016174140A (ja) 高電子移動度トランジスタ装置及びその製造方法
US20220359669A1 (en) Nitride semiconductor device and method of manufacturing the same
TWI803770B (zh) 二極體、二極體的製造方法及電氣機器
JP2010153748A (ja) 電界効果半導体装置の製造方法
US8350293B2 (en) Field effect transistor and method of manufacturing the same
JP3690594B2 (ja) ナイトライド系化合物半導体の電界効果トランジスタ
JP7308593B2 (ja) 窒化物半導体装置
WO2022190414A1 (ja) ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器
US8421182B2 (en) Field effect transistor having MOS structure made of nitride compound semiconductor
US20200098908A1 (en) Bidirectional transistor having a low resistance heterojunction in an on state
JP2023037165A (ja) ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器
JP2022138818A (ja) ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器
KR100985470B1 (ko) 고 전자 이동도 트랜지스터 및 그 제조방법
EP3440704A1 (en) Semiconductor structure and etch technique for monolithic integration of iii-n transistors