JP2016174140A - 高電子移動度トランジスタ装置及びその製造方法 - Google Patents

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Abstract

【課題】高電子移動度トランジスタ（ＨＥＭＴ）装置を提供する。【解決手段】高電子移動度トランジスタ装置は、ヘテロ接合と、ゲート層３０８と、ゲート電極３１０と、を含む。ヘテロ接合は、チャネル層３０４の上に形成されたバリア層３０６を含み、バリア層３０６及びチャネル層３０４はIII−Ｖ族半導体材料を含む。ゲート層３０８は、バリア層３０６の上に形成されたＰ形III−Ｖ族半導体材料を含む。ゲート電極３１０は、ゲート層３０８の上に形成され、ゲート層３０８に電気的に結合されたインジウム錫酸化物（ＩＴＯ）を含む。ゲート電極３１０及びゲート層３０８は、実質的に同じ長さを有する。【選択図】図３

Description

本発明は、一般的には高電子移動度トランジスタ（ＨＥＭＴ）装置に関し、特にself-aligned インジウムスズ酸化物（ＩＴＯ）ゲート構造を有するＰ−Ｎ接合ゲートエンハンスモードＨＥＭＴ装置に関する。
ＨＥＭＴは、チャネル層とバリア層との間にヘテロ接合を有しの電子親和力がチャネル層のそれよりも小さい電界効果トランジスタ（ＦＥＴ）の一種である。III−Ｖ族ＨＥＭＴ装置は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及びインジウム（Ｉｎ）のような周期律表のIIIの列の材料、並びに窒素（Ｎ）、リン（Ｐ）、及びヒ素（Ａｓ）のような周期律表のＶの列の材料で作製されるものである。チャネル−バリア層界面でのpolarization fieldにおけるミスマッチにより、III−Ｖ族ＨＥＭＴ装置のチャネル層に、二次元電子ガス（２ＤＥＧ）が生じる。２ＤＥＧは、デバイス動作時に高速のスイッチングを容易にする高電子移動度を有する。
典型的なＨＥＭＴ装置において、２ＤＥＧは、ヘテロ接合を形成するIII−Ｖ材料の界面に自然に発生し、典型的なＨＥＭＴ装置がゲート電位無しに電流を伝導することを意味する。言い換えれば、典型的なＨＥＭＴ装置は、ノーマリ「オン」装置である。負バイアスされた電圧がゲート電極に印加され得ると、２ＤＥＧが欠乏し、それにより装置が停止する。従って、典型的なＨＥＭＴ装置は、「デプレッションモード」ＨＥＭＴとも呼ばれる。しかしながら、典型的なデプレションモードＨＥＭＴ装置のノーマリオン状態は、他の回路が十分に電源が供給され動作する前にデプレションモードＨＥＭＴ装置が電流を伝導するため、多くの用途に適していない。
この問題を解決すべく、ノーマリ「オフ」または「エンハンスモード」ＨＥＭＴ装置を作製するために、多数の異なるアプローチがなされている。これらのアプローチの１つは、電流を伝導する２ＤＥＧチャネルの電位を上げることによりＰ−Ｎ接合ゲートを形成して２ＤＥＧを空乏化し、それ故ゼロゲートバイアスでチャネルからキャリアを欠乏させる。図１は、Ｐ−Ｎ接合ゲートＨＥＭＴ装置の従来技術の構造の断面図を示す。図１に示されるＨＥＭＴ装置１００は、積層構造に形成された、基板１０２、チャネル層１０４、及びバリア層１０６を含み、チャネル層１０４とバリア層１０６との間に、電流輸送２ＤＥＧチャネルをもたらすヘテロ接合を有する。ゲート層１０８は、バリア層１０６の上に形成される。ゲート層１０８は、Ｐ形半導体材料であり、電流輸送２ＤＥＧチャネルの電位を上げる。電極１１２及び１１４はバリア層１０６の上に形成され、ＨＥＭＴ装置１００のそれぞれソース及びドレインとして作用する。ゲート電極１１０は、ゲート層１０８の上に形成される。前述のＨＥＭＴ装置１００のデバイス動作中に、基板１０２に対して順方向バイアス電圧がゲート電極１１０に印加され、ソース電極１１２とドレイン電極１１４との間に電流が流れることを可能にする。
図２Ａ−２Ｆは、図１のＰ−Ｎ接合ゲートＨＥＭＴ装置１００を作製するための製造工程の断面図を示す。図２Ａにおいて、ゲート層２０８は、バリア層２０６の上に形成されたＰ形半導体材料を含み、また、バリア層２０６は、基板２０２の上面に積層された構造のチャネル層２０４の上に形成されている。第１のマスク層２０９は、ゲート層２０８のパターニングのためにゲート層２０８の上に堆積される。図２Ｂにおいて、第１のマスク層２０９によって覆われていなかったゲート層２０８の露出した部分は、ドライエッチングプロセスを用いてエッチングにより除去される。ドライエッチングプロセスは、第１のマスク層２０９も同様に除去する。
図２Ｃにおいて、第２のマスク層２１１は、（次の図面である図２Ｄに示される）ソース及びドレイン電極のパターニングのため、ゲート層２０８及びバリア層２０６の上に堆積される。第１の金属層２１３は、第２のマスク層２１１、及び、第２のマスク層２１１によって覆われていないバリア層２０６の露出部分の上に堆積される。図２Ｄにおいて、第２のマスク層２１１を取り除くためにリフト−オフプロセスが用いられ、第２のマスク層２１１の上に堆積された第１の金属層２１３の一部に沿って切り取られ、バリア層２０６の上に堆積された第１の金属層２１３の一部のみ残され、ソース電極２１２とドレイン電極２１４を形成する。ソース及びドレイン電極２１２、２１４は、その後窒素（Ｎ２）リッチ雰囲気中で高温でアニールされ、バリア層２０６とオーミック接触を形成する。
図２Ｅにおいて、第３のマスク層２１５は、（次の図面である図２Ｆに示される）ゲート電極のパターニングのために、ソース及びドレイン電極２１２、２１４、バリア層２０６及びゲート層２０８の一部の上に堆積される。第２の金属層２１７は、第３のマスク層２１５及びゲート層２０８の露出した部分の上に堆積される。図２Ｆにおいて、第３のマスク層２１５及び第２の金属層２１７の部分を除去するためにリフト−オフプロセスが再び用いられ、ゲート層２０８上に堆積された第２の金属層２１７の部分のみを除去し、ゲート電極２１０を形成する。典型的には、従来のＰ−Ｎ接合ゲートＨＥＭＴ装置のためのゲート電極２１０は、ニッケル金（ＮｉＡｕ）のような金属材料を含んでいる。金属ゲート電極２１０とＰ形半導体ゲート層２０８との間にオーミック接触を形成するには、混合された酸素（Ｏ２）及び窒素（Ｎ２）下での金属ゲート電極２１０のアニーリングを必要とする。しかしながら、ゲート電極２１０のアニーリング中の酸素（Ｏ２）の存在は、ソース及びドレイン電極２１２、２１４のコンタクトを劣化させ、ソース電極２１２からドレイン電極２１４への電流の導電量を減少させる。
ソース及びドレイン電極２１２、２１４の劣化に加えて、図２Ａ−２Ｆに関して示されているように、従来のＰ−Ｎ接合ゲートＨＥＭＴ装置２００を製造するに伴い、他のいくつかの問題がある。最初に、ゲート電極２１０のアライメントは、パターニング工程中のプロセスばらつきにより、制御するのが困難である。理想的には、ゲート電極２１０は、ゲート層２０８上の中央に位置する。しかしながら、製造環境の現実により、及び２つのパターニング工程（１つはゲート層２０８のため、及び１つはゲート電極２１０のため）が実行されなければならないため、下にあるゲート層２０８の配置とゲート電極２１０の配置とにおける偏りがしばしば起こる。これは、ゲート電極２１０がゲート層２０８における位置外れを生じることを最小化するために、ゲート層２０８の長さをゲート電極２１０の長さよりもずっと長くすることを要求する。極端な場合には、ゲート電極２１０はオフセットし、ゲート電極２１０がゲート層２０８から外れてバリア層２０６の上に直接形成され、ＨＥＭＴ装置が短絡化し、ＨＥＭＴ装置が機能的でなくなるかもしれない。短絡化に対する保護のため、もしゲート電極２１０が例えば２μｍの長さであれば、ゲート層２０８は、製造中にゲート電極２１０とゲート層２０８との間のミスアライメントを考慮して、３μｍ−４μｍの長さであるべきである。
ゲート層２０８がより長くなると、全体のＨＥＭＴ装置をより大きくしなくてはならないことを意味し、所定の半導体ダイ領域のためのトランジスタ密度が減少する。大部分の現代の集積回路が典型的に何十万から百万のトランジスタを用いていることを考慮すると、単一のウェーハ上に形成された集積回路ダイの数を最大化し、製造コストを低下し、かつモバイルコンピュータ装置のような小さな最終用途における使用のために、高いトランジスタ密度が大いに望ましい。
それ故、改良されたゲート電極の整列、改良された導電率を有し、かつ所定の半導体ダイ領域のための高いトランジスタ密度を可能とするＰ−Ｎ接合ゲートＨＥＭＴ装置に対する満たされない要求がある。
特開２００３−０５９９４８号公報
一実施形態において、ＨＥＭＴ装置は、チャネル層の上に形成されたバリア層を含むヘテロ接合を有する。前記チャネル層及び前記バリア層は、III−Ｖ族半導体材料を含む。一実施形態において、前記チャネル層は、窒化ガリウム（ＧａＮ）である。前記バリア層は、前記チャネル層とヘテロ接合を形成するのに適したIII−Ｖ族半導体材料を含む。一実施形態において、前記バリア層は、窒化アルミニウムガリウム（ＡｌＧａＮ）である。
ＨＥＭＴ装置は、バリア層の上に形成されたゲート層をさらに含み、ゲート層は、ＨＥＭＴ装置がオフの時にヘテロ接合での電流輸送チャネルのキャリアを空乏化させるのに適したＰ形III−Ｖ族半導体材料を含む。ＨＥＭＴ装置は、前記ゲート層の上に形成され、前記ゲート層に電気的に結合されたインジウム錫酸化物（ＩＴＯ）を含むゲート電極をさらに含む。前記ゲート電極は、前記ゲート層とオーミック接触を形成し、前記ゲート電極及び前記ゲート層は、実質的に同じ長さを有している。
前記ゲート電極及びゲート層の寸法は、ＨＥＭＴ装置の最終用途に依存する。一実施形態において、前記ゲート電極及び前記ゲート層は、１μｍから４μｍの間の長さを有する。他の実施形態において、前記ゲート電極及び前記ゲート層は、１μｍ未満の長さを有する。一実施形態において、前記ゲート層は、０．０４μｍと０．３μｍとの間の厚さを有する。一実施形態において、前記ゲート電極は、０．０４μｍと０．３μｍとの間の厚さを有する。ＨＥＭＴ装置は、前記バリア層に電気的に結合されたソース電極及びドレイン電極をさらに含んでいる。前記ソース電極及び前記ドレイン電極は、前記バリア層とオーミック接触を形成する。
一実施形態において、ＨＥＭＴ装置を形成する方法は、III−Ｖ族半導体材料を含むチャネル層を、そのような材料を成長させるのに適した基板の上に成長させる工程を含む。一実施形態において、前記チャネル層は、窒化ガリウムである。一実施形態において、前記チャネル層は、有機金属化学気相蒸着（ＭＯＣＶＤ）を用いて成長される。他の実施形態において、前記チャネル層は、分子線エピタキシャル成長法（ＭＢＥ）を用いて成長される。前記方法は、前記チャネル層の上にバリア層を形成する工程をさらに含み、前記バリア層は、前記チャネル層とヘテロ接合を形成するのに適したIII−Ｖ族半導体材料を含む。一実施形態において、前記バリア層は、窒化アルミニウムガリウムを含む。一実施形態において、前記バリア層は、原子層堆積（ＡＬＤ）を用いて成長される。他の実施形態において、前記バリア層は、ＭＯＣＶＤ又はＭＢＥを用いて成長される。
前記方法は、前記バリア層の上にＰ形III−Ｖ族半導体材料を含むゲート層を成長させる工程をさらに含み、前記Ｐ形III−Ｖ族半導体材料は、ＨＥＭＴ装置がオフの時にヘテロ接合での電流輸送チャネルのキャリアを空乏化させるのに適している。一実施形態において、前記ゲート層は、Ｐ形窒化ガリウム（Ｐ−ＧａＮ）である。一実施形態において、前記ゲート層は、０．０４μｍと０．３μｍとの間の厚さに成長される。前記方法は、前記ゲート層の上にインジウム錫酸化物（ＩＴＯ）を含むゲート電極層を堆積させる工程をさらに含む。一実施形態において、前記ゲート電極層は、電子ビーム蒸着法を用いて堆積される。他の実施形態において、前記ゲート電極層は、スパッタリング法を用いて堆積される。一実施形態において、ゲート電極層は、０．０４μｍと０．３μｍとの間の厚さに堆積される。
前記方法は、前記ゲート電極層の上に、第１のマスク層を堆積させることによって前記ゲート電極層をパターニングする工程をさらに含む。前記方法は、ゲート電極を形成するためにウエットエッチングプロセスを用いて前記第１のマスク層によって覆われていない前記ゲート電極層の領域を取り除く工程をさらに含む。前記ウエットエッチングプロセスは、前記第１のマスク層を取り除かない。前記方法は、前記ゲート電極と前記第１のマスク層の下に位置しないゲート層の領域を取り除き、ゲート層が実質的に前記ゲート電極と同じ長さになる工程をさらに含む。一実施形態において、前記ゲート電極及び前記ゲート層は、１μｍから４μｍの間の長さを有する。他の実施形態において、前記ゲート電極及び前記ゲート層は、１μｍ未満の長さを有する。ドライエッチングプロセスは、同様に、前記第１のマスク層を取り除く。
前記方法は、ＨＥＭＴ装置の前記バリア層の上にソース及びドレイン電極を堆積する工程をさらに含み、前記ソース及びドレイン電極は、前記バリア層とオーミック接触を形成するのに適した材料を含む。前記方法は、前記ゲート電極、及び前記ソース電極と前記ドレイン電極を実質的に酸素（Ｏ２）を含まない窒素（Ｎ２）リッチ雰囲気中で同時にアニーリングする工程をさらに含み、前記ゲート層と前記バリア層とにそれぞれオーミック接触を形成する。
図１は、Ｐ−Ｎ接合ゲートＨＥＭＴ装置の従来技術の構造の断面図を示す。 図２Ａは、図１のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図２Ｂは、図１のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図２Ｃは、図１のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図２Ｄは、図１のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図２Ｅは、図１のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図２Ｆは、図１のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図３は、本発明の一実施形態によるＰ−Ｎ接合ゲートＨＥＭＴ装置の断面図を示す。 図４Ａは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｂは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｃは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｄは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｅは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｆは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｇは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｈは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図４Ｉは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置を作製するための製造工程の断面図を示す。 図５は、従来技術によるＰ−Ｎ接合ゲートＨＥＭＴ装置の導電率をゲート電圧の関数としてプロットした図を示す。 図６は、本発明の一実施形態によるＰ−Ｎ接合ゲートＨＥＭＴ装置の導電率をゲート電圧の関数としてプロットした図を示す。
図３は、本発明の一実施形態によるＰ−Ｎ接合ゲートＨＥＭＴ装置３００の断面図を示す。図３において、Ｐ−Ｎ接合ゲートＨＥＭＴ装置３００は、基板３０２から開始する。基板３０２は、シリコン（Ｓｉ）、炭化珪素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、バルク状の窒化ガリウム（ＧａＮ）、又はエピタキシャル成長するIII−Ｖ族材料のための他の適切な基板であることができる。チャネル層３０４は、基板３０２の上部に形成される。チャネル層３０４は、III−Ｖ族材料を含む。一実施形態において、チャネル層３０４は、窒化ガリウムのようなIII−窒化物材料を含む。
バリア層３０６は、チャネル層３０４の上に形成される。バリア層３０６は、チャネル層３０４とヘテロ接合を形成するのに適した材料を含んでいる。チャネル層３０４の半導体材料とバリア層３０６の半導体材料との間の極性特性においてもたらされる相違は、それらの界面またはヘテロ接合において固定化されたチャージをもたらす。固定化されたチャージは、ＨＥＭＴ装置３００において可動電子を引きつけ、ヘテロ接合での電流輸送２ＤＥＧチャネルになる。一実施形態において、チャネル層３０４は、窒化ガリウムを含み、バリア層３０６は、窒化アルミニウムガリウム（ＡｌＧａＮ）を含む。
ゲート層３０８は、バリア層３０６の上に形成される。ゲート層３０８は、ゼロゲートバイアスでチャネルからキャリアを空乏化させるため、電流輸送２ＤＥＧチャネルの電位を上げるのに適したＰ形III−Ｖ族材料を含む。一実施形態において、ゲート層３０８は、Ｐ形窒化ガリウム（Ｐ−ＧａＮ）材料を含む。self-alignedゲート電極３１０は、ゲート層３０８の上に形成され、ゲート層３０８に電気的に結合される。ゲート電極３１０は、例えば、インジウム錫酸化物（ＩＴＯ）を含む。ゲート電極３１０は、ゲート層３０８とオーミック接触を形成する。ゲート電極３１０は、ゲート層３０８と整列し、下にあるゲート層３０８と実質的に同じ長さを有している。ここに使用されているように、ゲート又は対応する電極の「長さ」は、線幅寸法、又は、トランジスタのソース及びドレイン領域の間の方向における寸法を言う。さらに、製造のばらつきや許容誤差により、ゲート電極３１０の長さとゲート層３０８の長さとの間に、わずかな誤差があり得るとが、認識される。
ゲート電極３１０及びゲート層３０８の寸法は、ＨＥＭＴ装置３００の最終用途に依存する。高電力用途では、より長く、より厚いゲート電極３１０とゲート層３０８とが要求され得る。一実施形態において、ゲート電極３１０及びゲート層３０８は、１μｍと４μｍとの間の長さＬを有する。他の実施形態において、ゲート電極３１０及びゲート層３０８は、１μｍ未満の長さＬを有する。一実施形態において、ゲート層３０８は、０．０４μｍと０．３μｍとの間の厚さ（Ｈ１）である。一実施形態において、ゲート電極３１０は、０．０４μｍと０．３μｍとの間の厚さ（Ｈ２）である。
ソース電極３１２及びドレイン電極３１４は、バリア層３０６の上に形成され、バリア層３０６に電気的に結合されている。ソース電極３１２とドレイン電極３１４は、チタニウム（Ｔｉ）、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、タングステン（Ｗ）又はそれらの組み合わせ又はそれらの合金のような、バリア層３０６とオーミック接触を形成するために適した材料を含んでも良い。デバイス動作中に、基板３０２に対して正のバイアス電圧がゲート電極３１０に印加されると、電流はソース電極３１２とドレイン電極３１４との間を流れる。ゲート電極３１０は下にあるゲート層３０８に沿っており、実質的に同じ長さＬを有しているので、Ｐ−Ｎ接合ゲートＨＥＭＴ装置３００は、図１に関して示され述べられている従来技術のＨＥＭＴ装置１００よりも良好な電気的性能を有する。
図４Ａ−４Ｊは、本発明の一実施形態による、図３のＰ−Ｎ接合ゲートＨＥＭＴ装置３００を作製するための製造工程の断面図を示す。図４Ａにおいて、Ｐ−Ｎ接合ゲートＨＥＭＴ装置４００の形成は、基板４０２を提供することによって始まる。基板４０２は、シリコン、炭化珪素、サファイア、バルク状の窒化ガリウム、又はエピタキシャル成長するIII−Ｖ族材料のための他の適切な基板であることができる。図４Ｂにおいて、チャネル層３０４は、基板４０２の上に形成される。チャネル層４０４は、窒化ガリウムのようなIII−Ｖ族材料を含む。
チャネル層４０４は、有機金属化学気相蒸着（ＭＯＣＶＤ）反応装置に基板４０２を配置して基板４０２の上にチャネル層をエピタキシャル成長させるような、既知の方法によって形成されても良い。あるいは、チャネル層４０４は、分子線エピタキシャル成長法（ＭＢＥ）を用いることによって成長し得る。チャネル層４０４の厚さは、ＨＥＭＴ装置４００の所望の用途に依存する。例えば、４０Ｖを印加する低電力用途では、チャネル層４０４は、０．５μｍの厚さに成長され得る。しかしながら、１０００Ｖ−１２００Ｖを超える高電力用途では、チャネル層４０４は、５μｍから６μｍのようなより大きな厚さに成長させるべきである。
図４Ｃにおいて、バリア層４０６は、チャネル層４０４の上に形成される。バリア層４０６は、バリア層４０６とチャネル層４０４とのヘテロ接合で固定化されたチャージをもたらすために、チャネル層４０４とは異なる極性の特性を有するIII−Ｖ族材料を含む。一実施形態において、チャネル層４０４は、窒化ガリウムを含み、バリア層４０６は、窒化アルミニウムガリウムを含む。バリア層４０６の厚さは、チャネル層４０４とバリア層４０６とのヘテロ接合で固定化されたチャージを誘発する極性の大きさを決定し、また、電流輸送２ＤＥＧチャネルの導電率を決定する。高導電率が要求される用途では、バリア層４０６はより厚く形成されるべきである。逆に、低導電率が要求される用途では、バリア層４０６はより薄くされることができる。一実施形態において、バリア層は０．０１μｍと１μｍとの間の厚さを有する。チャネル層４０４のように、バリア層４０６はＭＯＣＶＤやＭＢＥを含む既知の方法によって形成されることができる。バリア層が例えば０．０１５μｍのような薄い実施形態においては、ＭＯＣＶＤやＭＢＥやＭＢＥよりも正確な方法である原子層堆積（ＡＬＤ）が薄い材料の層を形成するために好適に用いられる。
図４Ｄにおいて、ゲート層４０８がバリア層４０６上に形成される。前述したように、ゲート層４０８は、ゼロゲートバイアスでチャネルからキャリアを空乏化させるため、電流輸送２ＤＥＧチャネルの電位を上げるのに適したＰ形III−Ｖ族材料を含む。一実施形態において、ゲート層４０８はＰ形窒化ガリウムである。チャネル層４０４と同様に、ゲート層４０８の厚さはＨＥＭＴ装置３００の最終用途に依存する。一実施形態において、ゲート層４０８は０．０４μｍと０．３μｍとの間の厚さである。
図４Ｅにおいて、インジウム錫酸化物４０９の層は、ゲート層４０８の上に堆積される。第１のマスク層４１１は、（次の図面である図４Ｆに示される）ゲート電極及びゲート層４０８のパターニングため、インジウム錫酸化物４０９の層の上に堆積される。一実施形態において、インジウム錫酸化物４０９の層は、電子ビーム蒸着法を用いて堆積される。他の実施形態において、インジウム錫酸化物の層は、スパッタリング法を用いて堆積される。インジウム錫酸化物４０９の層は結局はゲート電極に形成されるので、インジウム錫酸化物４０９の層の厚さは前述したようにＨＥＭＴ装置３００の最終用途に依存する。一実施形態において、インジウム錫酸化物４０９の層は、０．０４μｍと０．３μｍとの間の厚さである。図４Ｆにおいて、第１のマスク層４１１によって覆われていなかったインジウム錫酸化物４０９の層の露出した部分は、ウエットエッチングプロセスを用いてエッチングにより取り除かれる。金属材料を含む図１の従来技術のゲート電極１１０とは異なり、インジウム錫酸化物はウエットエッチングプロセスを用いることによってエッチングされることができる。ウエットエッチングプロセスは第１のマスク層４１１をそのままの形で残す。
図４Ｇにおいて、ドライエッチングプロセスは、ゲート電極４１０と第１のマスク層４１１の下に位置しないゲート層４０８の部分を取り除くために使われる。ドライエッチングプロセスは、同様に第１のマスク層４１１を取り除く。図４Ｆにおいてインジウム錫酸化物４０９の層をエッチングするウエットエッチングプロセスを最初に用いることによって、第１のマスク層４１１は維持され、第１のマスク層４１１はゲート層４０８のためのドライエッチングプロセスのために再び用いられることができる。従って、インジウム錫酸化物４０９の層とゲート層４０８の層の双方をエッチングするために、わずかに１つのマスクが必要とされるのみであり、それによって、図１の従来技術のＨＥＭＴ装置１００と比較してＨＥＭＴ装置４００を製造するために必要とされる処理工程数を減少することができる。
さらに、１つのマスク層のみが使用されるため、図４Ｇの工程において示されるようにゲート層４０８の下に位置していないゲート層４０８の部分のみが取り除かれるので、ゲート電極４１０と、下にあるゲート層４０８と、の間のミスアライメントのリスクがない。従って、ゲート電極４１０及びゲート層４０８は、実質的に同じ長さである。ゲート電極４１０とゲート層４０８の長さは、ＨＥＭＴ装置４００の最終用途の要求に再度依存する。一実施形態において、ゲート電極４１０及びゲート層４０８は、図４Ｇに示すように、１μｍと４μｍとの間の長さＬを有する。他の実施形態において、ゲート電極４１０及びゲート層４０８は、図４Ｇに示すように、１μｍ未満の長さＬを有する。
図４Ｈにおいて、第２のマスク層４１３は、（次の図面である図４Ｉに示される）ソース及びドレイン電極をパターニングするため、ゲート電極４１０、ゲート層４０８、及びバリア層４０６の一部の上に堆積される。金属層４１５は、第２のマスク層４１３及び第２のマスク層４１３によって覆われていないバリア層４０６の露出部分の上に堆積される。金属層４１５は、チタン、シリコン、ニッケル、アルミニウム、タングステン又はそれらの組み合わせ又はそれらの合金のような、下にあるバリア層４０６とオーミック接触を形成する適切な材料を含む。一実施形態において、金属層４１５は、チタニウム／アルミニウム、チタニウム／アルミニウム／窒化チタニウム（ＴｉＮ）又はチタニウム／アルミニウム／タングステンのような金属層の積層体を形成するために適切な金属の層を含む。
図４Ｉにおいて、リフト−オフプロセスは第２のマスク層４１３を取り除くために使用され、第２のマスク層４１３の上に堆積された金属層４１５の部分に沿って取り除き、バリア層４０６の上に堆積された金属層４１５の部分のみを残し、ソース電極４１２及びドレイン電極４１４を形成する。ゲート電極４１０、及びソースとドレイン電極４１２、４１４は、その後、それぞれゲート層４０８とバリア層４０６とオーミック接触を形成するために、高温、典型的には５００℃から９００℃の間の温度で、実質的に酸素（Ｏ２）フリーの窒素（Ｎ２）リッチ雰囲気中で同時にアニールされる。図１に示される従来技術のＨＥＭＴ装置１００の金属ゲート電極１１０とは異なり、インジウム錫酸化物のゲート電極４１０は、Ｐ形半導体のゲート層４０８とオーミック接触を形成するために酸素中でのアニールを必要としない。そのように、ＨＥＭＴ装置４００の製造プロセス中に、わずか１つのアニーリング工程が必要とされるのみであり、ソース電極４１２とドレイン電極４１４のコンタクトが劣化されない。
図４Ａ−４Ｉに述べられ示されているように、Ｐ−Ｎ接合ゲートＨＥＭＴ装置４００の製造プロセスは、図２Ａ−２Ｆに述べられ示されている従来技術のＰ−Ｎ接合ゲートＨＥＭＴ装置２００の製造プロセスに対して多くの利点があることが分かる。第１に、ゲート電極４１０及び下にあるゲート層４０８の双方を形成するために単一のマスク層のみ用いられ、ゲート電極４１０、ソース電極４１２及びドレイン電極４１４が同時にアニールされるので、図４Ａ−４Ｉのプロセスは、必要とされる製造工程がより少ない。製造プロセスでより少ない工程を利用することにより、Ｐ−Ｎ接合ゲートＨＥＭＴ装置４００は、従来技術の装置よりもより安価にかつ速く作製する。
第２に、（第１のマスク層４１１を維持するウエットエッチングプロセスを用いてエッチングされるインジウム錫酸化物の特質により）単一のマスク層のみが用いられるので、ゲート電極４１０と、下にあるゲート層４０８と、のミスアライメントがなく、ゲート層４０８をゲート電極４１０よりも長くする必要がなくなる。これは、Ｐ−Ｎ接合ゲートＨＥＭＴ装置４００を従来技術の装置よりも小さくすることを可能にする。例えば、もし最終用途で２μｍの長さのゲート電極４１０を必要とするなら、ゲート層４０８は同様に２μｍである。図１の従来技術のＨＥＭＴ装置１００を参照すると、２μｍのゲート電極１１０を有するために、ゲート層１０８は、ゲート電極１１０と、下にあるゲート層１０８と、のミスアライメントを考慮すると２μｍより長くなければならず、ＨＥＭＴ装置１００はＰ−Ｎ接合ゲートＨＥＭＴ装置４００よりも大きい必要がある。小さな半導体ダイサイズで、所望の集積回路に対して同じ数のトランジスタを載せる必要があり、また、一つのウェーハ上により多くのダイを載せることを可能にするので、小さな装置は、Ｐ−Ｎ接合ゲートＨＥＭＴ装置４００がより高いトランジスタ密度とさらなる製造コストの削減を可能とすることを意味する。
第３に、ゲート電極４１０と下にあるゲート層４０８とのミスアライメントがないので、図４Ａ−４Ｉの製造プロセスは、Ｐ−Ｎ接合ＨＥＭＴ装置４００においてショートを引き起こすための、ゲート電極４１０のゲート層４０８からのずれがないので、より良い歩留まりを実現する。
最後に、（酸素を伴うアニーリングは実行されなかったので）ソース及びドレイン電極４１２、４１４のコンタクトは劣化せず、ソース電極４１２からドレイン電極４１４へ導電する電流の量を改善する。手短に言えば、図４Ａ−４Ｉに示される製造プロセスは、製造するのに安価なＰ−Ｎ接合ＨＥＭＴ装置をより小さくし、従来技術の装置と比較して高歩留まりと改良された電気性能をもらたす。
図５は、従来技術によるＰ−Ｎ接合ゲートＨＥＭＴ装置の導電率をゲート電圧の関数としてプロットした図を示す。図６は、本発明の一実施形態によるＰ−Ｎ接合ゲートＨＥＭＴ装置の導電率をゲート電圧の関数としてプロットした図を示す。図５と図６のＰ−Ｎ接合ゲートＨＥＭＴ装置は、同じチャネル層の厚さ、バリア層の厚さ、及びゲート電極の厚さを有する。相違は、従来技術の装置においてミスアライメントを考慮してゲート層を長く形成する必要があることによって、図５の従来技術のＰ−Ｎ接合ＨＥＭＴ装置のゲート電極の下にあるゲート層の長さである。図５の従来技術のＰ−Ｎ接合ゲートＨＥＭＴ装置は、２μｍのゲート電極長さと３μｍのゲート層長さとを有し、図６のＰ−Ｎ接合ゲートＨＥＭＴ装置は、０．２μｍのゲート電極及びゲート層長さを有する。
図５及び６に示すように、（２μｍの同じゲート電極長さ、かつゲート層の長さを除いた他の同一のパラメータによると）Ｐ−Ｎ接合ＨＥＭＴ装置をオンにする閾値電圧は同じ、１．５Ｖであるが、しかしながら図５の従来技術のＨＥＭＴ装置は、図６のＨＥＭＴ装置と比較し、ゲート電圧の増加でより少ない電流を導電する。既に説明したように、ソース及びドレイン電極のコンタクトの低下に加えて、従来技術のＰ−Ｎ接合ゲートＨＥＭＴ装置のゲート電極とゲート層とにおけるずれは、低下した電流の導電率をもたらす。従来技術のＨＥＭＴ装置のソースとドレイン電極との接触抵抗は５．３８×１０−４Ω／ｃｍ２と測定され、５．２４×１０−５Ω／ｃｍ２と測定された本発明の一実施形態によるＨＥＭＴ装置の接触抵抗と比較して、本発明の一実施形態によるＨＥＭＴ装置の値が従来技術のＨＥＭＴ装置の値よりも、完全に一桁低い。図５及び６に示されるように、５Ｖのゲート電圧では、従来技術のＨＥＭＴ装置（図５）は０．０８５Ａ／ｍｍの電流が流れるのみであるが、これに対して本発明の一実施形態によるＨＥＭＴ装置（図６）では０．１１５Ａ／ｍｍの電流が流れ、従来のＨＥＭＴ装置に対して２６％向上している。
実施形態は、改良されたゲート電極の配置、改良された導電率を有し、所定の半導体ダイ領域にとってより高いトランジスタ密度を可能とするＰ−Ｎ接合ゲートＨＥＭＴ装置を提供する。
実施形態によれば、自己整列ゲート構造を伴うＰ−Ｎ接合ゲート高電子移動度トランジスタ（ＨＥＭＴ）装置及びそのＨＥＭＴ装置の作製方法が開示される。一実施形態において、ＨＥＭＴ装置は、チャネル層の上に形成されたバリア層を含むヘテロ接合を含んでいる。ゲート層はバリア層の上に形成され、ゲート層は、ＨＥＭＴ装置がオフの時にヘテロ接合での電流輸送チャネルのキャリアを空乏化させるのに適したＰ形III−Ｖ族半導体材料を含む。インジウム錫酸化物（ＩＴＯ）を含むゲート電極は、ゲート層の上に形成され、ゲート電極及びゲート層は、実質的に同じ長さを有している。
本発明の他の目的、利点及び様々な形態での実施形態は、本発明の技術分野における当業者に自明であって、明細書の記載や添付図面の範囲内にある。例えば、限定無しに、構造上または機能上の要素が本発明と矛盾なく置き換えられ、方法の工程の順序が変更されても良い。同様に、本発明による原理は、たとえここに詳細に特定して記載されていないとしても、他の例にも適用することができ、それにも拘わらず、本発明の範囲内にある。
３００…Ｐ−Ｎ接合ゲートＨＥＭＴ装置、 ３０２…基板、 ３０４…チャネル層、 ３０６…バリア層、 ３０８…ゲート層、 ３１０…ゲート電極、 ３１２…ソース電極、 ３１４…ドレイン電極、 ４００…Ｐ−Ｎ接合ゲートＨＥＭＴ装置、 ４０２…基板、 ４０４…チャネル層、 ４０６…バリア層、 ４０８…ゲート層、 ４０９…インジウム錫酸化物、 ４１０…ゲート電極、 ４１１…第１のマスク層、 ４１２…ソース電極、 ４１３…第２のマスク層、 ４１４…ドレイン電極、 ４１５…金属層、

Claims (12)

  1. チャネル層の上に形成されたバリア層を含み、前記バリア層及び前記チャネル層はIII−Ｖ族半導体材料を含むヘテロ接合と、
    前記バリア層の上に形成されたＰ形III−Ｖ族半導体材料を含むゲート層と、
    前記ゲート層の上に形成され、前記ゲート層に電気的に結合されたインジウム錫酸化物（ＩＴＯ）を含むゲート電極と
    を備え、
    前記ゲート電極及び前記ゲート層は、実質的に同じ長さを有する、高電子移動度トランジスタ装置。
  2. 前記バリア層の上に形成され、前記バリア層に電気的に結合されたソース電極及びドレイン電極をさらに備えた、請求項１記載の高電子移動度トランジスタ装置。
  3. 前記チャネル層は、窒化ガリウム（ＧａＮ）を含む、請求項１記載の高電子移動度トランジスタ装置。
  4. 前記バリア層は、窒化アルミニウムガリウム（ＡｌＧａＮ）を含む、請求項１記載の高電子移動度トランジスタ装置。
  5. 前記ゲート層は、窒化ガリウム（ＧａＮ）を含む、請求項１記載の高電子移動度トランジスタ装置。
  6. 基板を提供し、
    前記基板の上にIII−Ｖ族半導体材料を含むチャネル層を形成し、
    前記チャネル層の上にIII−Ｖ族半導体材料を含むバリア層を形成してヘテロ接合を生成し、
    前記バリア層の上にＰ形III−Ｖ族半導体材料を含むゲート層を形成し、
    前記ゲート層の上にインジウム錫酸化物（ＩＴＯ）を含むゲート電極層を堆積し、
    前記ゲート電極層をパターニングし、
    ウエットエッチングプロセスを用いて、ゲート電極を形成するために前記ゲート電極層をエッチングし、
    ドライエッチングプロセスを用いて、前記ゲート層をエッチングし、
    前記ゲート電極及び前記ゲート層は、実質的に同じ長さを有する高電子移動度トランジスタ装置の形成方法。
  7. 前記ゲート層をエッチングした後、前記バリア層の上にソース電極及びドレイン電極を形成し、
    前記ソース電極、前記ドレイン電極、及び前記ゲート電極を、実質的に酸素（Ｏ２）を含まない窒素（Ｎ２）リッチ雰囲気中でアニールする、請求項６記載の方法。
  8. 前記ゲート電極層は、電子ビーム蒸着法を用いて堆積される、請求項６記載の方法。
  9. 前記ゲート電極層は、スパッタリング法を用いて堆積される、請求項６記載の方法。
  10. 前記チャネル層は、窒化ガリウム（ＧａＮ）を含む、請求項６記載の方法。
  11. 前記バリア層は、窒化アルミニウムガリウム（ＡｌＧａＮ）を含む、請求項６記載の方法。
  12. 前記ゲート層は、窒化ガリウム（ＧａＮ）を含む、請求項６記載の方法。
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