JP3716906B2 - 電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ（Field Effect Transistor；「ＦＥＴ」）に関し、特にヘテロ接合ＦＥＴに関するものである。
【０００２】
【従来の技術】
ＧａＡｓ系、ＩｎＰ系III−Ｖ族化合物半導体を用いたＨＥＭＴに代表されるへテロ接合ＦＥＴは低雑音、高出力、高効率の高周波デバイスとして広い用途に採用されている。図６１は、例えば特開平１０−６４９２４号公報に示されたＦＥＴの断面構造である。図６１において、１００５は半絶縁性ＧａＡｓ基板、１００４は半絶縁性ＧａＡｓ基板１００５の上に形成されたバッファ層、１００３はバッファ層１００４の所定領域に形成されたｎ−ＧａＡｓ活性層、１００７はバッファ層１００４のｎ−ＧａＡｓ活性層１００３が形成されていない領域に形成されたｎ+オーミックコンタクト領域、１００２は上記ｎ−ＧａＡｓ活性層１００３の上に形成されたｎ−ＡｌＧａＡｓエッチングストッパ層、１００１は上記ｎ−ＡｌＧａＡｓエッチングストッパ層１００２の所定領域に形成されたｉ−ＧａＡｓ層、１００８は上記ｉ−ＧａＡｓ層１００１の上に形成されたＳｉＯ2絶縁膜、１０１５及び１０１６は上記ｎ+オーミックコンタクト領域１００７の上に形成されたＡｕＧｅ系金属よりなるソース・ドレイン電極であり、１０１７はｐ+型半導体よりなるゲート層である。以上のようにゲート領域にｐｎ接合を有するＦＥＴはＪＦＥＴ（Junction Field Effect Transistor）として知られており、そのｐｎ接合をバイアスし、ゲート直下の空間電荷領域幅を制御することによってドレイン電流が制御されるものである。
【０００３】
次に上記半導体装置の製造方法を図６２〜６４を参照して説明する。まず、第１ステップはエピタキシャル結晶成長法により順次１００１〜１００５層を形成する。上記ｉ−ＧａＡｓ層１００５の上の所定部分にイオン注入・アニール法を用いてｎ+オーミックコンタクト領域１００７を形成する。その後半導体基板全面にＳｉＯ2絶縁膜１００８を堆積し、レジストマスク１００９を用いてＳｉＯ2膜１００８を開口し、更にｉ−ＧａＡｓ層１００１をドライエッチングすることにより、ゲート領域を形成する（図６２）。
【０００４】
次に、上記ゲート領域にＳｉＯ2絶縁膜１００８をマスクとしてＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法もしくはＣＢＥ（Chemical Beam Epitaxy）法を用いて、ｐ+型の伝導を示す半導体層１００７を形成する（図６３）。その後、フォトレジスト１０１４をマスクとしてＳｉＯ2絶縁膜１００８のソース・ドレイン電極形成部を開口し（図６４）、該フォトレジスト１０１４を用いて蒸着／リフトオフ法にてＡｕＧｅ系金属よりなるドレイン電極１０１５、ソース電極１０１６を形成することで、図６１に示す半導体装置が得られる。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置、及びその製造方法は以上のように構成されている。しかし、ｐ+型の伝導を示す半導体層を形成する際、ＡｌＧａＡｓ上に形成すると、ＡｌＧａＡｓとＧａＡｓ間もしくはＡｌＧａＡｓとＩｎＧａＡｓ間の価電子帯のエネルギー不連続量が小さいため、電圧を印加したときにホールの注入が起き、ＦＥＴの耐圧特性の劣化や動作の不安定化がおこる。
【０００６】
又、Ａｌが酸化されて薄い自然酸化膜が形成されるため、ｐ+型半導体のモフォロジーが悪い。さらにＡｌＧａＡｓ上にｐ+型の半導体を形成するとその界面に多数の界面準位が存在する。これらはこの半導体装置を高周波デバイスとして使用する際に高周波特性を大きく劣化させる。
【０００７】
また、ｐ+型半導体を成長させるＡｌＧａＡｓ層表面をドライエッチングで形成するために、ＡｌＧａＡｓ層にダメージが生まれる。そして、このドライエッチング法での両物質間の選択性はあまり良くない。このため、ＦＥＴを製造した時高周波特性の劣化および特性のばらつきが生じる。
【０００８】
ＦＥＴの各部分に生じる分布常数的な電気抵抗にはオーミック電極からチャネル層へのコンタクト抵抗、ゲート下のシート抵抗がある。そして、ＦＥＴのオン抵抗はソース電極からドレイン電極までの全抵抗である。１９９６年ＩＥＥＥ ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕｍ 頁１１９に記載されているように、低いオン抵抗は低電圧動作において高出力、高効率を得るために重要である。しかし、従来構造においてはオーミック電極からチャネル層へのコンタクト抵抗も高い。
【０００９】
本発明の第１の目的は、ＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することである。
第２の目的は、ｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることである。
第３の目的は、半導体物質の製造法を改良することによりＪＦＥＴを製造した時高周波特性の劣化および特性のばらつきを無くすことである。
第４の目的は、エピタキシャル構造に変化を加えることにより、キャップ層からチャネル層へのコンタクト抵抗を低減することである。
第５の目的は、半導体物質を形成するときに構造制御の容易な構造を実現することである。
第６の目的は、ＦＥＴのゲート形成において均一性がよく、構造制御が容易な製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の電界効果トランジスタは、半絶縁性化合物半導体基板上に、バッファ層と、第１導電型のエピタキシャル成長層からなるチャネル層を含む活性層と、該活性層上又は側面に形成された第１導電型のコンタクト層を介して形成されるソース・ドレイン電極と、第２導電型のエピタキシャル成長層からなるゲート層及び該ゲート層上に形成されるゲート電極とを有する電界効果トランジスタであって、前記第２導電型のゲート層とチャネル層との間に前記ゲート層からチャネル層に至る価電子帯エネルギーを急激に下げる半導体層（以下、「エネルギー不連続層」と称す）を有することを特徴とする。
【００１１】
すなわち、本発明の電界効果トランジスタは、下記（１）又は（２）の構成である。
（１）半絶縁性化合物半導体基板上に、バッファ層と、アンドープＩｎＧａＡｓまたはＧａＡｓで構成されるチャネル層と、第１導電型のＡｌＧａＡｓまたはＩｎＧａＰで構成される電子供給層と、該電子供給層上に接して形成されるアンドープＩｎＧａＰで構成されるエネルギー不連続層と、第１導電型のＧａＡｓ，ＩｎＧａＡｓ若しくはＩｎＧａＰで構成されるオーミックコンタクト層及び該オーミックコンタクト層上に接して形成されるソース・ドレイン電極と、第２導電型のＧａＡｓ、ＡｌＧａＡｓ、もしくはＩｎＧａＡｓ層から構成されるゲート層及び該ゲート層上に接して形成されるゲート電極とを有する電界効果トランジスタであって、前記ゲート層が前記エネルギー不連続層上に接して設けられることを特徴とする。
（２）半絶縁性化合物半導体基板上に、バッファ層と、アンドープＩｎＧａＡｓまたはＧａＡｓで構成されるチャネル層と、第１導電型のＡｌＧａＡｓまたはＩｎＧａＰで構成される電子供給層と、該電子供給層上に接して形成されるアンドープＩｎＧａＰで構成されるエネルギー不連続層と、第１導電型のＧａＡｓ，ＩｎＧａＡｓ若しくはＩｎＧａＰで構成されるオーミックコンタクト層及び該オーミックコンタクト層上に接して形成されるソース・ドレイン電極と、第２導電型のＧａＡｓ、ＡｌＧａＡｓ、もしくはＩｎＧａＡｓ層から構成されるゲート層及び該ゲート層上に接して形成されるゲート電極とを有する電界効果トランジスタであって、前記ゲート層が前記エネルギー不連続層上にＩｎＧａＡｓＰからなる半導体層を介して設けられることを特徴とする。
【００２３】
【発明の実施の形態】
図１は、本発明の一構成になる電界効果トランジスタのエネルギーバンド図を模式的に示したものである。この例では、チャネル層としてＩｎＧａＡｓを、ゲート層としてｐ+ＧａＡｓとした場合を例に説明する。前記従来技術では、ｐ+ＧａＡｓゲート層はＡｌＧａＡｓ層上に形成されており、価電子帯エネルギーはチャネル層に向かってなだらかに減少している（波線）。これに対して、ＩｎＧａＰ層上にｐ+ＧａＡｓゲート層を形成した本発明になる電界効果トランジスタでは、その界面で価電子帯エネルギーが急激に低下している（実線）。このため、本発明の電界効果トランジスタでは、ゲート電圧印加時に正孔がチャネルに到達しにくくなり、アバランシェ降伏が起きにくくなる。その結果、高耐圧で安定動作するＪＦＥＴを提供できる。
【００２４】
尚、ＩｎＧａＰ層は従来よりＡｓ系材料との高いエッチング選択比が得られることからエッチングストッパ層として利用することは知られていたが、本発明ののようなＪＦＥＴにおいて、異なる導電型のゲート層とチャネル層との間に形成することで、上記のような効果が得られることは全く知られておらず、この様な効果は本発明者らが初めて見出したものである。
【００２５】
又、ＩｎＧａＰ層は酸化されやすいＡｌを含んでいないため、該ＩｎＧａＰ層上に再成長により半導体層を形成する場合に、モフォロジーの良い、界面準位の少ない構造を得ることができる。又、上記の通り、高いエッチング選択比が得られることから、ダメージの少ないウエットエッチングの採用を可能ならしめ、ＦＥＴを製造した時、高周波特性の劣化および特性のばらつきを解消できる。
【００２６】
また本発明では、このＩｎＧａＰ層とゲート層との間にＩｎＧａＡｓＰ層を介在させても、上記の効果は損なわれるものではない。
【００２７】
【実施例】
以下、本発明の実施の形態について添付の図面を参照しながら説明するが、本発明は、これらのみに限定されるものではない。
【００２８】
実施例１
図２は本発明の第１の実施の形態の構造を示す断面図、図３〜図６は同形態の製造過程における断面図である。以下、図２〜図６を参照して第１の実施の形態について説明する。
【００２９】
半絶縁性ＧａＡｓ基板１０１上に、膜厚４００ｎｍのＧａＡｓバッファ層１０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層１０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層１０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層１０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層１０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層１０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層１０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層１０９、膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層１１０、Ｓｉを４×１０18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層１１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層１１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３はエピタキシャル成長後の構造を示している。
【００３０】
次に、図４に示すように、作成したウェハ上にワイドリセス（第２のリセス）が開口したマスク１９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層１１１をエッチングストッパ層に用いてＧａＡｓキャップ層１１２層を選択的にエッチングする。このような選択エッチングはＥＣＲエッチング装置またはＲＩＥ装置を用い、ハロゲン元素として塩素のみを含んだ塩化ガスとフッ素のみを含んだフッ化物ガスとの混合ガス（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチングにより可能である。
【００３１】
表面に露出している部分のＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層１１１とマスク１９１を除去した後、全面にＳｉＯ2膜１８１を作成する。新たにゲートリセス部（第１のリセス）が開口したマスク１９２を形成し、ＳｉＯ2膜１８１をエッチングする。さらに、Ｉｎ0.49Ｇａ0.51Ｐ層１０９をストッパ層に用いて膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層１１０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図５はウェットエッチング後の構造を示している。
【００３２】
次に、図６に示すように、マスク１９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層１０９上にＳｉＯ2膜１８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層１２０を成長する。
【００３３】
その後、ｐ+ＧａＡｓ層１２０の上にゲート電極１７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極１７２及びドレイン電極１７３を形成し、図２の構造を得る。
【００３４】
この構造を用いることによりｐ+型の伝導を示す半導体、すなわちｐ+ＧａＡｓ層１２０形成時のモフォロジーを改善し、界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。さらに、層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００３５】
実施例２
図７は本発明の第２の実施の形態の構造を示す断面図、図８〜図１１は同形態の製造過程における断面図である。以下、図７〜図１１を参照して第２の実施の形態について説明する。
【００３６】
半絶縁性ＧａＡｓ基板２０１上に、膜厚４００ｎｍのＧａＡｓバッファ層２０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層２０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層２０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層２０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層２０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層２０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層２０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層２０９、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層２１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図８はエピタキシャル成長後の構造を示している。
【００３７】
次に、作成したウェハ上に広いリセスが開口したマスク２９１を形成し、Ｉｎ0.49Ｇａ0.51Ｐ層２０９をストッパ層に用いてＧａＡｓキャップ層２１２を、例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図９はウェットエッチング後の構造を示している。
【００３８】
マスク２９１を除去した後、全面にＳｉＯ2膜２８１を作成する。新たにゲートリセス部が開口したマスク２９２を形成し、ＳｉＯ2膜２８１をエッチングする。図１０はＳｉＯ2膜２８１をエッチングした後の構造を示している。次に、図１１に示すように、マスク２９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層２１９上にＳｉＯ2膜２８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ２２０層を成長する。
【００３９】
その後、ｐ+ＧａＡｓ２２０層の上にゲート電極２７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極２７２及びドレイン電極２７３を形成し、図７の構造を得る。
【００４０】
この構造を用いることによりｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層層を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。さらに、層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００４１】
実施例３
図１２は本発明の第３の実施の形態の構造を示す断面図、図１３〜図１６は同形態の製造過程における断面図である。以下、図１２〜図１６を参照して第３の実施の形態について説明する。
【００４２】
半絶縁性ＧａＡｓ基板３０１上に、膜厚４００ｎｍのＧａＡｓバッファ層３０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層３０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層３０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層３０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層３０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層３０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層３０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層３０９、ＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層３２０を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図１３はエピタキシャル成長後の構造を示している。
【００４３】
次に、図１４に示すように、マスク３９１を形成しゲート電極３７１を形成する。マスク除去後、ゲート電極３７１をマスクとしてゲート電極下以外のｐ+ＧａＡｓ層３２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００４４】
次に、全面にＳｉＯ2膜３８１を作成する。その後、図１５に示すようにマスク３９２を形成し、３８１、３０３−３０９層を除去する。マスクを除去後、ＳｉＯ2膜３８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層３１３を埋め込み成長する。図１６は層３１３を成長した後の構造を示している。その後、ソース電極３７２及びドレイン電極３７３を実施例１と同様に形成し、図１２の構造を得る。
【００４５】
この構造を用いることによりソース及びドレイン電極からからチャネル層へのコンタクト抵抗を低減することができる。また、この工程ではゲート電極をマスクにしてｐ+ＧａＡｓ層３２０をエッチングするため、均一性の良いゲート形成が行われる。層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００４６】
実施例４
図１２に示す第３の実施形態の別の製造方法を説明する。図１７〜図１８は同形態の別の製造過程における断面図である。以下、図１２、図１３、図１７〜図１８、図１５、及び図１６を参照して本実施例について説明する。
【００４７】
実施例３と同様にして図１３に示す構造を得た後、図１７に示すように、作成したウェハ上にマスク３９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層３２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００４８】
次に、図１８に示すように、マスク３９３を除去後、マスク３９４を形成しｐ+ＧａＡｓ３２０層の上にゲート電極３７１を形成する。
【００４９】
次に、マスク３９４を除去後、図１５、図１６の工程を実施例３と同様に行うことで、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層３１３を埋め込み成長させ、ソース電極３７２及びドレイン電極３７３を形成し、図１２の構造を得る。
この工程においても、均一性の良いゲート形成が行われる。
【００５０】
実施例５
図１２に示す第３の実施形態の更に別の製造方法を説明する。図１９〜図２０は同形態の別の製造過程における断面図である。以下、図１２、図１３、図１７及び図１９〜図２０を参照して本実施例について説明する。
【００５１】
実施例３と同様にして図１３に示す構造を得た後、図１７に示すように実施例４と同様にマスク３９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層３２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００５２】
次に、マスクを除去後、全面にＳｉＯ2膜３８２を作成する。その後、図１９に示すようにマスク３９５を形成し、３８２、３０３−３０９層を除去する。マスク３９５を除去後、ＳｉＯ2膜３８２をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層３１３を埋め込み成長する。図２０は層３１３成長後の構造を示している。その後、ゲート電極３７１、ソース電極３７２及びドレイン電極３７３を形成し、図１２の構造を得る。
【００５３】
実施例６
図２１は本発明の第４の実施の形態の構造を示す断面図、図２２〜図２５は同形態の製造過程における断面図である。以下、図２１〜図２５を参照して第４の実施の形態について説明する。
【００５４】
半絶縁性ＧａＡｓ基板４０１上に、膜厚４００ｎｍのＧａＡｓバッファ層４０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層４０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層４０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層４０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層４０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層４０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層４０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層４０９、ＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層４２０を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図２２はエピタキシャル成長後の構造を示している。
【００５５】
次に、図２３に示すように、作成したウェハ上にマスク４９１を形成し、ゲート電極４７１を形成する。
【００５６】
マスク除去後、ゲート電極４７１をマスクとしてゲート電極下以外のｐ+ＧａＡｓ層４２０を層４０９をエッチングストッパーとして例えば硫酸系のエッチャントにより選択的にウェットエッチングする。続いて、全面にＳｉＯ2膜４８１を作成する。その後、図２４に示すように、マスク４９２を形成し、ＳｉＯ2膜４８１を除去する。マスク４９２を除去後、図２５に示すように、ＳｉＯ2膜４８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１３を成長する。その後、ソース電極４７２及びドレイン電極４７３を形成し、図２１の構造を得る。
【００５７】
この構造を用いることによりｎ+型の伝導を示す半導体、すなわち、オーミックコンタクト層４１３形成時の界面がＡｌを含まないＩｎＧａＰ層４０９であるため、再成長時のモフォロジーを改善され、界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層４０９を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。この構造を用いることによりソース及びドレイン電極からからチャネル層へのコンタクト抵抗を低減することができる。ＩｎＧａＰ層４０９を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００５８】
実施例７
図２１に示す第４の実施形態の別の製造方法を説明する。図２６〜図２７は同形態の別の製造過程における断面図である。以下、図２１、図２２、図２６、図２７、図２４、図２５を参照して本実施例について説明する。
【００５９】
実施例６と同様にして図２２に示す構造を得た後、図２６に示すように、作成したウェハ上にマスク４９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層４０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層４２０を、例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００６０】
次に、図２７に示すように、マスク４９３を除去後、マスク４９４を形成しｐ+ＧａＡｓ層４２０の上にゲート電極４７１を形成する。
【００６１】
次に、マスク４９４を除去後、実施例６と同様に、図２４に示すようにＳｉＯ2膜４８１を作成する。その後、図２５に示すように、ＳｉＯ2膜４８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１３を成長する。その後、ソース電極４７２及びドレイン電極４７３を形成し、図２１の構造を得る。
この工程により、均一性の良いゲート電極形成が行われる。
【００６２】
実施例８
図２１に示す第４の実施形態の更に別の製造方法を説明する。図２８〜図２９は同形態の別の製造過程における断面図である。以下、図２１、図２２、図２６、図２８、図２９を参照して本実施例について説明する。
【００６３】
実施例６と同様にして図２２に示す積層構造を形成した後、実施例７と同様にウエハ上にマスク４９３を形成してアンドープＩｎ0.49Ｇａ0.51Ｐ層４０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層４２０を、例えば硫酸系のエッチャントにより選択的にウェットエッチングすることにより図２６に示す構造を得る。
【００６４】
次に、図２８に示すように、マスク４９３除去後、全面にＳｉＯ2膜４８２を作成する。更に、マスク４９５を形成し、ＳｉＯ2膜４８２を除去する。マスク４９５を除去後、図２９に示すように、ＳｉＯ2膜４８２をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１３を成長する。その後、ゲート電極４７１、ソース電極４７２及びドレイン電極４７３を形成し、図２１の構造を得る。
【００６５】
以下の実施例９〜１３に、コンタクト抵抗の低減を図った実施形態について説明する。
【００６６】
実施例９
図３０は本発明の第５の実施の形態の構造を示す断面図、図３１〜図３４は同形態の製造過程における断面図である。以下、図３０〜図３４を参照して第５の実施の形態について説明する。
【００６７】
半絶縁性ＧａＡｓ基板５０１上に、膜厚４００ｎｍのＧａＡｓバッファ層５０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層５０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層５０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層５０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層５０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層５０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層５０８、膜厚１２ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層５０９、膜厚５ｎｍのアンドープＩｎＧａＡｓＰ層５３０、膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層５１０、Ｓｉを４×１０18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層５１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層５１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３１はエピタキシャル成長後の構造を示している。
【００６８】
次に、図３２に示すように、作成したウェハ上にワイドリセス（第２のリセス）が開口したマスク５９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層５１１をエッチングストッパ層に用いてＧａＡｓキャップ層５１２層を選択的にエッチングする。このような選択エッチングはＥＣＲエッチング装置またはＲＩＥ装置を用い、ハロゲン元素として塩素のみを含んだ塩化ガスとフッ素のみを含んだフッ化物ガスとの混合ガス（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチングにより可能である。
【００６９】
表面に露出している部分のＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層５１１とマスク５９１を除去した後、全面にＳｉＯ2膜５８１を作成する。新たにゲートリセス部（第１のリセス）が開口したマスク５９２を形成し、ＳｉＯ2膜５８１をエッチングする。さらに、Ｉｎ0.49Ｇａ0.51Ｐ層５０９をストッパ層に用いて膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層５１０、ＩｎＧａＡｓＰ層５３０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図３３はウェットエッチング後の構造を示している。
【００７０】
次に、図３４に示すように、マスク５９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層５０９上にＳｉＯ2膜５８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層５２０を成長する。
【００７１】
その後、ｐ+ＧａＡｓ層５２０の上にゲート電極５７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極５７２及びドレイン電極５７３を形成し、図３０の構造を得る。
【００７２】
この構造を用いることによりｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、層としてＩｎＧａＰ層を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。多段リセスを形成するエピタキシャル構造に変化、すなわち、ＩｎＧａＡｓＰ層５３０を加えることにより、キャップ層５１２からチャネル層５０６へのコンタクト抵抗を低減することができる。さらに、ＩｎＧａＰ層５０９を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。尚この例では、ＩｎＧａＡｓＰ層５３０もエッチングしてリセスを形成していたが、ＩｎＧａＡｓＰ層５３０を一部残してあるいは該層をエッチングせずに第１のリセスを形成し、該リセス内にｐ+ＧａＡｓ層５２０を形成しても良い。
【００７３】
実施例１０
図３５は本発明の第６の実施の形態の構造を示す断面図、図３６〜図３９は同形態の製造過程における断面図である。以下、図３５〜図３９を参照して第６の実施の形態について説明する。
【００７４】
半絶縁性ＧａＡｓ基板６０１上に、膜厚４００ｎｍのＧａＡｓバッファ層６０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層６０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層６０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層６０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層６０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層６０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層６０８、膜厚１２ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層６０９、膜厚５ｎｍのアンドープＩｎＧａＡｓＰ層６３０、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層６１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３６はエピタキシャル成長後の構造を示している。
【００７５】
次に、作成したウェハ上に広いリセスが開口したマスク６９１を形成し、Ｉｎ0.49Ｇａ0.51Ｐ層６０９をストッパ層に用いてＧａＡｓキャップ層６１２、ＩｎＧａＡｓＰ層６３０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図３７はウェットエッチング後の構造を示している。
【００７６】
マスク６９１を除去した後、全面にＳｉＯ2膜６８１を作成する。新たにゲートリセス部が開口したマスク６９２を形成し、ＳｉＯ2膜６８１をエッチングする。図３８はＳｉＯ2膜６８１をエッチング後の構造を示している。次に図３９に示すように、マスク６９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層６０９上にＳｉＯ2膜６８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層６２０を成長する。
【００７７】
その後、ｐ+ＧａＡｓ層６２０の上にゲート電極６７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極６７２及びドレイン電極６７３を形成し、図３５の構造を得る。
【００７８】
この構造を用いることによりｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層６０９をもうけることによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。多段リセスを形成するエピタキシャル構造に変化を加えることにより、キャップ層６１２からチャネル層６０６へのコンタクト抵抗を低減することができる。さらに、ＩｎＧａＰ層６０９を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。尚この例では、ＩｎＧａＡｓＰ層６３０もエッチングしてリセスを形成していたが、ＩｎＧａＡｓＰ層６３０を一部残してあるいは該層をエッチングせずにリセスを形成し、該リセス内にｐ+ＧａＡｓ層６２０を形成しても良い。
【００７９】
実施例１１
図４０は本発明の第７の実施の形態の構造を示す断面図、図４１〜図４４は同形態の製造過程における断面図である。以下、図４０〜図４４を参照して第７の実施の形態について説明する。
【００８０】
半絶縁性ＧａＡｓ基板７０１上に、膜厚４００ｎｍのＧａＡｓバッファ層７０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層７０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層７０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層７０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層７０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層７０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層７０８、膜厚１２ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層７０９、膜厚５ｎｍのアンドープＩｎＧａＡｓＰ層７３０、ＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層７２０を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図４１はエピタキシャル成長後の構造を示している。
【００８１】
次に、図４２に示すように、マスク７９１を形成しゲート電極７７１を形成する。マスク７９１除去後、ゲート電極７７１をマスクに、ＩｎＧａＡｓＰ層７３０をエッチングストッパ層としてゲート電極７７１下以外のｐ+ＧａＡｓ層７２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００８２】
次に、全面にＳｉＯ2膜７８１を作成し、図４３に示すように、マスク７９２を形成し、ＳｉＯ2膜７８１のソース・ドレイン電極形成部を除去する。マスク７９２を除去後、ＳｉＯ2膜７８１をマスクとして、ソース、ドレイン電極部のＩｎＧａＡｓＰ層７３０上にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層７１３を成長する。図４４はオーミックコンタクト層７１３成長後の構造を示している。その後、ソース電極７７２及びドレイン電極７７３を形成し、図４０の構造を得る。
【００８３】
この構造を用いることによりｎ+型の伝導を示す半導体、すなわちオーミックコンタクト層７１３形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層７０９をもうけることによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。又、ＩｎＧａＡｓＰ層７３０を追加したことにより、ソース及びドレイン電極からからチャネル層へのコンタクト抵抗を低減することができる。また、この工程により、均一性の良いゲート電極形成が行われる。第２層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００８４】
実施例１２
図４０に示す本発明の第７の実施の形態の別の製造方法を説明する。図４５〜図４６は同実施例の製造過程における断面図である。以下、図４０、図４１、図４５、図４６、図４３、図４４を参照して本実施例について説明する。
【００８５】
実施例１１と同様にして図４１に示す構造を得た後、図４５に示すように、作成したウェハ上にマスク７９３を形成し、アンドープＩｎＧａＡｓＰ層７３０をエッチングストッパ層に用いてｐ+ＧａＡｓ層７２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００８６】
次に、図４６に示すように、マスク７９３を除去後、マスク７９４を形成しｐ+ＧａＡｓ層７２０の上にゲート電極７７１を形成する。
【００８７】
次に、マスク７９４を除去後、実施例１１と同様に、図４３に示すように、全面にＳｉＯ2膜７８１の作成及びパターン化を実施し、図４４に示すようにＳｉＯ2膜７８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層７１３を成長する。その後、ソース電極７７２及びドレイン電極７７３を形成し、図４０の構造を得る。
この工程により、均一性の良いゲート電極形成が行われる。
【００８８】
実施例１３
本発明の第７の実施の形態の更に別の製造方法を説明する。図４７〜図４８は同実施例の製造過程における断面図である。以下、図４０、図４１、図４５、図図４７、図４８を参照して本実施例について説明する。
【００８９】
実施例１２と同様に、図４１及び図４５の工程を経て、ｐ+ＧａＡｓ層７２０を所望形状にエッチングする。
【００９０】
次に、図４７に示すように、マスクを除去後、全面にＳｉＯ2膜７８２を作成する。その後、マスク７９５を形成し、ＳｉＯ2膜７８２を除去する。マスク７９５を除去後、ＳｉＯ2膜７８２をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層７１３を成長する。図４８はオーミックコンタクト層７１３形成後の構造を示している。その後、ゲート電極７７１、ソース電極７７２及びドレイン電極７７３を形成し、図４０の構造を得る。
【００９１】
実施例１４〜２６
以上の実施例１〜１３では、チャネル層上にＡｌＧａＡｓからなるスペーサ層及び電子供給層を形成していたが、これらの層をそれぞれＩｎＧａＰ層及び不純物ドープＩｎＧａＰ層に変更することにより、エピタキシャル構造に変化が加えられ、チャネル層へのコンタクト抵抗を低減することができる。例えば、スペーサ層としてアンドープＩｎ0.49Ｇａ0.51Ｐを、電子供給層としてＳｉを４×１０18ｃｍ-3ドープしたＩｎ0.49Ｇａ0.51Ｐを用いる。
【００９２】
実施例２７
図４９は本発明の電界効果トランジスタの第８の実施形態に係る構造を示す断面図である。図５０〜図５４は製造工程における断面図である。以下、図４９〜図５４を用いてこの実施の形態を説明する。
【００９３】
まず半絶縁性ＧａＡｓ基板８０１上に、膜厚４００ｎｍのアンドープＧａＡｓバッファー層８０２、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層８０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層８０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層８０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層８０６、膜厚２ｎｍのアンドープＧａＡｓスペーサ層８０７、膜厚２ｎｍのアンドープＩｎＧａＰエッチングストッパ層８１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚２３ｎｍのＧａＡｓオーミックコンタクト層８１２を順にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長する。図５０はエピタキシャル成長後の構造を示す断面図である。
【００９４】
次に作製したウェハ上にＳｉＯ2膜８８１、ゲート開口部が開口したマスク８９１を順に形成し、ＳｉＯ2膜８８１をエッチングしてゲート開口部にＧａＡｓ層８１２を露出させる。図５１はＳｉＯ2膜８８１エッチング後の構造である。
【００９５】
さらに、マスク８９１を除去し、ＩｎＧａＰ層８１１をエッチングストッパ層としてＧａＡｓ層８１２をドライエッチングした後、塩酸系エッチャントによりゲート開口部内のＩｎＧａＰ層８１１を除去する。図５２はＩｎＧａＰ層８１１除去後の構造を示す断面図である。
【００９６】
その後、ウェハをＭＢＥ装置あるいはＭＯＣＶＤ装置内に導入し、ＳｉＯ2膜８８１をマスクとして、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層８１８、膜厚１５ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層８１９、Ｚｎを１×１０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層８２０を順次選択成長する。図５３はｐ+型ＧａＡｓ層８２０形成後の構造を示す断面図である。
【００９７】
その後、ｐ+ＧａＡｓ層８２０上にゲート電極金属８７１を形成する。更にＳｉＯ2層８８１をソースドレイン領域が開口するようにパターン化する。図５４は、このパターン化後の断面図である。次にオーミック電極金属８７２、８７３をそれぞれソース部分、ドレイン部分に形成し、図４９の構造を得る。
【００９８】
上記の製造工程において、ゲート開口部形成後（図５２）、ゲート開口部内で表面に露出されるのはＧａＡｓ層８０７、ＩｎＧａＰ層８１１、ｎ型ＧａＡｓ層８１２であり、いずれも反応性の高いＡｌを含んでいない。これにより、続く選択再成長工程において、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができる。従って、界面準位によるＦＥＴの高周波特性の劣化を避けることが可能となる。
【００９９】
実施例２８
実施例２７では、ＩｎＧａＡｓチャネル層８０６上にＧａＡｓスペーサ層８０７を設けたが、このスペーサ層をアンドープＩｎＧａＰ層とすることもできる。この場合、ＩｎＧａＰスペーサ層８０７がゲート開口部形成時にエッチングストッパ層の役割を兼ねるので、実施例２７におけるエッチングストッパ層８１１は不要となる。図５５は本実施例の構造を示す断面図である。
【０１００】
本実施例の構造においては、ゲート開口部形成後、ゲート開口部内で表面に露出されるのはＩｎＧａＰ層８０７、ｎ型ＧａＡｓ層８１２であり、いずれも反応性の高いＡｌを含んでいない。これにより、続く選択再成長工程において、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができる。従って、界面準位によるＦＥＴの高周波特性の劣化を避けることが可能となる。
【０１０１】
さらに、ＧａＡｓよりも電子親和力の小さいＩｎＧａＰをスペーサ層として用いているため、ＩｎＧａＡｓチャネル層８０６内への２次元電子ガスの閉じこめ効果を増大し、２次元電子ガスの電流輸送特性を高めることが可能となる。
【０１０２】
実施例２９
図５６は本発明の電界効果トランジスタの第９の実施形態に係る構造を示す断面図である。図５７〜図６０は製造工程を示す断面図である。以下図５６〜図５０を用いて説明する。
【０１０３】
まず半絶縁性ＧａＡｓ基板９０１上に、膜厚４００ｎｍのアンドープＧａＡｓバッファー層９０２、膜厚５ｎｍのアンドープＩｎＧａＰエッチングストッパ層９０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１４０ｎｍのＧａＡｓオーミックコンタクト層９１２を順にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長する。図５７はエピタキシャル成長後の構造を示す断面図である。
【０１０４】
次に作製したウェハ上にＳｉＯ2膜９８１、ゲート開口部が開口したマスク９９１を順に形成し、ＳｉＯ2膜９８１をエッチングしてゲート開口部にＧａＡｓ層９１２を露出させる。図５８はＳｉＯ2膜９８１エッチング後の構造である。さらに、マスク９９１を除去し、ＩｎＧａＰ層９０３をエッチングストッパ層としてＧａＡｓ層９１２をドライエッチングする。図５９はＧａＡｓ層９１２エッチング後の構造を示す断面図である。
【０１０５】
その後、ウェハをＭＢＥ装置あるいはＭＯＣＶＤ装置内に導入し、ＳｉＯ2膜９８１をマスクとして、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層９１３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層９１４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層９１５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層９１６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層９１７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍのＩｎ0.49Ｇａ0.51Ｐ電子供給層９１８、膜厚１５ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層９１９、Ｚｎを１×１０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層９２０を順次選択成長する。図６０はｐ+型ＧａＡｓ層９２０形成後の構造を示す断面図である。
【０１０６】
その後、ｐ+ＧａＡｓ層９２０上にゲート電極金属９７１を形成する。次にオーミック電極金属７７２、７７３をそれぞれソース部分、ドレイン部分に形成し、図５６の構造を得る。
【０１０７】
上記の製造工程において、ゲート開口部形成後（図５９）、ゲート開口部内で表面に露出されるのはＩｎＧａＰ層９０３、ｎ型ＧａＡｓ層９１２であり、いずれも反応性の高いＡｌを含んでいない。これにより、続く選択再成長工程において、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができる。従って、界面準位によるＦＥＴの高周波特性の劣化を避けることが可能となる。
【０１０８】
さらに本実施例では、バッファ層９１３からｐ+型ＧａＡｓ層９２０までをＭＢＥ装置あるいはＭＯＣＶＤ装置内で連続的にエピタキシャル成長しているため、ゲート電極９７１直下の全てのヘテロ接合界面において界面準位の極めて少ない良好な界面を形成することができ、これにより、高周波特性に優れたＦＥＴの製造が可能となる。
【０１０９】
以上の実施例では、第１導電型をｎ型、第２導電型をｐ型として説明しているが、第１導電型をｐ型、第２導電型をｎ型としても良い。又、チャネル層としてＩｎＧａＡｓを用いているが、ＧａＡｓで構成されていても良い。ゲート層材料としても、上記ＧａＡｓ層以外に、ＡｌＧａＡｓ、ＩｎＧａＡｓを用いても良い。ソース・ドレイン電極用のオーミックコンタクト層（キャップ層を含む）としても、上記ＧａＡｓ以外に、ＩｎＧａＡｓ、ＩｎＧａＰの使用も可能である。
【０１１０】
又、各層の組成比についても例示的に示したものであり、これらに限定されるものではなく、当業者が適宜変更できるものである。尚、本発明の特徴部分であるＩｎＧａＰ層に関していえば、ＩｎxＧａ1-xＰとしたとき、臨界膜厚以内であれば０＜ｘ＜１の範囲で種々選択でき、ｘが１に近づくほどバンドギャップは狭くなりオン抵抗は良くなるが、目的とする耐圧は悪くなる傾向にある。ＧａＡｓ基板との格子整合のとれるｘ＝０．４８程度が最も望ましい。
【０１１１】
又、不純物ドープ層のドーパント濃度も、上記の例のみに限定されるものではない。ｎ型ドーパントとしては上記Ｓｉを用いるのが一般的であるが、ドーパント濃度は１×１０17〜１×１０20ｃｍ-3程度であり、ゲート層をｎ型とする場合４×１０18ｃｍ-3程度が望ましい。ｐ型ドーパントとしては、ＭＯＣＶＤ法では上記Ｚｎ及びＣを用いるのが一般的であり、１×１０18〜５×１０20ｃｍ-3程度、ＭＢＥ法ではＢｅが一般的であり、１×１０18〜１×１０20ｃｍ-3程度である。この場合もゲート層をｐ型とする場合１×１０20ｃｍ-3程度が望ましい。
【０１１２】
【発明の効果】
本発明によれば、ＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することが可能である。その理由は、エネルギー不連続層をゲート層とチャネル層との間に挿入したことでゲート層からチャネルに至る価電子帯エネルギーを急激に下げ、ゲート電圧印加時に正孔がチャネルに到達しにくくなり、アバランシェ降伏が起きにくくなるためである。
【０１１３】
また本発明では、ｐ+型の伝導を示す半導体あるいはソース・ドレイン電極用のオーミックコンタクト層を再成長形成する時のモフォロジーが改善され、また界面準位を無くすことができ、ＪＦＥＴの高周波特性を高めることが可能である。その理由は、ゲート層を再成長形成する際に、その界面にエネルギー不連続層を構成するＩｎＧａＰ層などのＡｌを含まない層上に実施するため、モフォロジーの良い再成長形成が可能となり、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができるためである。
【０１１４】
又本発明では、ＪＦＥＴを製造した時高周波特性の劣化および特性のばらつきを無くすことが可能である。その理由は、ＩｎＧａＰ層をエッチングストッパとしてウエットエッチングにより再成長界面の露出を行うとエッチングダメージが少なくなるためである。
【０１１５】
本発明では、キャップ層からチャネル層へのコンタクト抵抗を低減することが可能である。その理由は、ＩｎＧａＡｓＰ層をエネルギー不連続層上に形成したことにより、ＩｎＧａＡｓＰ層のない場合に比べてコンタクト抵抗を０．１Ω・ｍｍ程度低減できるためである。その結果、高出力、高効率のＦＥＴの提供が可能となる。
【０１１６】
【図面の簡単な説明】
【図１】本発明の一構成になる電界効果トランジスタのエネルギーバンド図である。
【図２】本発明の第１の実施形態に係る模式的断面図である。
【図３】第１の実施形態の製造工程を説明する断面図である。
【図４】第１の実施形態の製造工程を説明する断面図である。
【図５】第１の実施形態の製造工程を説明する断面図である。
【図６】第１の実施形態の製造工程を説明する断面図である。
【図７】本発明の第２の実施形態に係る模式的断面図である。
【図８】第２の実施形態の製造工程を説明する断面図である。
【図９】第２の実施形態の製造工程を説明する断面図である。
【図１０】第２の実施形態の製造工程を説明する断面図である。
【図１１】第２の実施形態の製造工程を説明する断面図である。
【図１２】本発明の第３の実施形態に係る模式的断面図である。
【図１３】第３の実施形態の製造工程を説明する断面図である。
【図１４】第３の実施形態の製造工程を説明する断面図である。
【図１５】第３の実施形態の製造工程を説明する断面図である。
【図１６】第３の実施形態の製造工程を説明する断面図である。
【図１７】第３の実施形態の別の製造工程を説明する断面図である。
【図１８】第３の実施形態の別の製造工程を説明する断面図である。
【図１９】第３の実施形態の更に別の製造工程を説明する断面図である。
【図２０】第３の実施形態の更に別の製造工程を説明する断面図である。
【図２１】本発明の第４の実施形態に係る模式的断面図である。
【図２２】第４の実施形態の製造工程を説明する断面図である。
【図２３】第４の実施形態の製造工程を説明する断面図である。
【図２４】第４の実施形態の製造工程を説明する断面図である。
【図２５】第４の実施形態の製造工程を説明する断面図である。
【図２６】第４の実施形態の別の製造工程を説明する断面図である。
【図２７】第４の実施形態の別の製造工程を説明する断面図である。
【図２８】第４の実施形態の更に別の製造工程を説明する断面図である。
【図２９】第４の実施形態の更に別の製造工程を説明する断面図である。
【図３０】本発明の第５の実施形態に係る模式的断面図である。
【図３１】第５の実施形態の製造工程を説明する断面図である。
【図３２】第５の実施形態の製造工程を説明する断面図である。
【図３３】第５の実施形態の製造工程を説明する断面図である。
【図３４】第５の実施形態の製造工程を説明する断面図である。
【図３５】本発明の第６の実施形態に係る模式的断面図である。
【図３６】第６の実施形態の製造工程を説明する断面図である。
【図３７】第６の実施形態の製造工程を説明する断面図である。
【図３８】第６の実施形態の製造工程を説明する断面図である。
【図３９】第６の実施形態の製造工程を説明する断面図である。
【図４０】本発明の第７の実施形態に係る模式的断面図である。
【図４１】第７の実施形態の製造工程を説明する断面図である。
【図４２】第７の実施形態の製造工程を説明する断面図である。
【図４３】第７の実施形態の製造工程を説明する断面図である。
【図４４】第７の実施形態の製造工程を説明する断面図である。
【図４５】第７の実施形態の別の製造工程を説明する断面図である。
【図４６】第７の実施形態の別の製造工程を説明する断面図である。
【図４７】第７の実施形態の更に別の製造工程を説明する断面図である。
【図４８】第７の実施形態の更に別の製造工程を説明する断面図である。
【図４９】本発明の第８の実施形態に係る模式的断面図である。
【図５０】第８の実施形態の製造工程を説明する断面図である。
【図５１】第８の実施形態の製造工程を説明する断面図である。
【図５２】第８の実施形態の製造工程を説明する断面図である。
【図５３】第８の実施形態の製造工程を説明する断面図である。
【図５４】第８の実施形態の製造工程を説明する断面図である。
【図５５】本発明の第８の実施形態の改良形態に係る模式的断面図である。
【図５６】本発明の第９の実施形態に係る模式的断面図である。
【図５７】第９の実施形態の製造工程を説明する断面図である。
【図５８】第９の実施形態の製造工程を説明する断面図である。
【図５９】第９の実施形態の製造工程を説明する断面図である。
【図６０】第９の実施形態の製造工程を説明する断面図である。
【図６１】従来技術になるＪＦＥＴの構成を示す模式的断面図である。
【図６２】従来技術の製造工程を説明する断面図である。
【図６３】従来技術の製造工程を説明する断面図である。
【図６４】従来技術の製造工程を説明する断面図である。
【符号の説明】
101、201、301、401、501、601、701、801、901 基板
102、103、202、203、302、303、402、403、502、503、602、603、702、703、802、803、902、913 バッファー層
104、108、204、208、304、408、504、508、604、608、704、708、804、818、914、918 電子供給層
105、107、205、207、305、307、405、407、505、507、605、607、705、707、805、807、915、917 スペーサ層
106、206、306、406、506、606、706、806、916 チャネル層
109、209、309、409、509、609、709、819、919 エネルギー不連続層（ＩｎＧａＰ層）
110、510 埋め込み層
111、511 ワイドリセスストッパ層
112 キャップ層
120、220、320、420、520、620、720、820、920 ｐ+半導体層
171、271、371、471、571、671、771、871、971 ゲート電極
172、272、372、472、572、672、772、872、972 ソース電極
173、273、373、473、573、673、773、873、973 ドレイン電極
181、281、381、481、581、681、781、881、981 ＳｉＯ2膜
【発明の属する技術分野】
本発明は、電界効果トランジスタ（Field Effect Transistor；「ＦＥＴ」）に関し、特にヘテロ接合ＦＥＴに関するものである。
【０００２】
【従来の技術】
ＧａＡｓ系、ＩｎＰ系III−Ｖ族化合物半導体を用いたＨＥＭＴに代表されるへテロ接合ＦＥＴは低雑音、高出力、高効率の高周波デバイスとして広い用途に採用されている。図６１は、例えば特開平１０−６４９２４号公報に示されたＦＥＴの断面構造である。図６１において、１００５は半絶縁性ＧａＡｓ基板、１００４は半絶縁性ＧａＡｓ基板１００５の上に形成されたバッファ層、１００３はバッファ層１００４の所定領域に形成されたｎ−ＧａＡｓ活性層、１００７はバッファ層１００４のｎ−ＧａＡｓ活性層１００３が形成されていない領域に形成されたｎ+オーミックコンタクト領域、１００２は上記ｎ−ＧａＡｓ活性層１００３の上に形成されたｎ−ＡｌＧａＡｓエッチングストッパ層、１００１は上記ｎ−ＡｌＧａＡｓエッチングストッパ層１００２の所定領域に形成されたｉ−ＧａＡｓ層、１００８は上記ｉ−ＧａＡｓ層１００１の上に形成されたＳｉＯ2絶縁膜、１０１５及び１０１６は上記ｎ+オーミックコンタクト領域１００７の上に形成されたＡｕＧｅ系金属よりなるソース・ドレイン電極であり、１０１７はｐ+型半導体よりなるゲート層である。以上のようにゲート領域にｐｎ接合を有するＦＥＴはＪＦＥＴ（Junction Field Effect Transistor）として知られており、そのｐｎ接合をバイアスし、ゲート直下の空間電荷領域幅を制御することによってドレイン電流が制御されるものである。
【０００３】
次に上記半導体装置の製造方法を図６２〜６４を参照して説明する。まず、第１ステップはエピタキシャル結晶成長法により順次１００１〜１００５層を形成する。上記ｉ−ＧａＡｓ層１００５の上の所定部分にイオン注入・アニール法を用いてｎ+オーミックコンタクト領域１００７を形成する。その後半導体基板全面にＳｉＯ2絶縁膜１００８を堆積し、レジストマスク１００９を用いてＳｉＯ2膜１００８を開口し、更にｉ−ＧａＡｓ層１００１をドライエッチングすることにより、ゲート領域を形成する（図６２）。
【０００４】
次に、上記ゲート領域にＳｉＯ2絶縁膜１００８をマスクとしてＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法もしくはＣＢＥ（Chemical Beam Epitaxy）法を用いて、ｐ+型の伝導を示す半導体層１００７を形成する（図６３）。その後、フォトレジスト１０１４をマスクとしてＳｉＯ2絶縁膜１００８のソース・ドレイン電極形成部を開口し（図６４）、該フォトレジスト１０１４を用いて蒸着／リフトオフ法にてＡｕＧｅ系金属よりなるドレイン電極１０１５、ソース電極１０１６を形成することで、図６１に示す半導体装置が得られる。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置、及びその製造方法は以上のように構成されている。しかし、ｐ+型の伝導を示す半導体層を形成する際、ＡｌＧａＡｓ上に形成すると、ＡｌＧａＡｓとＧａＡｓ間もしくはＡｌＧａＡｓとＩｎＧａＡｓ間の価電子帯のエネルギー不連続量が小さいため、電圧を印加したときにホールの注入が起き、ＦＥＴの耐圧特性の劣化や動作の不安定化がおこる。
【０００６】
又、Ａｌが酸化されて薄い自然酸化膜が形成されるため、ｐ+型半導体のモフォロジーが悪い。さらにＡｌＧａＡｓ上にｐ+型の半導体を形成するとその界面に多数の界面準位が存在する。これらはこの半導体装置を高周波デバイスとして使用する際に高周波特性を大きく劣化させる。
【０００７】
また、ｐ+型半導体を成長させるＡｌＧａＡｓ層表面をドライエッチングで形成するために、ＡｌＧａＡｓ層にダメージが生まれる。そして、このドライエッチング法での両物質間の選択性はあまり良くない。このため、ＦＥＴを製造した時高周波特性の劣化および特性のばらつきが生じる。
【０００８】
ＦＥＴの各部分に生じる分布常数的な電気抵抗にはオーミック電極からチャネル層へのコンタクト抵抗、ゲート下のシート抵抗がある。そして、ＦＥＴのオン抵抗はソース電極からドレイン電極までの全抵抗である。１９９６年ＩＥＥＥ ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕｍ 頁１１９に記載されているように、低いオン抵抗は低電圧動作において高出力、高効率を得るために重要である。しかし、従来構造においてはオーミック電極からチャネル層へのコンタクト抵抗も高い。
【０００９】
本発明の第１の目的は、ＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することである。
第２の目的は、ｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることである。
第３の目的は、半導体物質の製造法を改良することによりＪＦＥＴを製造した時高周波特性の劣化および特性のばらつきを無くすことである。
第４の目的は、エピタキシャル構造に変化を加えることにより、キャップ層からチャネル層へのコンタクト抵抗を低減することである。
第５の目的は、半導体物質を形成するときに構造制御の容易な構造を実現することである。
第６の目的は、ＦＥＴのゲート形成において均一性がよく、構造制御が容易な製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の電界効果トランジスタは、半絶縁性化合物半導体基板上に、バッファ層と、第１導電型のエピタキシャル成長層からなるチャネル層を含む活性層と、該活性層上又は側面に形成された第１導電型のコンタクト層を介して形成されるソース・ドレイン電極と、第２導電型のエピタキシャル成長層からなるゲート層及び該ゲート層上に形成されるゲート電極とを有する電界効果トランジスタであって、前記第２導電型のゲート層とチャネル層との間に前記ゲート層からチャネル層に至る価電子帯エネルギーを急激に下げる半導体層（以下、「エネルギー不連続層」と称す）を有することを特徴とする。
【００１１】
すなわち、本発明の電界効果トランジスタは、下記（１）又は（２）の構成である。
（１）半絶縁性化合物半導体基板上に、バッファ層と、アンドープＩｎＧａＡｓまたはＧａＡｓで構成されるチャネル層と、第１導電型のＡｌＧａＡｓまたはＩｎＧａＰで構成される電子供給層と、該電子供給層上に接して形成されるアンドープＩｎＧａＰで構成されるエネルギー不連続層と、第１導電型のＧａＡｓ，ＩｎＧａＡｓ若しくはＩｎＧａＰで構成されるオーミックコンタクト層及び該オーミックコンタクト層上に接して形成されるソース・ドレイン電極と、第２導電型のＧａＡｓ、ＡｌＧａＡｓ、もしくはＩｎＧａＡｓ層から構成されるゲート層及び該ゲート層上に接して形成されるゲート電極とを有する電界効果トランジスタであって、前記ゲート層が前記エネルギー不連続層上に接して設けられることを特徴とする。
（２）半絶縁性化合物半導体基板上に、バッファ層と、アンドープＩｎＧａＡｓまたはＧａＡｓで構成されるチャネル層と、第１導電型のＡｌＧａＡｓまたはＩｎＧａＰで構成される電子供給層と、該電子供給層上に接して形成されるアンドープＩｎＧａＰで構成されるエネルギー不連続層と、第１導電型のＧａＡｓ，ＩｎＧａＡｓ若しくはＩｎＧａＰで構成されるオーミックコンタクト層及び該オーミックコンタクト層上に接して形成されるソース・ドレイン電極と、第２導電型のＧａＡｓ、ＡｌＧａＡｓ、もしくはＩｎＧａＡｓ層から構成されるゲート層及び該ゲート層上に接して形成されるゲート電極とを有する電界効果トランジスタであって、前記ゲート層が前記エネルギー不連続層上にＩｎＧａＡｓＰからなる半導体層を介して設けられることを特徴とする。
【００２３】
【発明の実施の形態】
図１は、本発明の一構成になる電界効果トランジスタのエネルギーバンド図を模式的に示したものである。この例では、チャネル層としてＩｎＧａＡｓを、ゲート層としてｐ+ＧａＡｓとした場合を例に説明する。前記従来技術では、ｐ+ＧａＡｓゲート層はＡｌＧａＡｓ層上に形成されており、価電子帯エネルギーはチャネル層に向かってなだらかに減少している（波線）。これに対して、ＩｎＧａＰ層上にｐ+ＧａＡｓゲート層を形成した本発明になる電界効果トランジスタでは、その界面で価電子帯エネルギーが急激に低下している（実線）。このため、本発明の電界効果トランジスタでは、ゲート電圧印加時に正孔がチャネルに到達しにくくなり、アバランシェ降伏が起きにくくなる。その結果、高耐圧で安定動作するＪＦＥＴを提供できる。
【００２４】
尚、ＩｎＧａＰ層は従来よりＡｓ系材料との高いエッチング選択比が得られることからエッチングストッパ層として利用することは知られていたが、本発明ののようなＪＦＥＴにおいて、異なる導電型のゲート層とチャネル層との間に形成することで、上記のような効果が得られることは全く知られておらず、この様な効果は本発明者らが初めて見出したものである。
【００２５】
又、ＩｎＧａＰ層は酸化されやすいＡｌを含んでいないため、該ＩｎＧａＰ層上に再成長により半導体層を形成する場合に、モフォロジーの良い、界面準位の少ない構造を得ることができる。又、上記の通り、高いエッチング選択比が得られることから、ダメージの少ないウエットエッチングの採用を可能ならしめ、ＦＥＴを製造した時、高周波特性の劣化および特性のばらつきを解消できる。
【００２６】
また本発明では、このＩｎＧａＰ層とゲート層との間にＩｎＧａＡｓＰ層を介在させても、上記の効果は損なわれるものではない。
【００２７】
【実施例】
以下、本発明の実施の形態について添付の図面を参照しながら説明するが、本発明は、これらのみに限定されるものではない。
【００２８】
実施例１
図２は本発明の第１の実施の形態の構造を示す断面図、図３〜図６は同形態の製造過程における断面図である。以下、図２〜図６を参照して第１の実施の形態について説明する。
【００２９】
半絶縁性ＧａＡｓ基板１０１上に、膜厚４００ｎｍのＧａＡｓバッファ層１０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層１０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層１０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層１０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層１０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層１０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層１０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層１０９、膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層１１０、Ｓｉを４×１０18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層１１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層１１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３はエピタキシャル成長後の構造を示している。
【００３０】
次に、図４に示すように、作成したウェハ上にワイドリセス（第２のリセス）が開口したマスク１９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層１１１をエッチングストッパ層に用いてＧａＡｓキャップ層１１２層を選択的にエッチングする。このような選択エッチングはＥＣＲエッチング装置またはＲＩＥ装置を用い、ハロゲン元素として塩素のみを含んだ塩化ガスとフッ素のみを含んだフッ化物ガスとの混合ガス（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチングにより可能である。
【００３１】
表面に露出している部分のＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層１１１とマスク１９１を除去した後、全面にＳｉＯ2膜１８１を作成する。新たにゲートリセス部（第１のリセス）が開口したマスク１９２を形成し、ＳｉＯ2膜１８１をエッチングする。さらに、Ｉｎ0.49Ｇａ0.51Ｐ層１０９をストッパ層に用いて膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層１１０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図５はウェットエッチング後の構造を示している。
【００３２】
次に、図６に示すように、マスク１９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層１０９上にＳｉＯ2膜１８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層１２０を成長する。
【００３３】
その後、ｐ+ＧａＡｓ層１２０の上にゲート電極１７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極１７２及びドレイン電極１７３を形成し、図２の構造を得る。
【００３４】
この構造を用いることによりｐ+型の伝導を示す半導体、すなわちｐ+ＧａＡｓ層１２０形成時のモフォロジーを改善し、界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。さらに、層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００３５】
実施例２
図７は本発明の第２の実施の形態の構造を示す断面図、図８〜図１１は同形態の製造過程における断面図である。以下、図７〜図１１を参照して第２の実施の形態について説明する。
【００３６】
半絶縁性ＧａＡｓ基板２０１上に、膜厚４００ｎｍのＧａＡｓバッファ層２０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層２０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層２０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層２０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層２０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層２０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層２０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層２０９、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層２１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図８はエピタキシャル成長後の構造を示している。
【００３７】
次に、作成したウェハ上に広いリセスが開口したマスク２９１を形成し、Ｉｎ0.49Ｇａ0.51Ｐ層２０９をストッパ層に用いてＧａＡｓキャップ層２１２を、例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図９はウェットエッチング後の構造を示している。
【００３８】
マスク２９１を除去した後、全面にＳｉＯ2膜２８１を作成する。新たにゲートリセス部が開口したマスク２９２を形成し、ＳｉＯ2膜２８１をエッチングする。図１０はＳｉＯ2膜２８１をエッチングした後の構造を示している。次に、図１１に示すように、マスク２９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層２１９上にＳｉＯ2膜２８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ２２０層を成長する。
【００３９】
その後、ｐ+ＧａＡｓ２２０層の上にゲート電極２７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極２７２及びドレイン電極２７３を形成し、図７の構造を得る。
【００４０】
この構造を用いることによりｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層層を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。さらに、層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００４１】
実施例３
図１２は本発明の第３の実施の形態の構造を示す断面図、図１３〜図１６は同形態の製造過程における断面図である。以下、図１２〜図１６を参照して第３の実施の形態について説明する。
【００４２】
半絶縁性ＧａＡｓ基板３０１上に、膜厚４００ｎｍのＧａＡｓバッファ層３０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層３０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層３０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層３０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層３０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層３０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層３０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層３０９、ＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層３２０を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図１３はエピタキシャル成長後の構造を示している。
【００４３】
次に、図１４に示すように、マスク３９１を形成しゲート電極３７１を形成する。マスク除去後、ゲート電極３７１をマスクとしてゲート電極下以外のｐ+ＧａＡｓ層３２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００４４】
次に、全面にＳｉＯ2膜３８１を作成する。その後、図１５に示すようにマスク３９２を形成し、３８１、３０３−３０９層を除去する。マスクを除去後、ＳｉＯ2膜３８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層３１３を埋め込み成長する。図１６は層３１３を成長した後の構造を示している。その後、ソース電極３７２及びドレイン電極３７３を実施例１と同様に形成し、図１２の構造を得る。
【００４５】
この構造を用いることによりソース及びドレイン電極からからチャネル層へのコンタクト抵抗を低減することができる。また、この工程ではゲート電極をマスクにしてｐ+ＧａＡｓ層３２０をエッチングするため、均一性の良いゲート形成が行われる。層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００４６】
実施例４
図１２に示す第３の実施形態の別の製造方法を説明する。図１７〜図１８は同形態の別の製造過程における断面図である。以下、図１２、図１３、図１７〜図１８、図１５、及び図１６を参照して本実施例について説明する。
【００４７】
実施例３と同様にして図１３に示す構造を得た後、図１７に示すように、作成したウェハ上にマスク３９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層３２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００４８】
次に、図１８に示すように、マスク３９３を除去後、マスク３９４を形成しｐ+ＧａＡｓ３２０層の上にゲート電極３７１を形成する。
【００４９】
次に、マスク３９４を除去後、図１５、図１６の工程を実施例３と同様に行うことで、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層３１３を埋め込み成長させ、ソース電極３７２及びドレイン電極３７３を形成し、図１２の構造を得る。
この工程においても、均一性の良いゲート形成が行われる。
【００５０】
実施例５
図１２に示す第３の実施形態の更に別の製造方法を説明する。図１９〜図２０は同形態の別の製造過程における断面図である。以下、図１２、図１３、図１７及び図１９〜図２０を参照して本実施例について説明する。
【００５１】
実施例３と同様にして図１３に示す構造を得た後、図１７に示すように実施例４と同様にマスク３９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層３２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００５２】
次に、マスクを除去後、全面にＳｉＯ2膜３８２を作成する。その後、図１９に示すようにマスク３９５を形成し、３８２、３０３−３０９層を除去する。マスク３９５を除去後、ＳｉＯ2膜３８２をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層３１３を埋め込み成長する。図２０は層３１３成長後の構造を示している。その後、ゲート電極３７１、ソース電極３７２及びドレイン電極３７３を形成し、図１２の構造を得る。
【００５３】
実施例６
図２１は本発明の第４の実施の形態の構造を示す断面図、図２２〜図２５は同形態の製造過程における断面図である。以下、図２１〜図２５を参照して第４の実施の形態について説明する。
【００５４】
半絶縁性ＧａＡｓ基板４０１上に、膜厚４００ｎｍのＧａＡｓバッファ層４０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層４０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層４０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層４０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層４０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層４０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層４０８、膜厚１７ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層４０９、ＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層４２０を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図２２はエピタキシャル成長後の構造を示している。
【００５５】
次に、図２３に示すように、作成したウェハ上にマスク４９１を形成し、ゲート電極４７１を形成する。
【００５６】
マスク除去後、ゲート電極４７１をマスクとしてゲート電極下以外のｐ+ＧａＡｓ層４２０を層４０９をエッチングストッパーとして例えば硫酸系のエッチャントにより選択的にウェットエッチングする。続いて、全面にＳｉＯ2膜４８１を作成する。その後、図２４に示すように、マスク４９２を形成し、ＳｉＯ2膜４８１を除去する。マスク４９２を除去後、図２５に示すように、ＳｉＯ2膜４８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１３を成長する。その後、ソース電極４７２及びドレイン電極４７３を形成し、図２１の構造を得る。
【００５７】
この構造を用いることによりｎ+型の伝導を示す半導体、すなわち、オーミックコンタクト層４１３形成時の界面がＡｌを含まないＩｎＧａＰ層４０９であるため、再成長時のモフォロジーを改善され、界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層４０９を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。この構造を用いることによりソース及びドレイン電極からからチャネル層へのコンタクト抵抗を低減することができる。ＩｎＧａＰ層４０９を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００５８】
実施例７
図２１に示す第４の実施形態の別の製造方法を説明する。図２６〜図２７は同形態の別の製造過程における断面図である。以下、図２１、図２２、図２６、図２７、図２４、図２５を参照して本実施例について説明する。
【００５９】
実施例６と同様にして図２２に示す構造を得た後、図２６に示すように、作成したウェハ上にマスク４９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層４０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層４２０を、例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００６０】
次に、図２７に示すように、マスク４９３を除去後、マスク４９４を形成しｐ+ＧａＡｓ層４２０の上にゲート電極４７１を形成する。
【００６１】
次に、マスク４９４を除去後、実施例６と同様に、図２４に示すようにＳｉＯ2膜４８１を作成する。その後、図２５に示すように、ＳｉＯ2膜４８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１３を成長する。その後、ソース電極４７２及びドレイン電極４７３を形成し、図２１の構造を得る。
この工程により、均一性の良いゲート電極形成が行われる。
【００６２】
実施例８
図２１に示す第４の実施形態の更に別の製造方法を説明する。図２８〜図２９は同形態の別の製造過程における断面図である。以下、図２１、図２２、図２６、図２８、図２９を参照して本実施例について説明する。
【００６３】
実施例６と同様にして図２２に示す積層構造を形成した後、実施例７と同様にウエハ上にマスク４９３を形成してアンドープＩｎ0.49Ｇａ0.51Ｐ層４０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層４２０を、例えば硫酸系のエッチャントにより選択的にウェットエッチングすることにより図２６に示す構造を得る。
【００６４】
次に、図２８に示すように、マスク４９３除去後、全面にＳｉＯ2膜４８２を作成する。更に、マスク４９５を形成し、ＳｉＯ2膜４８２を除去する。マスク４９５を除去後、図２９に示すように、ＳｉＯ2膜４８２をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１３を成長する。その後、ゲート電極４７１、ソース電極４７２及びドレイン電極４７３を形成し、図２１の構造を得る。
【００６５】
以下の実施例９〜１３に、コンタクト抵抗の低減を図った実施形態について説明する。
【００６６】
実施例９
図３０は本発明の第５の実施の形態の構造を示す断面図、図３１〜図３４は同形態の製造過程における断面図である。以下、図３０〜図３４を参照して第５の実施の形態について説明する。
【００６７】
半絶縁性ＧａＡｓ基板５０１上に、膜厚４００ｎｍのＧａＡｓバッファ層５０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層５０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層５０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層５０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層５０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層５０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層５０８、膜厚１２ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層５０９、膜厚５ｎｍのアンドープＩｎＧａＡｓＰ層５３０、膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層５１０、Ｓｉを４×１０18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層５１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層５１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３１はエピタキシャル成長後の構造を示している。
【００６８】
次に、図３２に示すように、作成したウェハ上にワイドリセス（第２のリセス）が開口したマスク５９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層５１１をエッチングストッパ層に用いてＧａＡｓキャップ層５１２層を選択的にエッチングする。このような選択エッチングはＥＣＲエッチング装置またはＲＩＥ装置を用い、ハロゲン元素として塩素のみを含んだ塩化ガスとフッ素のみを含んだフッ化物ガスとの混合ガス（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチングにより可能である。
【００６９】
表面に露出している部分のＡｌ0.2Ｇａ0.8Ａｓワイドリセスストッパ層５１１とマスク５９１を除去した後、全面にＳｉＯ2膜５８１を作成する。新たにゲートリセス部（第１のリセス）が開口したマスク５９２を形成し、ＳｉＯ2膜５８１をエッチングする。さらに、Ｉｎ0.49Ｇａ0.51Ｐ層５０９をストッパ層に用いて膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層５１０、ＩｎＧａＡｓＰ層５３０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図３３はウェットエッチング後の構造を示している。
【００７０】
次に、図３４に示すように、マスク５９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層５０９上にＳｉＯ2膜５８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層５２０を成長する。
【００７１】
その後、ｐ+ＧａＡｓ層５２０の上にゲート電極５７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極５７２及びドレイン電極５７３を形成し、図３０の構造を得る。
【００７２】
この構造を用いることによりｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、層としてＩｎＧａＰ層を設けたことによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。多段リセスを形成するエピタキシャル構造に変化、すなわち、ＩｎＧａＡｓＰ層５３０を加えることにより、キャップ層５１２からチャネル層５０６へのコンタクト抵抗を低減することができる。さらに、ＩｎＧａＰ層５０９を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。尚この例では、ＩｎＧａＡｓＰ層５３０もエッチングしてリセスを形成していたが、ＩｎＧａＡｓＰ層５３０を一部残してあるいは該層をエッチングせずに第１のリセスを形成し、該リセス内にｐ+ＧａＡｓ層５２０を形成しても良い。
【００７３】
実施例１０
図３５は本発明の第６の実施の形態の構造を示す断面図、図３６〜図３９は同形態の製造過程における断面図である。以下、図３５〜図３９を参照して第６の実施の形態について説明する。
【００７４】
半絶縁性ＧａＡｓ基板６０１上に、膜厚４００ｎｍのＧａＡｓバッファ層６０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層６０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層６０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層６０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層６０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層６０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層６０８、膜厚１２ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層６０９、膜厚５ｎｍのアンドープＩｎＧａＡｓＰ層６３０、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層６１２を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３６はエピタキシャル成長後の構造を示している。
【００７５】
次に、作成したウェハ上に広いリセスが開口したマスク６９１を形成し、Ｉｎ0.49Ｇａ0.51Ｐ層６０９をストッパ層に用いてＧａＡｓキャップ層６１２、ＩｎＧａＡｓＰ層６３０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。図３７はウェットエッチング後の構造を示している。
【００７６】
マスク６９１を除去した後、全面にＳｉＯ2膜６８１を作成する。新たにゲートリセス部が開口したマスク６９２を形成し、ＳｉＯ2膜６８１をエッチングする。図３８はＳｉＯ2膜６８１をエッチング後の構造を示している。次に図３９に示すように、マスク６９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層６０９上にＳｉＯ2膜６８１をマスクとして、ゲート開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層６２０を成長する。
【００７７】
その後、ｐ+ＧａＡｓ層６２０の上にゲート電極６７１を形成する。次にＡｕＧｅを蒸着リフトオフ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、オーミック電極として、ソース電極６７２及びドレイン電極６７３を形成し、図３５の構造を得る。
【００７８】
この構造を用いることによりｐ+型の伝導を示す半導体形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層６０９をもうけることによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。多段リセスを形成するエピタキシャル構造に変化を加えることにより、キャップ層６１２からチャネル層６０６へのコンタクト抵抗を低減することができる。さらに、ＩｎＧａＰ層６０９を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。尚この例では、ＩｎＧａＡｓＰ層６３０もエッチングしてリセスを形成していたが、ＩｎＧａＡｓＰ層６３０を一部残してあるいは該層をエッチングせずにリセスを形成し、該リセス内にｐ+ＧａＡｓ層６２０を形成しても良い。
【００７９】
実施例１１
図４０は本発明の第７の実施の形態の構造を示す断面図、図４１〜図４４は同形態の製造過程における断面図である。以下、図４０〜図４４を参照して第７の実施の形態について説明する。
【００８０】
半絶縁性ＧａＡｓ基板７０１上に、膜厚４００ｎｍのＧａＡｓバッファ層７０２、膜厚１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層７０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層７０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層７０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層７０６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層７０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層７０８、膜厚１２ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層７０９、膜厚５ｎｍのアンドープＩｎＧａＡｓＰ層７３０、ＺｎまたはＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層７２０を順次分子線成長（ＭＢＥ）法または有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。図４１はエピタキシャル成長後の構造を示している。
【００８１】
次に、図４２に示すように、マスク７９１を形成しゲート電極７７１を形成する。マスク７９１除去後、ゲート電極７７１をマスクに、ＩｎＧａＡｓＰ層７３０をエッチングストッパ層としてゲート電極７７１下以外のｐ+ＧａＡｓ層７２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００８２】
次に、全面にＳｉＯ2膜７８１を作成し、図４３に示すように、マスク７９２を形成し、ＳｉＯ2膜７８１のソース・ドレイン電極形成部を除去する。マスク７９２を除去後、ＳｉＯ2膜７８１をマスクとして、ソース、ドレイン電極部のＩｎＧａＡｓＰ層７３０上にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層７１３を成長する。図４４はオーミックコンタクト層７１３成長後の構造を示している。その後、ソース電極７７２及びドレイン電極７７３を形成し、図４０の構造を得る。
【００８３】
この構造を用いることによりｎ+型の伝導を示す半導体、すなわちオーミックコンタクト層７１３形成時のモフォロジーを改善し、また界面準位を無くすことによりＪＦＥＴの高周波特性を高めることができる。また、ＩｎＧａＰ層７０９をもうけることによりＪＦＥＴを製造した時、ダメージの少ないウエットエッチングが可能となり、高周波特性の劣化および特性のばらつきを無くすことができる。又、ＩｎＧａＡｓＰ層７３０を追加したことにより、ソース及びドレイン電極からからチャネル層へのコンタクト抵抗を低減することができる。また、この工程により、均一性の良いゲート電極形成が行われる。第２層にＩｎＧａＰ層を用いることによりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することができる。そして、この構造においてはエピタキシャル成長時にＶ族元素の切り替えが必要な層とチャネル層が離れているためＶ族元素切り替え制御がＦＥＴ動作に与える影響がない。
【００８４】
実施例１２
図４０に示す本発明の第７の実施の形態の別の製造方法を説明する。図４５〜図４６は同実施例の製造過程における断面図である。以下、図４０、図４１、図４５、図４６、図４３、図４４を参照して本実施例について説明する。
【００８５】
実施例１１と同様にして図４１に示す構造を得た後、図４５に示すように、作成したウェハ上にマスク７９３を形成し、アンドープＩｎＧａＡｓＰ層７３０をエッチングストッパ層に用いてｐ+ＧａＡｓ層７２０を例えば硫酸系のエッチャントにより選択的にウェットエッチングする。
【００８６】
次に、図４６に示すように、マスク７９３を除去後、マスク７９４を形成しｐ+ＧａＡｓ層７２０の上にゲート電極７７１を形成する。
【００８７】
次に、マスク７９４を除去後、実施例１１と同様に、図４３に示すように、全面にＳｉＯ2膜７８１の作成及びパターン化を実施し、図４４に示すようにＳｉＯ2膜７８１をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層７１３を成長する。その後、ソース電極７７２及びドレイン電極７７３を形成し、図４０の構造を得る。
この工程により、均一性の良いゲート電極形成が行われる。
【００８８】
実施例１３
本発明の第７の実施の形態の更に別の製造方法を説明する。図４７〜図４８は同実施例の製造過程における断面図である。以下、図４０、図４１、図４５、図図４７、図４８を参照して本実施例について説明する。
【００８９】
実施例１２と同様に、図４１及び図４５の工程を経て、ｐ+ＧａＡｓ層７２０を所望形状にエッチングする。
【００９０】
次に、図４７に示すように、マスクを除去後、全面にＳｉＯ2膜７８２を作成する。その後、マスク７９５を形成し、ＳｉＯ2膜７８２を除去する。マスク７９５を除去後、ＳｉＯ2膜７８２をマスクとして、ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタクト層７１３を成長する。図４８はオーミックコンタクト層７１３形成後の構造を示している。その後、ゲート電極７７１、ソース電極７７２及びドレイン電極７７３を形成し、図４０の構造を得る。
【００９１】
実施例１４〜２６
以上の実施例１〜１３では、チャネル層上にＡｌＧａＡｓからなるスペーサ層及び電子供給層を形成していたが、これらの層をそれぞれＩｎＧａＰ層及び不純物ドープＩｎＧａＰ層に変更することにより、エピタキシャル構造に変化が加えられ、チャネル層へのコンタクト抵抗を低減することができる。例えば、スペーサ層としてアンドープＩｎ0.49Ｇａ0.51Ｐを、電子供給層としてＳｉを４×１０18ｃｍ-3ドープしたＩｎ0.49Ｇａ0.51Ｐを用いる。
【００９２】
実施例２７
図４９は本発明の電界効果トランジスタの第８の実施形態に係る構造を示す断面図である。図５０〜図５４は製造工程における断面図である。以下、図４９〜図５４を用いてこの実施の形態を説明する。
【００９３】
まず半絶縁性ＧａＡｓ基板８０１上に、膜厚４００ｎｍのアンドープＧａＡｓバッファー層８０２、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層８０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層８０４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層８０５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層８０６、膜厚２ｎｍのアンドープＧａＡｓスペーサ層８０７、膜厚２ｎｍのアンドープＩｎＧａＰエッチングストッパ層８１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚２３ｎｍのＧａＡｓオーミックコンタクト層８１２を順にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長する。図５０はエピタキシャル成長後の構造を示す断面図である。
【００９４】
次に作製したウェハ上にＳｉＯ2膜８８１、ゲート開口部が開口したマスク８９１を順に形成し、ＳｉＯ2膜８８１をエッチングしてゲート開口部にＧａＡｓ層８１２を露出させる。図５１はＳｉＯ2膜８８１エッチング後の構造である。
【００９５】
さらに、マスク８９１を除去し、ＩｎＧａＰ層８１１をエッチングストッパ層としてＧａＡｓ層８１２をドライエッチングした後、塩酸系エッチャントによりゲート開口部内のＩｎＧａＰ層８１１を除去する。図５２はＩｎＧａＰ層８１１除去後の構造を示す断面図である。
【００９６】
その後、ウェハをＭＢＥ装置あるいはＭＯＣＶＤ装置内に導入し、ＳｉＯ2膜８８１をマスクとして、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層８１８、膜厚１５ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層８１９、Ｚｎを１×１０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層８２０を順次選択成長する。図５３はｐ+型ＧａＡｓ層８２０形成後の構造を示す断面図である。
【００９７】
その後、ｐ+ＧａＡｓ層８２０上にゲート電極金属８７１を形成する。更にＳｉＯ2層８８１をソースドレイン領域が開口するようにパターン化する。図５４は、このパターン化後の断面図である。次にオーミック電極金属８７２、８７３をそれぞれソース部分、ドレイン部分に形成し、図４９の構造を得る。
【００９８】
上記の製造工程において、ゲート開口部形成後（図５２）、ゲート開口部内で表面に露出されるのはＧａＡｓ層８０７、ＩｎＧａＰ層８１１、ｎ型ＧａＡｓ層８１２であり、いずれも反応性の高いＡｌを含んでいない。これにより、続く選択再成長工程において、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができる。従って、界面準位によるＦＥＴの高周波特性の劣化を避けることが可能となる。
【００９９】
実施例２８
実施例２７では、ＩｎＧａＡｓチャネル層８０６上にＧａＡｓスペーサ層８０７を設けたが、このスペーサ層をアンドープＩｎＧａＰ層とすることもできる。この場合、ＩｎＧａＰスペーサ層８０７がゲート開口部形成時にエッチングストッパ層の役割を兼ねるので、実施例２７におけるエッチングストッパ層８１１は不要となる。図５５は本実施例の構造を示す断面図である。
【０１００】
本実施例の構造においては、ゲート開口部形成後、ゲート開口部内で表面に露出されるのはＩｎＧａＰ層８０７、ｎ型ＧａＡｓ層８１２であり、いずれも反応性の高いＡｌを含んでいない。これにより、続く選択再成長工程において、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができる。従って、界面準位によるＦＥＴの高周波特性の劣化を避けることが可能となる。
【０１０１】
さらに、ＧａＡｓよりも電子親和力の小さいＩｎＧａＰをスペーサ層として用いているため、ＩｎＧａＡｓチャネル層８０６内への２次元電子ガスの閉じこめ効果を増大し、２次元電子ガスの電流輸送特性を高めることが可能となる。
【０１０２】
実施例２９
図５６は本発明の電界効果トランジスタの第９の実施形態に係る構造を示す断面図である。図５７〜図６０は製造工程を示す断面図である。以下図５６〜図５０を用いて説明する。
【０１０３】
まず半絶縁性ＧａＡｓ基板９０１上に、膜厚４００ｎｍのアンドープＧａＡｓバッファー層９０２、膜厚５ｎｍのアンドープＩｎＧａＰエッチングストッパ層９０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１４０ｎｍのＧａＡｓオーミックコンタクト層９１２を順にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長する。図５７はエピタキシャル成長後の構造を示す断面図である。
【０１０４】
次に作製したウェハ上にＳｉＯ2膜９８１、ゲート開口部が開口したマスク９９１を順に形成し、ＳｉＯ2膜９８１をエッチングしてゲート開口部にＧａＡｓ層９１２を露出させる。図５８はＳｉＯ2膜９８１エッチング後の構造である。さらに、マスク９９１を除去し、ＩｎＧａＰ層９０３をエッチングストッパ層としてＧａＡｓ層９１２をドライエッチングする。図５９はＧａＡｓ層９１２エッチング後の構造を示す断面図である。
【０１０５】
その後、ウェハをＭＢＥ装置あるいはＭＯＣＶＤ装置内に導入し、ＳｉＯ2膜９８１をマスクとして、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層９１３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ0.2Ｇａ0.8Ａｓ電子供給層９１４、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層９１５、膜厚１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層９１６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層９１７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍのＩｎ0.49Ｇａ0.51Ｐ電子供給層９１８、膜厚１５ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層９１９、Ｚｎを１×１０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層９２０を順次選択成長する。図６０はｐ+型ＧａＡｓ層９２０形成後の構造を示す断面図である。
【０１０６】
その後、ｐ+ＧａＡｓ層９２０上にゲート電極金属９７１を形成する。次にオーミック電極金属７７２、７７３をそれぞれソース部分、ドレイン部分に形成し、図５６の構造を得る。
【０１０７】
上記の製造工程において、ゲート開口部形成後（図５９）、ゲート開口部内で表面に露出されるのはＩｎＧａＰ層９０３、ｎ型ＧａＡｓ層９１２であり、いずれも反応性の高いＡｌを含んでいない。これにより、続く選択再成長工程において、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができる。従って、界面準位によるＦＥＴの高周波特性の劣化を避けることが可能となる。
【０１０８】
さらに本実施例では、バッファ層９１３からｐ+型ＧａＡｓ層９２０までをＭＢＥ装置あるいはＭＯＣＶＤ装置内で連続的にエピタキシャル成長しているため、ゲート電極９７１直下の全てのヘテロ接合界面において界面準位の極めて少ない良好な界面を形成することができ、これにより、高周波特性に優れたＦＥＴの製造が可能となる。
【０１０９】
以上の実施例では、第１導電型をｎ型、第２導電型をｐ型として説明しているが、第１導電型をｐ型、第２導電型をｎ型としても良い。又、チャネル層としてＩｎＧａＡｓを用いているが、ＧａＡｓで構成されていても良い。ゲート層材料としても、上記ＧａＡｓ層以外に、ＡｌＧａＡｓ、ＩｎＧａＡｓを用いても良い。ソース・ドレイン電極用のオーミックコンタクト層（キャップ層を含む）としても、上記ＧａＡｓ以外に、ＩｎＧａＡｓ、ＩｎＧａＰの使用も可能である。
【０１１０】
又、各層の組成比についても例示的に示したものであり、これらに限定されるものではなく、当業者が適宜変更できるものである。尚、本発明の特徴部分であるＩｎＧａＰ層に関していえば、ＩｎxＧａ1-xＰとしたとき、臨界膜厚以内であれば０＜ｘ＜１の範囲で種々選択でき、ｘが１に近づくほどバンドギャップは狭くなりオン抵抗は良くなるが、目的とする耐圧は悪くなる傾向にある。ＧａＡｓ基板との格子整合のとれるｘ＝０．４８程度が最も望ましい。
【０１１１】
又、不純物ドープ層のドーパント濃度も、上記の例のみに限定されるものではない。ｎ型ドーパントとしては上記Ｓｉを用いるのが一般的であるが、ドーパント濃度は１×１０17〜１×１０20ｃｍ-3程度であり、ゲート層をｎ型とする場合４×１０18ｃｍ-3程度が望ましい。ｐ型ドーパントとしては、ＭＯＣＶＤ法では上記Ｚｎ及びＣを用いるのが一般的であり、１×１０18〜５×１０20ｃｍ-3程度、ＭＢＥ法ではＢｅが一般的であり、１×１０18〜１×１０20ｃｍ-3程度である。この場合もゲート層をｐ型とする場合１×１０20ｃｍ-3程度が望ましい。
【０１１２】
【発明の効果】
本発明によれば、ＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を実現することが可能である。その理由は、エネルギー不連続層をゲート層とチャネル層との間に挿入したことでゲート層からチャネルに至る価電子帯エネルギーを急激に下げ、ゲート電圧印加時に正孔がチャネルに到達しにくくなり、アバランシェ降伏が起きにくくなるためである。
【０１１３】
また本発明では、ｐ+型の伝導を示す半導体あるいはソース・ドレイン電極用のオーミックコンタクト層を再成長形成する時のモフォロジーが改善され、また界面準位を無くすことができ、ＪＦＥＴの高周波特性を高めることが可能である。その理由は、ゲート層を再成長形成する際に、その界面にエネルギー不連続層を構成するＩｎＧａＰ層などのＡｌを含まない層上に実施するため、モフォロジーの良い再成長形成が可能となり、酸素などの不純物に起因した界面準位が、再成長界面に多量に導入されるのを阻止することができるためである。
【０１１４】
又本発明では、ＪＦＥＴを製造した時高周波特性の劣化および特性のばらつきを無くすことが可能である。その理由は、ＩｎＧａＰ層をエッチングストッパとしてウエットエッチングにより再成長界面の露出を行うとエッチングダメージが少なくなるためである。
【０１１５】
本発明では、キャップ層からチャネル層へのコンタクト抵抗を低減することが可能である。その理由は、ＩｎＧａＡｓＰ層をエネルギー不連続層上に形成したことにより、ＩｎＧａＡｓＰ層のない場合に比べてコンタクト抵抗を０．１Ω・ｍｍ程度低減できるためである。その結果、高出力、高効率のＦＥＴの提供が可能となる。
【０１１６】
【図面の簡単な説明】
【図１】本発明の一構成になる電界効果トランジスタのエネルギーバンド図である。
【図２】本発明の第１の実施形態に係る模式的断面図である。
【図３】第１の実施形態の製造工程を説明する断面図である。
【図４】第１の実施形態の製造工程を説明する断面図である。
【図５】第１の実施形態の製造工程を説明する断面図である。
【図６】第１の実施形態の製造工程を説明する断面図である。
【図７】本発明の第２の実施形態に係る模式的断面図である。
【図８】第２の実施形態の製造工程を説明する断面図である。
【図９】第２の実施形態の製造工程を説明する断面図である。
【図１０】第２の実施形態の製造工程を説明する断面図である。
【図１１】第２の実施形態の製造工程を説明する断面図である。
【図１２】本発明の第３の実施形態に係る模式的断面図である。
【図１３】第３の実施形態の製造工程を説明する断面図である。
【図１４】第３の実施形態の製造工程を説明する断面図である。
【図１５】第３の実施形態の製造工程を説明する断面図である。
【図１６】第３の実施形態の製造工程を説明する断面図である。
【図１７】第３の実施形態の別の製造工程を説明する断面図である。
【図１８】第３の実施形態の別の製造工程を説明する断面図である。
【図１９】第３の実施形態の更に別の製造工程を説明する断面図である。
【図２０】第３の実施形態の更に別の製造工程を説明する断面図である。
【図２１】本発明の第４の実施形態に係る模式的断面図である。
【図２２】第４の実施形態の製造工程を説明する断面図である。
【図２３】第４の実施形態の製造工程を説明する断面図である。
【図２４】第４の実施形態の製造工程を説明する断面図である。
【図２５】第４の実施形態の製造工程を説明する断面図である。
【図２６】第４の実施形態の別の製造工程を説明する断面図である。
【図２７】第４の実施形態の別の製造工程を説明する断面図である。
【図２８】第４の実施形態の更に別の製造工程を説明する断面図である。
【図２９】第４の実施形態の更に別の製造工程を説明する断面図である。
【図３０】本発明の第５の実施形態に係る模式的断面図である。
【図３１】第５の実施形態の製造工程を説明する断面図である。
【図３２】第５の実施形態の製造工程を説明する断面図である。
【図３３】第５の実施形態の製造工程を説明する断面図である。
【図３４】第５の実施形態の製造工程を説明する断面図である。
【図３５】本発明の第６の実施形態に係る模式的断面図である。
【図３６】第６の実施形態の製造工程を説明する断面図である。
【図３７】第６の実施形態の製造工程を説明する断面図である。
【図３８】第６の実施形態の製造工程を説明する断面図である。
【図３９】第６の実施形態の製造工程を説明する断面図である。
【図４０】本発明の第７の実施形態に係る模式的断面図である。
【図４１】第７の実施形態の製造工程を説明する断面図である。
【図４２】第７の実施形態の製造工程を説明する断面図である。
【図４３】第７の実施形態の製造工程を説明する断面図である。
【図４４】第７の実施形態の製造工程を説明する断面図である。
【図４５】第７の実施形態の別の製造工程を説明する断面図である。
【図４６】第７の実施形態の別の製造工程を説明する断面図である。
【図４７】第７の実施形態の更に別の製造工程を説明する断面図である。
【図４８】第７の実施形態の更に別の製造工程を説明する断面図である。
【図４９】本発明の第８の実施形態に係る模式的断面図である。
【図５０】第８の実施形態の製造工程を説明する断面図である。
【図５１】第８の実施形態の製造工程を説明する断面図である。
【図５２】第８の実施形態の製造工程を説明する断面図である。
【図５３】第８の実施形態の製造工程を説明する断面図である。
【図５４】第８の実施形態の製造工程を説明する断面図である。
【図５５】本発明の第８の実施形態の改良形態に係る模式的断面図である。
【図５６】本発明の第９の実施形態に係る模式的断面図である。
【図５７】第９の実施形態の製造工程を説明する断面図である。
【図５８】第９の実施形態の製造工程を説明する断面図である。
【図５９】第９の実施形態の製造工程を説明する断面図である。
【図６０】第９の実施形態の製造工程を説明する断面図である。
【図６１】従来技術になるＪＦＥＴの構成を示す模式的断面図である。
【図６２】従来技術の製造工程を説明する断面図である。
【図６３】従来技術の製造工程を説明する断面図である。
【図６４】従来技術の製造工程を説明する断面図である。
【符号の説明】
101、201、301、401、501、601、701、801、901 基板
102、103、202、203、302、303、402、403、502、503、602、603、702、703、802、803、902、913 バッファー層
104、108、204、208、304、408、504、508、604、608、704、708、804、818、914、918 電子供給層
105、107、205、207、305、307、405、407、505、507、605、607、705、707、805、807、915、917 スペーサ層
106、206、306、406、506、606、706、806、916 チャネル層
109、209、309、409、509、609、709、819、919 エネルギー不連続層（ＩｎＧａＰ層）
110、510 埋め込み層
111、511 ワイドリセスストッパ層
112 キャップ層
120、220、320、420、520、620、720、820、920 ｐ+半導体層
171、271、371、471、571、671、771、871、971 ゲート電極
172、272、372、472、572、672、772、872、972 ソース電極
173、273、373、473、573、673、773、873、973 ドレイン電極
181、281、381、481、581、681、781、881、981 ＳｉＯ2膜
Claims (11)
- 半絶縁性化合物半導体基板上に、バッファ層と、アンドープＩｎＧａＡｓまたはＧａＡｓで構成されるチャネル層と、第１導電型のＡｌＧａＡｓまたはＩｎＧａＰで構成される電子供給層と、該電子供給層上に接して形成されるアンドープＩｎＧａＰで構成されるエネルギー不連続層と、第１導電型のＧａＡｓ，ＩｎＧａＡｓ若しくはＩｎＧａＰで構成されるオーミックコンタクト層及び該オーミックコンタクト層上に接して形成されるソース・ドレイン電極と、第２導電型のＧａＡｓ、ＡｌＧａＡｓ、もしくはＩｎＧａＡｓ層から構成されるゲート層及び該ゲート層上に接して形成されるゲート電極とを有する電界効果トランジスタであって、前記ゲート層が前記エネルギー不連続層上に接して設けられることを特徴とする電界効果トランジスタ。
- 前記第１導電型がｎ型であり、第２導電型がｐ型である請求項１に記載の電界効果トランジスタ。
- 前記エネルギー不連続層上に接して第１リセスを形成する半導体層と、該半導体層上に接して前記第１リセスより広い第２リセスを形成する半導体層が形成されており、前記第２導電型のゲート層が第１リセス内に形成されてなることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
- 前記オーミックコンタクト層が前記エネルギー不連続層上に接して形成されており、該オーミックコンタクト層により形成される１段のリセス内に前記ゲート層が形成されてなることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
- 前記オーミックコンタクト層が、前記エネルギー不連続層上にＩｎＧａＡｓＰからなる半導体層を介して形成されており、該オーミックコンタクト層及び該ＩｎＧａＡｓ層により形成される１段のリセス内に前記ゲート層が形成されてなることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
- 前記オーミックコンタクト層が、前記バッファ層上に接して、且つ、前記チャネル層、前記電子供給層及び前記エネルギー不連続層の側面に接して設けられることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
- 前記オーミックコンタクト層が、前記チャネル層上方に、ＧａＡｓからなるスペーサ層及びＩｎＧａＰからなる半導体層を介して設けられており、該オーミックコンタクト層及び該ＩｎＧａＰからなる半導体層により形成されたリセス内に、前記電子供給層、前記エネルギー不連続層及び前記ゲート層が設けられることを特徴とする請求項１または２に記載の電界効果トランジスタ。
- 前記オーミックコンタクト層が、前記チャネル層上方に、ＩｎＧａＰからなるスペーサ層を介して設けられており、該オーミックコンタクト層により形成されたリセス内に、前記電子供給層、前記エネルギー不連続層及び前記ゲート層が設けられることを特徴とする請求項１または２に記載の電界効果トランジスタ。
- 半絶縁性化合物半導体基板上に、バッファ層と、アンドープＩｎＧａＡｓまたはＧａＡｓで構成されるチャネル層と、第１導電型のＡｌＧａＡｓまたはＩｎＧａＰで構成される電子供給層と、該電子供給層上に接して形成されるアンドープＩｎＧａＰで構成されるエネルギー不連続層と、第１導電型のＧａＡｓ，ＩｎＧａＡｓ若しくはＩｎＧａＰで構成されるオーミックコンタクト層及び該オーミックコンタクト層上に接して形成されるソース・ドレイン電極と、第２導電型のＧａＡｓ、ＡｌＧａＡｓ、もしくはＩｎＧａＡｓ層から構成されるゲート層及び該ゲート層上に接して形成されるゲート電極とを有する電界効果トランジスタであって、前記ゲート層が前記エネルギー不連続層上にＩｎＧａＡｓＰからなる半導体層を介して設けられることを特徴とする電界効果トランジスタ。
- 前記第１導電型がｎ型であり、第２導電型がｐ型である請求項９に記載の電界効果トランジスタ。
- 前記オーミックコンタクト層が、前記エネルギー不連続層上にＩｎＧａＡｓＰからなる半導体層を介して形成されており、該オーミックコンタクト層により形成される１段のリセス内に前記ゲート電極が形成されてなることを特徴とする請求項９または１０に記載の電界効果トランジスタ。
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