CN115579392B - 一种p-hemt半导体结构及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 35
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 9
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000009467 reduction Effects 0.000 abstract description 4
- 230000005533 two-dimensional electron gas Effects 0.000 abstract description 4
- 238000005381 potential energy Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000001228 spectrum Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Abstract
本发明公开了一种P‑HEMT半导体结构及其制作方法，属于半导体的技术领域，其结构包括沟道层以及设于沟道层上下两侧的肖特基层和沟道下势垒层，沟道层和肖特基层之间按序设有上隔离层和上掺杂层，肖特基层上按序设有p型材料层和帽层结构，帽层结构具有裸露p型材料层表面的第一开口，第一开口内设有栅极，第一开口两侧的帽层上分别设有源极和漏极。在P‑HEMT器件结构的肖特基层和栅极之间增加完整层结构的p型材料层，在逆向偏压操作时可以有效的增加空乏区，提升内建电位势能以增加崩溃电压BVDG，而在顺向偏压操作时，对于沟道层内二维电子气浓度的减少之影响有限，导通电阻并不会显著增加而造成导通电流大幅降低，从而可以获得理想的综合性能。
Description
技术领域
本发明属于半导体的技术领域，具体涉及一种P-HEMT半导体结构及其制作方法。
背景技术
P-HEMT是对高电子迁移率晶体管(HEMT)的一种改进结构，也称为赝调制掺杂异质结场效应晶体管。GaAs基 P-HEMT 器件具有增益高，频率特性好的特点，主要应用于放大器、开关、衰减器、混频器、检波器等电路。P-HEMT的结构中，为了提高耐崩溃电压BVDG，因而需要较厚的栅极肖特基层，这造成导通电阻不容易降低，限制了器件的性能。
发明内容
本发明针对现有技术存在的不足，提供一种P-HEMT半导体结构及其制作方法。
为了实现以上目的，本发明的技术方案为：
一种P-HEMT半导体结构，其包括沟道层、设于沟道层上侧的肖特基层及设于沟道层下侧的沟道下势垒层，沟道层和肖特基层之间按序设有上隔离层和上掺杂层，肖特基层上按序设有p型材料层和帽层结构，帽层结构具有裸露p型材料层表面的第一开口，第一开口内设有栅极，第一开口两侧的帽层上分别设有源极和漏极。
可选的，所述p型材料层是与所述肖特基层同质的p型掺杂层，掺杂浓度为5×1016~ 1×1018 cm-3。
可选的，所述肖特基层的厚度为5~25nm，所述p型材料层的厚度为5~20 nm。
可选的，所述沟道层是InGaAs层，所述肖特基层、沟道下势垒层和上隔离层是AlGaAs层，所述上掺杂层是平面掺杂Si层，所述p型材料层是p-AlGaAs层。
可选的，还包括按序设于所述沟道下势垒层和沟道层之间的下掺杂层和下隔离层，所述下掺杂层是平面掺杂Si层，所述下隔离层是AlGaAs层。
可选的，所述帽层结构设于所述p型材料层上，包括AlAs蚀刻停止层和GaAs帽层。
可选的，所述帽层结构包括交替叠设的两组AlAs蚀刻停止层和GaAs帽层，其中上组AlAs蚀刻停止层和GaAs帽层具有裸露下组GaAs帽层表面的第二开口，所述第一开口位于第二开口之中；所述源极和漏极设于上组GaAs帽层上。
可选的，还包括钝化层，所述钝化层填充所述栅极和所述第一开口的侧壁之间的设置间隙。
一种上述P-HEMT半导体结构的制作方法，包括：
步骤a），通过外延工艺按序形成包括沟道下势垒层、沟道层、上隔离层、上掺杂层、肖特基层、p型材料层和帽层结构的外延层结构；
步骤b），沉积金属于帽层结构上制作源极和漏极；
步骤c），蚀刻所述帽层结构形成裸露p型材料层的第一开口，第一开口位于源极和漏极之间；
步骤d），沉积金属于第一开口的p型材料层上制作栅极，栅极与p型材料层形成肖特基接触。
可选的，所述帽层结构包括交替叠设的两组蚀刻停止层和帽层；步骤c）具体包括：通过第一光刻工艺定义出位于所述源极和漏极之间的第二开口的位置，蚀刻上组帽层和蚀刻停止层形成裸露下组帽层表面的第二开口；通过第二光刻工艺定义出位于第二开口之内的所述第一开口的位置，蚀刻下组帽层和蚀刻停止层形成裸露所述p型材料层表面的所述第一开口。
本发明的有益效果为：
在P-HEMT器件结构的肖特基层和栅极之间增加一层p型材料层，p型材料层为覆盖整个肖特基层的完整层结构，可在逆向偏压时有效的增加空乏区以增加崩溃电压BVDG；并通过降低肖特基层的厚度来改善导通电阻。
附图说明
图1为实施例1的P-HEMT半导体结构的结构示意图；
图2为实施例1的P-HEMT半导体结构的制作工艺流程图，其中图2a为实施例1的步骤1）得到的结构示意图，图2b为实施例1的步骤2）得到的结构示意图，图2c为实施例1的步骤3）得到的结构示意图，图2d为实施例1的步骤4）得到的结构示意图，图2e为实施例1的步骤5）得到的结构示意图，图2f为实施例1的步骤6）得到的结构示意图，图2g为实施例1的步骤7）得到的结构示意图，图2h为实施例1的步骤8）得到的结构示意图；
图3为对比例的P-HEMT半导体结构的结构示意图；
图4为实施例不同厚度和掺杂浓度p型材料层的模拟电性测试谱图，其中图4a为阈值电压Vp的测试谱图，图4b为导通电流IDmax的测试谱图，图4c为泄漏电流IDSS的测试谱图，图4d 为跨导峰值GMmax的测试谱图，图4e为耐崩溃电压BVDG的测试谱图。
具体实施方式
以下结合附图和具体实施例对本发明做进一步解释。本发明的各附图仅为示意以更容易了解本发明，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系以及正面/背面的定义，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。
实施例1
参考图1，实施例1的GaAs基P-HEMT半导体结构，由下至上包括GaAs衬底1、GaAs/AlAs/GaAs缓冲层2、AlxGa(1-x)As沟道下势垒层3、平面Si下掺杂层4、AlxGa(1-x)As下隔离层5、InxGa(1-x)As沟道层6、AlxGa(1-x)As上隔离层7、平面Si上掺杂层8、AlxGa(1-x)As肖特基层9、p-AlxGa(1-x)As层（p型材料层）10和帽层结构11。帽层结构11具有裸露p-AlxGa(1-x)As层10表面的第一开口11a，第一开口11a内设有栅极G，第一开口11a两侧的帽层11上分别设有源极S和漏极D，还包括覆盖上述结构表面的钝化层12，钝化层12填充第一开口11a侧壁与栅极G之间的设置间隙。
上述不同层的x取值分别根据实际需求设定为相同或不同的值，且0<x<1。肖特基层9为n-AlxGa(1-x)As层，厚度为5~25nm，掺杂浓度为1×1017 cm-3~5×1017 cm-3；例如，厚度是19nm，n掺杂浓度为3×1017 cm-3。p-AlxGa(1-x)As层10厚度范围为5~20 nm，p掺杂浓度为5×1016 ~ 1×1018 cm-3。肖特基层和p型材料层采用同质材料可避免晶格失配对外延结构稳定性和性能的影响。常规来说，肖特基层厚度为15~40nm，本发明通过降低肖特基层的厚度来改善导通电阻。
帽层结构11包括叠设的第一AlAs蚀刻停止层111、第一GaAs帽层112、第二AlAs蚀刻停止层113和第二GaAs帽层114，AlAs蚀刻停止层和GaAs帽层为n型，掺杂浓度为1×1018 ~1×1019 cm-3。第二AlAs蚀刻停止层113和第二GaAs帽层114具有裸露第一GaAs帽层112表面的第二开口11b，第一开口11a位于第二开口11b之中。源极S和漏极D设于第二GaAs帽层114上。帽层结构11的台阶设计是为了双台阶栅极结构设计。
本发明中，在AlxGa(1-x)As肖特基层9和栅极G、帽层结构11之间设置整层的p-AlxGa(1-x)As层10，在逆向偏压操作时可以有效的增加空乏区，提升内建电位势能以增加崩溃电压BVDG，而在顺向偏压操作时，由于GaAs pHEMT结构内沟道层内二维电子气主要是利用上下不同材料间的导电带势能差异来产生二维电子气，对于InxGa(1-x)As沟道层内二维电子气浓度的减少之影响有限，导通电阻并不会显著增加而造成导通电流大幅降低，从而可以获得理想的综合性能。
参考图2，上述P-HEMT半导体结构的制作方法，包括：
步骤1） 参考图2a，通过外延工艺于GaAs衬底1上依次形成GaAs/AlAs/GaAs缓冲层2、AlxGa(1-x)As沟道下势垒层3、平面Si下掺杂层4、AlxGa(1-x)As下隔离层5、InxGa(1-x)As沟道层6、AlxGa(1-x)As上隔离层7、平面Si上掺杂层8、AlxGa(1-x)As肖特基层9、p-AlxGa(1-x)As层（p型材料层）10和帽层结构11；
步骤2）参考图2b，采用光刻工艺定义源漏区域，沉积金属于帽层结构11上制作源极S和漏极D；
步骤3）参考图2c，采用光阻R1通过第一光刻工艺定义出位于源极S和漏极D之间的第二开口的位置；
步骤4）参考图2d，蚀刻第二GaAs帽层114和第二AlAs蚀刻停止层113形成裸露第一GaAs帽层112表面的第二开口11b；然后剥离光阻R1；
步骤5）参考图2e，采用光阻R2通过第二光刻工艺定义出位于第二开口11b之内的第一开口的位置；
步骤6）参考图2f，蚀刻第一GaAs帽层112和第一AlAs蚀刻停止层111形成裸露p-AlxGa(1-x)As层10表面的第一开口11a；从而帽层结构11形成了一个阶梯状表面；
步骤7）参考图2g，沉积金属于第一开口的p-AlxGa(1-x)As层10表面上制作栅极G，栅极与p-AlxGa(1-x)As层10形成肖特基接触；
步骤8）参考图2h，剥离光阻R2后，进行钝化层12的沉积，钝化层12填充第一开口11a侧壁与栅极G之间的设置间隙。
对比例
参考图3，对比例与实施例的差别在于，不设置p型材料层，栅极G与AlxGa(1-x)As肖特基层9接触。其余参考实施例。
实施例的具有不同厚度、不同掺杂浓度的p-AlxGa(1-x)As层10的P-HEMT与对比例的P-HEMT进行电性能模拟测试，其中肖特基层9厚度为19nm，n掺杂浓度为3×1017 cm-3，结果如图4，从图中可见：
如图4a，对于p-AlxGa(1-x)As层10厚度为5nm（图中以P-SL_50A表示，其余类推）、10nm和15nm的P-HEMT，其Vp随着P型掺杂浓度增加至8×1017 cm-3而逐渐增加并随着厚度的提高而逐渐增加，可见p掺杂层提升了阈值电压, 但影响非常有限；
如图4b，对于p-AlxGa(1-x)As层10厚度为5nm、10nm和15nm的P-HEMT，其IDmax随着掺杂浓度增加至8×1017 cm-3变化并不明显，可见p掺杂层的加入对于导通电流影响非常有限；
如图4c，对于p-AlxGa(1-x)As层10厚度为5nm、10nm和15nm的P-HEMT，其IDSS随着掺杂浓度增加至8×1017 cm-3而有所下降，可见p掺杂层的加入, 在器件正常导通操作时有降低泄漏电流的优点；
如图4d，对于p-AlxGa(1-x)As层10厚度为5nm、10nm和15nm的P-HEMT，其GMmax随着掺杂浓度增加至8×1017 cm-3变化并不明显，可见p掺杂层的加入, 对于GMmax影响非常有限；
如图4e，对于p-AlxGa(1-x)As层10厚度为5nm、10nm和15nm的P-HEMT以及对比例（对应图中掺杂量为0的点），其BVDG随着p-AlxGa(1-x)As层的掺杂浓度增加至5×1017 cm-3以及厚度的增加而明显增加，可见p掺杂层的加入明显提高了耐崩溃电压。
本发明通过在肖特基层上增加整层的p掺杂层，相对于未掺杂的情况，其耐崩溃电压和泄漏电流性能得到了改善，对其他性能影响不大，从而整体性能得到了提高，扩宽了P-HEMT在高功率领域的应用。
上述实施例仅用来进一步说明本发明的一种P-HEMT半导体结构及其制作方法，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。
Claims (10)
1.一种P-HEMT半导体结构，其特征在于：包括沟道层、设于沟道层上侧的肖特基层及设于沟道层下侧的沟道下势垒层，沟道层和肖特基层之间由下至上设有上隔离层和上掺杂层，肖特基层上由下至上设有p型材料层和帽层结构，帽层结构具有裸露p型材料层表面的第一开口，第一开口内设有栅极，第一开口两侧的帽层上分别设有源极和漏极；所述p型材料层为覆盖整个肖特基层的完整层结构。
2.根据权利要求1所述的P-HEMT半导体结构，其特征在于：所述p型材料层是与所述肖特基层同质的p型掺杂层，掺杂浓度为5×1016 ~ 1×1018 cm-3。
3.根据权利要求1所述的P-HEMT半导体结构，其特征在于：所述肖特基层的厚度为5~25nm，所述p型材料层的厚度为5~20 nm。
4.根据权利要求1所述的P-HEMT半导体结构，其特征在于：所述沟道层是InGaAs层，所述肖特基层、沟道下势垒层和上隔离层是AlGaAs层，所述上掺杂层是平面掺杂Si层，所述p型材料层是p-AlGaAs层。
5.根据权利要求4所述的P-HEMT半导体结构，其特征在于：还包括由下至上设于所述沟道下势垒层和沟道层之间的下掺杂层和下隔离层，所述下掺杂层是平面掺杂Si层，所述下隔离层是AlGaAs层。
6.根据权利要求4所述的P-HEMT半导体结构，其特征在于：所述帽层结构设于所述p型材料层上，包括AlAs蚀刻停止层和GaAs帽层。
7.根据权利要求6所述的P-HEMT半导体结构，其特征在于：所述帽层结构包括交替叠设的两组AlAs蚀刻停止层和GaAs帽层，其中上组AlAs蚀刻停止层和GaAs帽层具有裸露下组GaAs帽层表面的第二开口，所述第一开口位于第二开口之中；所述源极和漏极设于上组GaAs帽层上。
8.根据权利要求1所述的P-HEMT半导体结构，其特征在于：还包括钝化层，所述钝化层填充所述栅极和所述第一开口的侧壁之间的设置间隙。
9.一种权利要求1~8任一项所述的P-HEMT半导体结构的制作方法，其特征在于包括：
步骤a），通过外延工艺由下至上形成包括沟道下势垒层、沟道层、上隔离层、上掺杂层、肖特基层、p型材料层和帽层结构的外延层结构；
步骤b），沉积金属于帽层结构上制作源极和漏极；
步骤c），蚀刻所述帽层结构形成裸露p型材料层的第一开口，第一开口位于源极和漏极之间；
步骤d），沉积金属于第一开口的p型材料层上制作栅极，栅极与p型材料层形成肖特基接触。
10.根据权利要求9所述的P-HEMT半导体结构的制作方法，其特征在于：所述帽层结构包括交替叠设的两组蚀刻停止层和帽层；步骤c）具体包括：通过第一光刻工艺定义出位于所述源极和漏极之间的第二开口的位置，蚀刻上组帽层和蚀刻停止层形成裸露下组帽层表面的第二开口；通过第二光刻工艺定义出位于第二开口之内的所述第一开口的位置，蚀刻下组帽层和蚀刻停止层形成裸露所述p型材料层表面的所述第一开口。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211577627.4A CN115579392B (zh) | 2022-12-09 | 2022-12-09 | 一种p-hemt半导体结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211577627.4A CN115579392B (zh) | 2022-12-09 | 2022-12-09 | 一种p-hemt半导体结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115579392A CN115579392A (zh) | 2023-01-06 |
| CN115579392B true CN115579392B (zh) | 2023-02-14 |
Family
ID=84590696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211577627.4A Active CN115579392B (zh) | 2022-12-09 | 2022-12-09 | 一种p-hemt半导体结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115579392B (zh) |
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-
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