JPH08264760A - ヘテロ接合電界効果型トランジスタとその製造方法 - Google Patents
ヘテロ接合電界効果型トランジスタとその製造方法Info
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- JPH08264760A JPH08264760A JP6460295A JP6460295A JPH08264760A JP H08264760 A JPH08264760 A JP H08264760A JP 6460295 A JP6460295 A JP 6460295A JP 6460295 A JP6460295 A JP 6460295A JP H08264760 A JPH08264760 A JP H08264760A
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Abstract
(57)【要約】
【目的】 ソースおよびドレイン抵抗が小さく、さらに
良好なゲート特性を有し、高速、高周波動作が可能なヘ
テロ接合電界効果型トランジスタとその製造方法を提供
することを目的とする。 【構成】 半絶縁性のＩｎＰ基板１上に、ＭＢＥ法等に
よりｉ−ＡｌＩｎＡｓ２、ｎ−ＡｌＩｎＡｓ３、ｉ−Ｉ
ｎＧａＡｓ４、ｎ−ＡｌＩｎＡｓ５、ｎ−ＩｎＧａＡｓ
６を順次成長し、例えばＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース電極８、ドレイン電極９を形成し、ゲート電極を
形成するための開口部１０を形成する。次に、ウエハ
を、酸素もしくはフッ素元素を含むガス雰囲気中で、３
５０℃で５分熱処理を行うと、開口部１０から酸素もし
くはフッ素が拡散し、ｎ−ＡｌＩｎＡｓ５の一部に高抵
抗化領域１１が形成される。その後、例えばＡｌからな
るゲート電極１２を形成する。
良好なゲート特性を有し、高速、高周波動作が可能なヘ
テロ接合電界効果型トランジスタとその製造方法を提供
することを目的とする。 【構成】 半絶縁性のＩｎＰ基板１上に、ＭＢＥ法等に
よりｉ−ＡｌＩｎＡｓ２、ｎ−ＡｌＩｎＡｓ３、ｉ−Ｉ
ｎＧａＡｓ４、ｎ−ＡｌＩｎＡｓ５、ｎ−ＩｎＧａＡｓ
６を順次成長し、例えばＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース電極８、ドレイン電極９を形成し、ゲート電極を
形成するための開口部１０を形成する。次に、ウエハ
を、酸素もしくはフッ素元素を含むガス雰囲気中で、３
５０℃で５分熱処理を行うと、開口部１０から酸素もし
くはフッ素が拡散し、ｎ−ＡｌＩｎＡｓ５の一部に高抵
抗化領域１１が形成される。その後、例えばＡｌからな
るゲート電極１２を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ヘテロ接合電界効果
型トランジスタとその製造方法に関するものである。
型トランジスタとその製造方法に関するものである。
【０００２】
【従来の技術】図６は、従来のヘテロ接合電界効果型ト
ランジスタ（以下、ヘテロ接合ＦＥＴと記す）を示す断
面図である。図において、１は半絶縁性のＩｎＰ基板、
２はバッファ層であるアンドープのＡｌＩｎＡｓ（以
下、アンドープであることをｉ−と記す）、３は電子供
給層であるｎ−ＡｌＩｎＡｓ、４はチャネルとなるｉ−
ＩｎＧａＡｓ、５５はゲート電極を形成するための層と
なるｉ−ＡｌＩｎＡｓ、６はソースおよびドレイン電極
を形成するための層となるｎ−ＩｎＧａＡｓ、７はｎ−
ＡｌＩｎＡｓ３とｉ−ＩｎＧａＡｓ４の界面近傍のｉ−
ＩｎＧａＡｓ４中に形成された２次元電子ガス層（２−
dimensional electron gas：以下、２ＤＥＧ層と称
す）、８、９はｎ−ＩｎＧａＡｓ層上に形成されたソー
スおよびドレイン電極、１２はｉ−ＡｌＩｎＡｓ５５上
に形成されたゲート電極を示す。
ランジスタ（以下、ヘテロ接合ＦＥＴと記す）を示す断
面図である。図において、１は半絶縁性のＩｎＰ基板、
２はバッファ層であるアンドープのＡｌＩｎＡｓ（以
下、アンドープであることをｉ−と記す）、３は電子供
給層であるｎ−ＡｌＩｎＡｓ、４はチャネルとなるｉ−
ＩｎＧａＡｓ、５５はゲート電極を形成するための層と
なるｉ−ＡｌＩｎＡｓ、６はソースおよびドレイン電極
を形成するための層となるｎ−ＩｎＧａＡｓ、７はｎ−
ＡｌＩｎＡｓ３とｉ−ＩｎＧａＡｓ４の界面近傍のｉ−
ＩｎＧａＡｓ４中に形成された２次元電子ガス層（２−
dimensional electron gas：以下、２ＤＥＧ層と称
す）、８、９はｎ−ＩｎＧａＡｓ層上に形成されたソー
スおよびドレイン電極、１２はｉ−ＡｌＩｎＡｓ５５上
に形成されたゲート電極を示す。
【０００３】次に動作について説明する。図６に示すヘ
テロ接合ＦＥＴにおいて、ソース電極８を接地し、ドレ
イン電極９に正のバイアスを加えると、２ＤＥＧ層７が
チャネルとなりソース電極８とドレイン電極９の間に電
流が流れる。そしてこの電流を、ゲート電極１２に印加
する電圧により制御することによりＦＥＴ動作を行わせ
る。この種のヘテロ接合ＦＥＴは、電子がＩｎＧａＡｓ
という高い電子速度を有する結晶中を走行するため、高
速、高周波動作が可能である。図７に、図６のＥ−Ｅ’
の半導体層のエネルギーバンド図を示す。図７に示すよ
うに、この種のヘテロ接合ＦＥＴでは、ｎ−ＩｎＧａＡ
ｓ６とｉ−ＩｎＧａＡｓ４の間にバンドギャップの大き
なｉ−ＡｌＩｎＡｓ５５が配置されているため、この層
が電子の流れを阻害する要因となり、ソースおよびドレ
イン抵抗を上昇させている。この電子の流れをスムーズ
に行わせ、ソース抵抗およびドレイン抵抗を低減するた
めには、このｉ−ＡｌＩｎＡｓ５５に高濃度のｎ型不純
物をドープすることが有効である。一方、ｉ−ＡｌＩｎ
Ａｓ５５に高濃度のｎ型不純物をドープすると、この層
にはゲート電極１２が形成されるため、ゲートリーク電
流が増加し、ゲート耐圧が劣化するとともに、ゲートの
容量も増大し、特性を劣化させる原因となる。
テロ接合ＦＥＴにおいて、ソース電極８を接地し、ドレ
イン電極９に正のバイアスを加えると、２ＤＥＧ層７が
チャネルとなりソース電極８とドレイン電極９の間に電
流が流れる。そしてこの電流を、ゲート電極１２に印加
する電圧により制御することによりＦＥＴ動作を行わせ
る。この種のヘテロ接合ＦＥＴは、電子がＩｎＧａＡｓ
という高い電子速度を有する結晶中を走行するため、高
速、高周波動作が可能である。図７に、図６のＥ−Ｅ’
の半導体層のエネルギーバンド図を示す。図７に示すよ
うに、この種のヘテロ接合ＦＥＴでは、ｎ−ＩｎＧａＡ
ｓ６とｉ−ＩｎＧａＡｓ４の間にバンドギャップの大き
なｉ−ＡｌＩｎＡｓ５５が配置されているため、この層
が電子の流れを阻害する要因となり、ソースおよびドレ
イン抵抗を上昇させている。この電子の流れをスムーズ
に行わせ、ソース抵抗およびドレイン抵抗を低減するた
めには、このｉ−ＡｌＩｎＡｓ５５に高濃度のｎ型不純
物をドープすることが有効である。一方、ｉ−ＡｌＩｎ
Ａｓ５５に高濃度のｎ型不純物をドープすると、この層
にはゲート電極１２が形成されるため、ゲートリーク電
流が増加し、ゲート耐圧が劣化するとともに、ゲートの
容量も増大し、特性を劣化させる原因となる。
【０００４】
【発明が解決しようとする課題】前記のように、従来の
ヘテロ接合ＦＥＴでは、バンドギャップの大きなｉ−Ａ
ｌＩｎＡｓ層が配置されているため、ソースおよびドレ
イン抵抗が高くなり、本来の高速、高周波動作を阻害す
る要因となっていた。また、ｉ−ＡｌＩｎＡｓ層への高
濃度のｎ型不純物のドープは、ゲート耐圧を劣化させ、
特性を劣化させるという問題があった。
ヘテロ接合ＦＥＴでは、バンドギャップの大きなｉ−Ａ
ｌＩｎＡｓ層が配置されているため、ソースおよびドレ
イン抵抗が高くなり、本来の高速、高周波動作を阻害す
る要因となっていた。また、ｉ−ＡｌＩｎＡｓ層への高
濃度のｎ型不純物のドープは、ゲート耐圧を劣化させ、
特性を劣化させるという問題があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、ソースおよびドレイン抵抗が
小さく、さらに良好なゲート特性を有し、高速、高周波
動作が可能なヘテロ接合ＦＥＴとその製造方法を提供す
ることを目的とする。
るためになされたもので、ソースおよびドレイン抵抗が
小さく、さらに良好なゲート特性を有し、高速、高周波
動作が可能なヘテロ接合ＦＥＴとその製造方法を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わるヘテロ
接合電界効果型トランジスタは、半導体基板上に形成さ
れた第１のＡｌＩｎＡｓ層と、この第１のＡｌＩｎＡｓ
層上に形成され、チャネルとなる第１のＩｎＧａＡｓ層
と、この第１のＩｎＧａＡｓ層上に形成され、高濃度の
ｎ型不純物を有する第２のＡｌＩｎＡｓ層と、この第２
のＡｌＩｎＡｓ層上に形成されたゲート電極および高濃
度のｎ型不純物を有する第２のＩｎＧａＡｓ層と、この
第２のＩｎＧａＡｓ層上に形成されたソース電極および
ドレイン電極を備え、第２のＡｌＩｎＡｓ層は、ゲート
電極が形成される領域のみ高抵抗化されているものであ
る。また、第１のＡｌＩｎＡｓ層は高濃度のｎ型不純物
を有するとともに、第１のＩｎＧａＡｓ層は極低濃度の
不純物を有し、第１のＩｎＧａＡｓ層中にはチャネルと
なる２次元電子ガス層が形成されているものである。ま
た、第１のＡｌＩｎＡｓ層は極低濃度の不純物を有する
とともに、第１のＩｎＧａＡｓ層は、高濃度のｎ型不純
物を有するものである。
接合電界効果型トランジスタは、半導体基板上に形成さ
れた第１のＡｌＩｎＡｓ層と、この第１のＡｌＩｎＡｓ
層上に形成され、チャネルとなる第１のＩｎＧａＡｓ層
と、この第１のＩｎＧａＡｓ層上に形成され、高濃度の
ｎ型不純物を有する第２のＡｌＩｎＡｓ層と、この第２
のＡｌＩｎＡｓ層上に形成されたゲート電極および高濃
度のｎ型不純物を有する第２のＩｎＧａＡｓ層と、この
第２のＩｎＧａＡｓ層上に形成されたソース電極および
ドレイン電極を備え、第２のＡｌＩｎＡｓ層は、ゲート
電極が形成される領域のみ高抵抗化されているものであ
る。また、第１のＡｌＩｎＡｓ層は高濃度のｎ型不純物
を有するとともに、第１のＩｎＧａＡｓ層は極低濃度の
不純物を有し、第１のＩｎＧａＡｓ層中にはチャネルと
なる２次元電子ガス層が形成されているものである。ま
た、第１のＡｌＩｎＡｓ層は極低濃度の不純物を有する
とともに、第１のＩｎＧａＡｓ層は、高濃度のｎ型不純
物を有するものである。
【０００７】また、この発明に係わるヘテロ接合電界効
果型トランジスタの製造方法は、半導体基板上に第１の
ＡｌＩｎＡｓ層、第１のＩｎＧａＡｓ層、高濃度のｎ型
不純物を有する第２のＡｌＩｎＡｓ層および第２のＩｎ
ＧａＡｓ層を順次形成し、第２のＩｎＧａＡｓ層上にソ
ース電極およびドレイン電極を形成する工程と、第２の
ＩｎＧａＡｓ層にゲート電極を形成するための開口部を
形成し、第２のＡｌＩｎＡｓ層の一部を露出させる工程
と、開口部より露出した第２のＡｌＩｎＡｓ層を３００
℃以上の熱処理により高抵抗化する工程と、高抵抗化さ
れた第２のＡｌＩｎＡｓ層上にゲート電極を形成する工
程とを含んで製造するものである。また、熱処理は、酸
素およびフッ素のいずれか一方または両方の元素を含む
ガス雰囲気中で行うものである。
果型トランジスタの製造方法は、半導体基板上に第１の
ＡｌＩｎＡｓ層、第１のＩｎＧａＡｓ層、高濃度のｎ型
不純物を有する第２のＡｌＩｎＡｓ層および第２のＩｎ
ＧａＡｓ層を順次形成し、第２のＩｎＧａＡｓ層上にソ
ース電極およびドレイン電極を形成する工程と、第２の
ＩｎＧａＡｓ層にゲート電極を形成するための開口部を
形成し、第２のＡｌＩｎＡｓ層の一部を露出させる工程
と、開口部より露出した第２のＡｌＩｎＡｓ層を３００
℃以上の熱処理により高抵抗化する工程と、高抵抗化さ
れた第２のＡｌＩｎＡｓ層上にゲート電極を形成する工
程とを含んで製造するものである。また、熱処理は、酸
素およびフッ素のいずれか一方または両方の元素を含む
ガス雰囲気中で行うものである。
【０００８】また、半導体基板上に第１のＡｌＩｎＡｓ
層、第１のＩｎＧａＡｓ層、高濃度のｎ型不純物を有す
る第２のＡｌＩｎＡｓ層および第２のＩｎＧａＡｓ層を
順次形成し、第２のＩｎＧａＡｓ層上にソース電極およ
びドレイン電極を形成する工程と、第２のＡｌＩｎＡｓ
層の一部をイオン注入により高抵抗化する工程と、第２
のＩｎＧａＡｓ層にゲート電極を形成するための開口部
を形成し、高抵抗化された第２のＡｌＩｎＡｓ層を露出
させる工程と、高抵抗化された第２のＡｌＩｎＡｓ層上
にゲート電極を形成する工程とを含んで製造するもので
ある。
層、第１のＩｎＧａＡｓ層、高濃度のｎ型不純物を有す
る第２のＡｌＩｎＡｓ層および第２のＩｎＧａＡｓ層を
順次形成し、第２のＩｎＧａＡｓ層上にソース電極およ
びドレイン電極を形成する工程と、第２のＡｌＩｎＡｓ
層の一部をイオン注入により高抵抗化する工程と、第２
のＩｎＧａＡｓ層にゲート電極を形成するための開口部
を形成し、高抵抗化された第２のＡｌＩｎＡｓ層を露出
させる工程と、高抵抗化された第２のＡｌＩｎＡｓ層上
にゲート電極を形成する工程とを含んで製造するもので
ある。
【０００９】
【作用】この発明におけるヘテロ接合電界効果型トラン
ジスタは、高濃度のｎ型不純物を有する第２のＡｌＩｎ
Ａｓ層の、ゲート電極が形成される領域のみ高抵抗化さ
れているので、ゲートリーク電流が生じにくく、良好な
ゲート特性が得られ、さらにソースおよびドレイン抵抗
は低いため、高速、高周波動作が可能である。また、第
１のＩｎＧａＡｓ層中に形成された２次元電子ガス層が
チャネルとして機能する。また、高濃度のｎ型不純物を
含む第１のＩｎＧａＡｓ層がチャネルとして機能する。
ジスタは、高濃度のｎ型不純物を有する第２のＡｌＩｎ
Ａｓ層の、ゲート電極が形成される領域のみ高抵抗化さ
れているので、ゲートリーク電流が生じにくく、良好な
ゲート特性が得られ、さらにソースおよびドレイン抵抗
は低いため、高速、高周波動作が可能である。また、第
１のＩｎＧａＡｓ層中に形成された２次元電子ガス層が
チャネルとして機能する。また、高濃度のｎ型不純物を
含む第１のＩｎＧａＡｓ層がチャネルとして機能する。
【００１０】また、開口部より露出した第２のＡｌＩｎ
Ａｓ層を３００℃以上の熱処理により高抵抗化する工程
を設けることにより、高速、高周波動作が可能なヘテロ
接合電界効果型トランジスタを容易に製造できる。ま
た、酸素およびフッ素のいずれか一方または両方の元素
を含むガス雰囲気中で熱処理を行うことにより、効率良
く第２のＡｌＩｎＡｓ層を高抵抗化できる。また、第２
のＡｌＩｎＡｓ層の一部をイオン注入により高抵抗化す
る工程を設けることにより、高速、高周波動作が可能な
ヘテロ接合電界効果型トランジスタを容易に製造でき
る。
Ａｓ層を３００℃以上の熱処理により高抵抗化する工程
を設けることにより、高速、高周波動作が可能なヘテロ
接合電界効果型トランジスタを容易に製造できる。ま
た、酸素およびフッ素のいずれか一方または両方の元素
を含むガス雰囲気中で熱処理を行うことにより、効率良
く第２のＡｌＩｎＡｓ層を高抵抗化できる。また、第２
のＡｌＩｎＡｓ層の一部をイオン注入により高抵抗化す
る工程を設けることにより、高速、高周波動作が可能な
ヘテロ接合電界効果型トランジスタを容易に製造でき
る。
【００１１】
実施例１．以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例であるヘテロ接合Ｆ
ＥＴの製造方法を示す断面図である。図において、５
は、ゲート電極を形成するための機能と、電子供給層の
機能を供え合わせたｎ−ＡｌＩｎＡｓ、７は、ｎ−Ａｌ
ＩｎＡｓ３と、ｎ−ＡｌＩｎＡｓ５との界面近傍のｉ−
ＩｎＧａＡｓ４中に形成された二層の２ＤＥＧ層、１０
はゲート電極１２を形成するために設けられた開口部、
１１はｎ−ＡｌＩｎＡｓ層５のゲート形成領域で高抵抗
化された領域、１２はゲート電極を示す。なお、図中、
従来例と同一部分には同一記号を付し、説明を省略す
る。
する。図１は、この発明の一実施例であるヘテロ接合Ｆ
ＥＴの製造方法を示す断面図である。図において、５
は、ゲート電極を形成するための機能と、電子供給層の
機能を供え合わせたｎ−ＡｌＩｎＡｓ、７は、ｎ−Ａｌ
ＩｎＡｓ３と、ｎ−ＡｌＩｎＡｓ５との界面近傍のｉ−
ＩｎＧａＡｓ４中に形成された二層の２ＤＥＧ層、１０
はゲート電極１２を形成するために設けられた開口部、
１１はｎ−ＡｌＩｎＡｓ層５のゲート形成領域で高抵抗
化された領域、１２はゲート電極を示す。なお、図中、
従来例と同一部分には同一記号を付し、説明を省略す
る。
【００１２】製造方法について説明する。半絶縁性のＩ
ｎＰ基板１上に、ＭＢＥ法等によりｉ−ＡｌＩｎＡｓ
２、ｎ−ＡｌＩｎＡｓ３、ｉ−ＩｎＧａＡｓ４、ｎ−Ａ
ｌＩｎＡｓ５、ｎ−ＩｎＧａＡｓ６を順次成長させる
と、ＡｌＩｎＡｓとＩｎＧａＡｓの電子親和力の差によ
りｎ−ＡｌＩｎＡｓ３、５とｉ−ＩｎＧａＡｓ４の界面
近傍のｉ−ＩｎＧａＡｓ４中に２次電子ガス層７が形成
される。次に例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス電極８、ドレイン電極９を形成し、ゲート電極を形成
するための開口部１０を形成する（図１−ａ）。次に、
ウエハを、酸素もしくはフッ素元素を含むガス雰囲気中
で、３５０℃で５分熱処理を行う。すると、開口部１０
から酸素もしくはフッ素が拡散し、ｎ−ＡｌＩｎＡｓ５
の一部に高抵抗化領域１１が形成される。従って、この
高抵抗化されたＡｌＩｎＡｓ層１１の直下の２次元電子
ガス層は消滅する（図１−ｂ）。その後、例えばＡｌか
らなるゲート電極１２を形成して本ヘテロ接合ＦＥＴは
完成する（図１−ｃ）。
ｎＰ基板１上に、ＭＢＥ法等によりｉ−ＡｌＩｎＡｓ
２、ｎ−ＡｌＩｎＡｓ３、ｉ−ＩｎＧａＡｓ４、ｎ−Ａ
ｌＩｎＡｓ５、ｎ−ＩｎＧａＡｓ６を順次成長させる
と、ＡｌＩｎＡｓとＩｎＧａＡｓの電子親和力の差によ
りｎ−ＡｌＩｎＡｓ３、５とｉ−ＩｎＧａＡｓ４の界面
近傍のｉ−ＩｎＧａＡｓ４中に２次電子ガス層７が形成
される。次に例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス電極８、ドレイン電極９を形成し、ゲート電極を形成
するための開口部１０を形成する（図１−ａ）。次に、
ウエハを、酸素もしくはフッ素元素を含むガス雰囲気中
で、３５０℃で５分熱処理を行う。すると、開口部１０
から酸素もしくはフッ素が拡散し、ｎ−ＡｌＩｎＡｓ５
の一部に高抵抗化領域１１が形成される。従って、この
高抵抗化されたＡｌＩｎＡｓ層１１の直下の２次元電子
ガス層は消滅する（図１−ｂ）。その後、例えばＡｌか
らなるゲート電極１２を形成して本ヘテロ接合ＦＥＴは
完成する（図１−ｃ）。
【００１３】図２および図３に、図１−ｂに示すＡ−
Ａ’およびＢ−Ｂ’断面のチャネル近傍の伝導帯のエネ
ルギーバンド図を示す。図２に示すように、Ａ−Ａ’で
は、表面のＡｌＩｎＡｓ１１は高抵抗化されており、そ
の上に形成されたゲート電極１２はリーク電流が小さ
く、また、高耐圧なものが実現できる。また、図３に示
すように、Ｂ−Ｂ’では、ｎ−ＩｎＧａＡｓ６とｉ−Ｉ
ｎＧａＡｓ４の間のＡｌＩｎＡｓ層５は高濃度のｎ型で
あるため、ｎ−ＡｌＩｎＡｓ５の伝導帯のエネルギーバ
ンドは中央付近がくぼんだ形状となっており、ｎ−Ｉｎ
ＧａＡｓ６とｉ−ＩｎＧａＡｓ４との間のエネルギー障
壁は従来のｉ−ＡｌＩｎＡｓと比較して実効的に低減さ
れる。従って、ソースおよびドレインの抵抗が低減可能
となる。
Ａ’およびＢ−Ｂ’断面のチャネル近傍の伝導帯のエネ
ルギーバンド図を示す。図２に示すように、Ａ−Ａ’で
は、表面のＡｌＩｎＡｓ１１は高抵抗化されており、そ
の上に形成されたゲート電極１２はリーク電流が小さ
く、また、高耐圧なものが実現できる。また、図３に示
すように、Ｂ−Ｂ’では、ｎ−ＩｎＧａＡｓ６とｉ−Ｉ
ｎＧａＡｓ４の間のＡｌＩｎＡｓ層５は高濃度のｎ型で
あるため、ｎ−ＡｌＩｎＡｓ５の伝導帯のエネルギーバ
ンドは中央付近がくぼんだ形状となっており、ｎ−Ｉｎ
ＧａＡｓ６とｉ−ＩｎＧａＡｓ４との間のエネルギー障
壁は従来のｉ−ＡｌＩｎＡｓと比較して実効的に低減さ
れる。従って、ソースおよびドレインの抵抗が低減可能
となる。
【００１４】次に、動作について説明する。図１−ｃに
示すヘテロ接合ＦＥＴにおいて、ソース電極８を接地
し、ドレイン電極９に正バイアスを加えると、２ＤＥＧ
層７がチャネルとなり、ソース電極８とドレイン電極９
の間に電流が流れる。そしてこの電流を、ゲート電極１
２に印加する電圧により制御し、ＦＥＴ動作を行わせ
る。以上のように構成されたヘテロ接合ＦＥＴは、電子
がＩｎＧａＡｓという高い電子速度を有する結晶中を走
行するとともに、ソースおよびドレイン抵抗も低減でき
るので、高速および高周波特性の良好なヘテロ接合ＦＥ
Ｔが実現できる。
示すヘテロ接合ＦＥＴにおいて、ソース電極８を接地
し、ドレイン電極９に正バイアスを加えると、２ＤＥＧ
層７がチャネルとなり、ソース電極８とドレイン電極９
の間に電流が流れる。そしてこの電流を、ゲート電極１
２に印加する電圧により制御し、ＦＥＴ動作を行わせ
る。以上のように構成されたヘテロ接合ＦＥＴは、電子
がＩｎＧａＡｓという高い電子速度を有する結晶中を走
行するとともに、ソースおよびドレイン抵抗も低減でき
るので、高速および高周波特性の良好なヘテロ接合ＦＥ
Ｔが実現できる。
【００１５】実施例２．また、実施例１と同様のヘテロ
接合ＦＥＴは、イオン注入技術を用いても実現できる。
図４に、本実施例におけるヘテロ結合ＦＥＴの製造方法
を示す。まず、半絶縁性のＩｎＰ基板１上に、ＭＢＥ法
等によりｉ−ＡｌＩｎＡｓ２、ｎ−ＡｌＩｎＡｓ３、ｉ
−ＩｎＧａＡｓ４、ｎ−ＡｌＩｎＡｓ５、ｎ−ＩｎＧａ
Ａｓ６を順次成長させ、例えばＡｕＧｅ／Ｎｉ／Ａｕか
らなるソース電極８、ドレイン電極９を形成した後、フ
ッ素もしくは酸素をイオン注入し、ｎ−ＡｌＩｎＡｓ５
の一部を高抵抗化したＡｌＩｎＡｓ層１１を形成する
（図４−ａ）。次に、ゲート電極１２を形成するための
開口部１０を設け（図４−ｂ）、その上にゲート電極１
２を形成する（図４−ｃ）。本製造法においても、実施
例１と同様な構造が実現可能であり、ソースおよびドレ
イン抵抗が低く、高速および高周波特性の良好なヘテロ
接合ＦＥＴが得られる。
接合ＦＥＴは、イオン注入技術を用いても実現できる。
図４に、本実施例におけるヘテロ結合ＦＥＴの製造方法
を示す。まず、半絶縁性のＩｎＰ基板１上に、ＭＢＥ法
等によりｉ−ＡｌＩｎＡｓ２、ｎ−ＡｌＩｎＡｓ３、ｉ
−ＩｎＧａＡｓ４、ｎ−ＡｌＩｎＡｓ５、ｎ−ＩｎＧａ
Ａｓ６を順次成長させ、例えばＡｕＧｅ／Ｎｉ／Ａｕか
らなるソース電極８、ドレイン電極９を形成した後、フ
ッ素もしくは酸素をイオン注入し、ｎ−ＡｌＩｎＡｓ５
の一部を高抵抗化したＡｌＩｎＡｓ層１１を形成する
（図４−ａ）。次に、ゲート電極１２を形成するための
開口部１０を設け（図４−ｂ）、その上にゲート電極１
２を形成する（図４−ｃ）。本製造法においても、実施
例１と同様な構造が実現可能であり、ソースおよびドレ
イン抵抗が低く、高速および高周波特性の良好なヘテロ
接合ＦＥＴが得られる。
【００１６】実施例３．実施例２および３では、チャネ
ル層がアンドープのヘテロ接合ＦＥＴについて述べた
が、本発明によるヘテロ接合ＦＥＴの製造法は、チャネ
ル層にｎ−ＩｎＧａＡｓを用いた場合にも適用可能であ
る。図５に、本実施例におけるヘテロ接合ＦＥＴの製造
方法を示す。まず、半絶縁性のＩｎＰ基板１上に、ＭＢ
Ｅ法等によりｉ−ＡｌＩｎＡｓ２、ｎ−ＩｎＧａＡｓ４
４、ｎ−ＡｌＩｎＡｓ５、ｎ−ＩｎＧａＡｓ６を順次成
長し、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極
８、ドレイン電極９を形成し、ゲート電極を形成するた
めの開口部１０を形成する（図５−ａ）。次に、ウエハ
を、酸素もしくはフッ素元素を含むガス雰囲気中で、３
５０℃で５分熱処理を行う。すると、開口部１０から酸
素もしくはフッ素が拡散し、ｎ−ＡｌＩｎＡｓ５の一部
に高抵抗化領域１１が形成される（図５−ｂ）。その
後、例えばＡｌからなるゲート電極１２を形成して本ヘ
テロ接合ＦＥＴは完成する（図５−ｃ）。本実施例によ
れば、ｎ−ＩｎＧａＡｓ４４がチャネルとなりＦＥＴ動
作が行われる点が実施例１、２の場合と異なるだけで、
同等レベルの高速、高周波特性を有するヘテロ接合ＦＥ
Ｔが実現できる。
ル層がアンドープのヘテロ接合ＦＥＴについて述べた
が、本発明によるヘテロ接合ＦＥＴの製造法は、チャネ
ル層にｎ−ＩｎＧａＡｓを用いた場合にも適用可能であ
る。図５に、本実施例におけるヘテロ接合ＦＥＴの製造
方法を示す。まず、半絶縁性のＩｎＰ基板１上に、ＭＢ
Ｅ法等によりｉ−ＡｌＩｎＡｓ２、ｎ−ＩｎＧａＡｓ４
４、ｎ−ＡｌＩｎＡｓ５、ｎ−ＩｎＧａＡｓ６を順次成
長し、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極
８、ドレイン電極９を形成し、ゲート電極を形成するた
めの開口部１０を形成する（図５−ａ）。次に、ウエハ
を、酸素もしくはフッ素元素を含むガス雰囲気中で、３
５０℃で５分熱処理を行う。すると、開口部１０から酸
素もしくはフッ素が拡散し、ｎ−ＡｌＩｎＡｓ５の一部
に高抵抗化領域１１が形成される（図５−ｂ）。その
後、例えばＡｌからなるゲート電極１２を形成して本ヘ
テロ接合ＦＥＴは完成する（図５−ｃ）。本実施例によ
れば、ｎ−ＩｎＧａＡｓ４４がチャネルとなりＦＥＴ動
作が行われる点が実施例１、２の場合と異なるだけで、
同等レベルの高速、高周波特性を有するヘテロ接合ＦＥ
Ｔが実現できる。
【００１７】
【発明の効果】以上のように、この発明によれば、高濃
度のｎ型不純物を有するＡｌＩｎＡｓ層を用い、この層
のゲート電極を形成する領域のみ高抵抗化したので、ソ
ースおよびドレイン抵抗は低く、ゲート電極は、リーク
電流が小さく高耐圧なものが実現でき、高速および高周
波特性の良好なヘテロ接合ＦＥＴを得ることができる。
度のｎ型不純物を有するＡｌＩｎＡｓ層を用い、この層
のゲート電極を形成する領域のみ高抵抗化したので、ソ
ースおよびドレイン抵抗は低く、ゲート電極は、リーク
電流が小さく高耐圧なものが実現でき、高速および高周
波特性の良好なヘテロ接合ＦＥＴを得ることができる。
【００１８】また、開口部より露出した第２のＡｌＩｎ
Ａｓ層を３００℃以上の熱処理またはイオン注入により
高抵抗化する工程を設けることにより、高速、高周波動
作が可能なヘテロ接合ＦＥＴを容易に製造できる効果が
ある。
Ａｓ層を３００℃以上の熱処理またはイオン注入により
高抵抗化する工程を設けることにより、高速、高周波動
作が可能なヘテロ接合ＦＥＴを容易に製造できる効果が
ある。
【図１】 この発明の一実施例であるヘテロ接合ＦＥＴ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２】 図１−ｂのＡ−Ａ’面のチャネル近傍の伝導
体のエネルギーバンド図である。
体のエネルギーバンド図である。
【図３】 図１−ｂのＢ−Ｂ’面のチャネル近傍の伝導
体のエネルギーバンド図である。
体のエネルギーバンド図である。
【図４】 この発明の実施例２であるヘテロ接合ＦＥＴ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図５】 この発明の実施例３であるヘテロ接合ＦＥＴ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図６】 従来のヘテロ接合ＦＥＴを示す断面構造図で
ある。
ある。
【図７】 図６のＥ−Ｅ’面のチャネル近傍の伝導体の
エネルギーバンド図である。
エネルギーバンド図である。
１ 半絶縁性ＩｎＰ基板、２ ｉ−ＡｌＩｎＡｓバッフ
ァ層、３ ｎ−ＡｌＩｎＡｓ電子供給層、４ ｉ−Ｉｎ
ＧａＡｓチャネル層、４４ ｎ−ＩｎＧａＡｓチャネル
層、５ ｎ−ＡｌＩｎＡｓ層、５５ ｉ−ＡｌＩｎＡｓ
層、６ ｎ−ＩｎＧａＡｓ層、７ ２次元電子ガス、８
ソース電極、９ ドレイン電極、１０ 開口部、１１
高抵抗化したＡｌＩｎＡｓ、１２ ゲート電極。
ァ層、３ ｎ−ＡｌＩｎＡｓ電子供給層、４ ｉ−Ｉｎ
ＧａＡｓチャネル層、４４ ｎ−ＩｎＧａＡｓチャネル
層、５ ｎ−ＡｌＩｎＡｓ層、５５ ｉ−ＡｌＩｎＡｓ
層、６ ｎ−ＩｎＧａＡｓ層、７ ２次元電子ガス、８
ソース電極、９ ドレイン電極、１０ 開口部、１１
高抵抗化したＡｌＩｎＡｓ、１２ ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872
Claims (6)
- 【請求項１】 ＩｎＰ基板上に形成された第１のＡｌＩ
ｎＡｓ層、 この第１のＡｌＩｎＡｓ層上に形成され、チャネルとな
る第１のＩｎＧａＡｓ層、 この第１のＩｎＧａＡｓ層上に形成され、高濃度のｎ型
不純物を有する第２のＡｌＩｎＡｓ層、 この第２のＡｌＩｎＡｓ層上に形成されたゲート電極お
よび高濃度のｎ型不純物を有する第２のＩｎＧａＡｓ
層、 この第２のＩｎＧａＡｓ層上に形成されたソース電極お
よびドレイン電極を備え、上記第２のＡｌＩｎＡｓ層
は、上記ゲート電極が形成される領域のみ高抵抗化され
ていることを特徴とするヘテロ接合電界効果型トランジ
スタ。 - 【請求項２】 第１のＡｌＩｎＡｓ層は高濃度のｎ型不
純物を有するとともに、第１のＩｎＧａＡｓ層は極低濃
度の不純物を有し、第１のＩｎＧａＡｓ層中には２次元
電子ガス層が形成されていることを特徴とする請求項１
記載のヘテロ接合電界効果型トランジスタ。 - 【請求項３】 第１のＡｌＩｎＡｓ層は極低濃度の不純
物を有するとともに、第１のＩｎＧａＡｓ層は、高濃度
のｎ型不純物を有することを特徴とする請求項１記載の
ヘテロ接合電界効果型トランジスタ。 - 【請求項４】 ＩｎＰ基板上に第１のＡｌＩｎＡｓ層、
第１のＩｎＧａＡｓ層、高濃度のｎ型不純物を有する第
２のＡｌＩｎＡｓ層および第２のＩｎＧａＡｓ層を順次
形成し、第２のＩｎＧａＡｓ層上にソース電極およびド
レイン電極を形成する工程と、第２のＩｎＧａＡｓ層に
ゲート電極を形成するための開口部を形成し、第２のＡ
ｌＩｎＡｓ層の一部を露出させる工程と、開口部より露
出した第２のＡｌＩｎＡｓ層を３００℃以上の熱処理に
より高抵抗化する工程と、高抵抗化された第２のＡｌＩ
ｎＡｓ層上にゲート電極を形成する工程とを含むことを
特徴とするヘテロ接合電界効果型トランジスタの製造方
法。 - 【請求項５】 熱処理は、酸素およびフッ素のいずれか
一方または両方の元素を含むガス雰囲気中で行うことを
特徴とする請求項４記載のヘテロ接合電界効果型トラン
ジスタの製造方法。 - 【請求項６】 ＩｎＰ基板上に第１のＡｌＩｎＡｓ層、
第１のＩｎＧａＡｓ層、高濃度のｎ型不純物を有する第
２のＡｌＩｎＡｓ層および第２のＩｎＧａＡｓ層を順次
形成し、第２のＩｎＧａＡｓ層上にソース電極およびド
レイン電極を形成する工程と、第２のＡｌＩｎＡｓ層の
一部をイオン注入により高抵抗化する工程と、第２のＩ
ｎＧａＡｓ層にゲート電極を形成するための開口部を形
成し、高抵抗化された第２のＡｌＩｎＡｓ層を露出させ
る工程と、高抵抗化された第２のＡｌＩｎＡｓ層上にゲ
ート電極を形成する工程とを含むことを特徴とするヘテ
ロ接合電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6460295A JPH08264760A (ja) | 1995-03-23 | 1995-03-23 | ヘテロ接合電界効果型トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6460295A JPH08264760A (ja) | 1995-03-23 | 1995-03-23 | ヘテロ接合電界効果型トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264760A true JPH08264760A (ja) | 1996-10-11 |
Family
ID=13262979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6460295A Pending JPH08264760A (ja) | 1995-03-23 | 1995-03-23 | ヘテロ接合電界効果型トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264760A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306130A (ja) * | 2007-06-11 | 2008-12-18 | Sanken Electric Co Ltd | 電界効果型半導体装置及びその製造方法 |
| JP2009507396A (ja) * | 2005-09-07 | 2009-02-19 | クリー インコーポレイテッド | フッ素処理を用いたロバストトランジスタ |
| US9240473B2 (en) | 2007-03-23 | 2016-01-19 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| US9412830B2 (en) | 2014-04-17 | 2016-08-09 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
-
1995
- 1995-03-23 JP JP6460295A patent/JPH08264760A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
| US10224427B2 (en) | 2001-07-24 | 2019-03-05 | Cree, Inc. | Insulting gate AlGaN/GaN HEMT |
| JP2009507396A (ja) * | 2005-09-07 | 2009-02-19 | クリー インコーポレイテッド | フッ素処理を用いたロバストトランジスタ |
| US8669589B2 (en) | 2005-09-07 | 2014-03-11 | Cree, Inc. | Robust transistors with fluorine treatment |
| US9240473B2 (en) | 2007-03-23 | 2016-01-19 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| JP2008306130A (ja) * | 2007-06-11 | 2008-12-18 | Sanken Electric Co Ltd | 電界効果型半導体装置及びその製造方法 |
| US9412830B2 (en) | 2014-04-17 | 2016-08-09 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| US9779933B2 (en) | 2014-04-17 | 2017-10-03 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| US10002942B2 (en) | 2014-04-17 | 2018-06-19 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
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