JPH04246836A - 電界効果トランジスタの製造方法および結晶成長用保護膜の形成方法 - Google Patents
電界効果トランジスタの製造方法および結晶成長用保護膜の形成方法Info
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- JPH04246836A JPH04246836A JP1191591A JP1191591A JPH04246836A JP H04246836 A JPH04246836 A JP H04246836A JP 1191591 A JP1191591 A JP 1191591A JP 1191591 A JP1191591 A JP 1191591A JP H04246836 A JPH04246836 A JP H04246836A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高駆動能力および超高
速性を有する電界効果トランジスタ（ＦＥＴ）にかかり
、特に化合物半導体集積回路の高速性を高めるのに好適
な電界効果トランジスタの製造方法と、その高速性を得
るために必須である高濃度不純物層の選択成長に用いる
保護膜とその形成方法に関する。
速性を有する電界効果トランジスタ（ＦＥＴ）にかかり
、特に化合物半導体集積回路の高速性を高めるのに好適
な電界効果トランジスタの製造方法と、その高速性を得
るために必須である高濃度不純物層の選択成長に用いる
保護膜とその形成方法に関する。
【０００２】
【従来の技術】従来の選択成長層を用いたＧａＡｓＭＥ
ＳＦＥＴは、１９８９年（平成元年）春季第３６回応用
物理関係連合講演会予行集第３分冊 ２ｐ−Ｔ−１５
ｐ．１０１８“Ｐ層を有するｎ＋ 選択成長構造Ｇ
ａＡｓＭＥＳＦＥＴ，田中，金森，大田，熊本，平山，
上武”において論じられている。
ＳＦＥＴは、１９８９年（平成元年）春季第３６回応用
物理関係連合講演会予行集第３分冊 ２ｐ−Ｔ−１５
ｐ．１０１８“Ｐ層を有するｎ＋ 選択成長構造Ｇ
ａＡｓＭＥＳＦＥＴ，田中，金森，大田，熊本，平山，
上武”において論じられている。
【０００３】そのＭＥＳＦＥＴは図２で示すように、Ｇ
ａＡｓ基板８上にｐ型層７，ｎ型能動層２を形成し、つ
づいて耐熱性ゲート電極１を形成し、ｎ′層３を該耐熱
性ゲート電極１に対して自己整合的に形成し、高濃度エ
ピタキシャル成長層であるｎ＋ 選択エピ層５を耐熱性
ゲート電極１と側壁２９を保護膜として選択成長し、該
ｎ＋ 選択エピ層５の上にオーミック電極６を形成して
いる。従来は、この構造を用いてゲート長０．５μｍ
程度のＭＥＳＦＥＴを作製していた。
ａＡｓ基板８上にｐ型層７，ｎ型能動層２を形成し、つ
づいて耐熱性ゲート電極１を形成し、ｎ′層３を該耐熱
性ゲート電極１に対して自己整合的に形成し、高濃度エ
ピタキシャル成長層であるｎ＋ 選択エピ層５を耐熱性
ゲート電極１と側壁２９を保護膜として選択成長し、該
ｎ＋ 選択エピ層５の上にオーミック電極６を形成して
いる。従来は、この構造を用いてゲート長０．５μｍ
程度のＭＥＳＦＥＴを作製していた。
【０００４】
【発明が解決しようとする課題】化合物半導体を用いた
ＦＥＴにおいて、その高性能化を図るためにはソース抵
抗（チャネル−ソース電極間の抵抗）と呼ばれる寄生抵
抗を低減することが重要である。上記従来技術は、側壁
２９の幅を小さくすることによって、そのソース抵抗を
低減することができる。しかし、側壁２９はＳｉＯ２
やＳｉ３Ｎ４膜をドライエッチ加工して形成するため、
側壁幅に関する制御が難しく、特に側壁幅を１００ｎｍ
以下に加工する場合、十分な精度が得られないという問
題があった。例えば、実際に側壁幅５０ｎｍのＦＥＴに
より１万ゲート規模の集積回路を作製すると、側壁が消
失して耐圧が劣化するＦＥＴが生じ、集積回路が動作し
ないという問題があった。
ＦＥＴにおいて、その高性能化を図るためにはソース抵
抗（チャネル−ソース電極間の抵抗）と呼ばれる寄生抵
抗を低減することが重要である。上記従来技術は、側壁
２９の幅を小さくすることによって、そのソース抵抗を
低減することができる。しかし、側壁２９はＳｉＯ２
やＳｉ３Ｎ４膜をドライエッチ加工して形成するため、
側壁幅に関する制御が難しく、特に側壁幅を１００ｎｍ
以下に加工する場合、十分な精度が得られないという問
題があった。例えば、実際に側壁幅５０ｎｍのＦＥＴに
より１万ゲート規模の集積回路を作製すると、側壁が消
失して耐圧が劣化するＦＥＴが生じ、集積回路が動作し
ないという問題があった。
【０００５】本発明の目的は、耐圧劣化の防止とソース
抵抗の低減を両立できる化合物半導体電界効果トランジ
スタの製造方法および結晶成長用保護膜とその形成方法
を提案し、集積回路に最適である高性能な電界効果トラ
ンジスタを提供することにある。
抵抗の低減を両立できる化合物半導体電界効果トランジ
スタの製造方法および結晶成長用保護膜とその形成方法
を提案し、集積回路に最適である高性能な電界効果トラ
ンジスタを提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、耐熱性ゲート電極であるＷＳｉｘの表面を酸化する
ことによって、Ｗ酸化膜を形成し、その後にＷ酸化膜を
保護膜として高濃度ｎ型不純物ＧａＡｓ層の選択成長を
行なう。
に、耐熱性ゲート電極であるＷＳｉｘの表面を酸化する
ことによって、Ｗ酸化膜を形成し、その後にＷ酸化膜を
保護膜として高濃度ｎ型不純物ＧａＡｓ層の選択成長を
行なう。
【０００７】
【作用】ＷＳｉｘ（通常ｘ〜０．４を用いる）を酸化す
ることにより、その表面にＷＯｘとＳｉＯ２ からなる
酸化膜（これをＷ酸化膜と呼ぶ）を形成できる。その酸
化工程には１気圧の酸素雰囲気を用い、４００℃，３分
の加熱で約１０ｎｍのＷ酸化膜が形成される。我々の実
験によれば、このＷ酸化膜は次の性質を示すという結果
が得られた。
ることにより、その表面にＷＯｘとＳｉＯ２ からなる
酸化膜（これをＷ酸化膜と呼ぶ）を形成できる。その酸
化工程には１気圧の酸素雰囲気を用い、４００℃，３分
の加熱で約１０ｎｍのＷ酸化膜が形成される。我々の実
験によれば、このＷ酸化膜は次の性質を示すという結果
が得られた。
【０００８】（１）ＧａＡｓ結晶をＭＯＣＶＤ法により
選択成長すると、このＷ酸化膜による保護膜は良好な選
択性を示す。
選択成長すると、このＷ酸化膜による保護膜は良好な選
択性を示す。
【０００９】（２）Ｗ酸化膜は、緩衝ＨＦ溶液に対して
優れた耐性を有する。
優れた耐性を有する。
【００１０】（３）Ｗ酸化膜は、ドライエッチ工程によ
り容易に除去できる。
り容易に除去できる。
【００１１】まず耐熱性ゲート電極であるＷＳｉｘの表
面を酸化することによって１００ｎｍ程度のＷ酸化膜を
形成し、（１）の特性によりそのＷ酸化膜を保護膜とし
て高濃度ｎ型不純物層の選択成長を行った場合、ゲート
電極と高濃度ｎ型不純物層の間隔を精度良く制御できる
。
面を酸化することによって１００ｎｍ程度のＷ酸化膜を
形成し、（１）の特性によりそのＷ酸化膜を保護膜とし
て高濃度ｎ型不純物層の選択成長を行った場合、ゲート
電極と高濃度ｎ型不純物層の間隔を精度良く制御できる
。
【００１２】次に（２）の特性により、高濃度ｎ型不純
物層を選択成長する前に基板を緩衝ＨＦ溶液に浸し、Ｇ
ａＡｓ表面に形成された酸化膜を除去することができる
。この工程においてＷ酸化膜は緩衝ＨＦ溶液に対し影響
を受ず、ゲート電極と高濃度ｎ型不純物層の間隔は精度
良く保たれる。
物層を選択成長する前に基板を緩衝ＨＦ溶液に浸し、Ｇ
ａＡｓ表面に形成された酸化膜を除去することができる
。この工程においてＷ酸化膜は緩衝ＨＦ溶液に対し影響
を受ず、ゲート電極と高濃度ｎ型不純物層の間隔は精度
良く保たれる。
【００１３】次に（３）の特性により、絶縁物であるＷ
酸化膜はスルーホール加工時のドライエッチによって除
去でき、耐熱性ゲート電極と配線金属とを良好に接続す
ることができる。
酸化膜はスルーホール加工時のドライエッチによって除
去でき、耐熱性ゲート電極と配線金属とを良好に接続す
ることができる。
【００１４】
【実施例】以下、本発明の実施例１を図１，図３，図４
および図５によって説明する。図１はＭＥＳＦＥＴ （
ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）の
断面構造図、図３（ａ）〜（ｃ）はその製造工程を示し
た断面図、図４は本発明のＷ酸化膜の形状、図５は従来
の側壁の形状を示した図である。
および図５によって説明する。図１はＭＥＳＦＥＴ （
ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）の
断面構造図、図３（ａ）〜（ｃ）はその製造工程を示し
た断面図、図４は本発明のＷ酸化膜の形状、図５は従来
の側壁の形状を示した図である。
【００１５】まず、その製造工程を説明する。図３（ａ
）において、面方位が（００１）の半絶縁性ＧａＡｓ基
板８上にｎ型能動層２、およびｐ型層７をイオン打ち込
み工程とアニール工程によって形成する。ｎ型能動層２
のイオン打ち込みにはＳｉイオンを用い、その打ち込み
量は、所望のしきい電圧が得られるように選ぶ（例えば
、加速電圧５０ｋｅＶ，打ち込み量４．５×１０１２／
ｃｍ２）。ｐ型層７にはＭｇイオンを用い、加速電圧２
００ｋｅＶで、２×１０１２／ｃｍ２ の量を打ち込む
。これらを、Ｈ２ ガス雰囲気中で８００℃１５分間の
高温熱処理を行うアニール工程により、活性化する。次
にプラズマＣＶＤ法によりＳｉ３Ｎ４膜を２００ｎｍ堆
積し、反応性イオンエッチングによりＳｉＮ保護膜３１
を形成する。続いてＷＳｉｘ（タングステンシリサイド
）膜をスパッタ法により５００ｎｍ被着し、ドライエッ
チ加工を行って耐熱性ゲート電極１００を形成する。こ
こでＳｉの組成比ｘは０．４５ とするのが適当であっ
た。
）において、面方位が（００１）の半絶縁性ＧａＡｓ基
板８上にｎ型能動層２、およびｐ型層７をイオン打ち込
み工程とアニール工程によって形成する。ｎ型能動層２
のイオン打ち込みにはＳｉイオンを用い、その打ち込み
量は、所望のしきい電圧が得られるように選ぶ（例えば
、加速電圧５０ｋｅＶ，打ち込み量４．５×１０１２／
ｃｍ２）。ｐ型層７にはＭｇイオンを用い、加速電圧２
００ｋｅＶで、２×１０１２／ｃｍ２ の量を打ち込む
。これらを、Ｈ２ ガス雰囲気中で８００℃１５分間の
高温熱処理を行うアニール工程により、活性化する。次
にプラズマＣＶＤ法によりＳｉ３Ｎ４膜を２００ｎｍ堆
積し、反応性イオンエッチングによりＳｉＮ保護膜３１
を形成する。続いてＷＳｉｘ（タングステンシリサイド
）膜をスパッタ法により５００ｎｍ被着し、ドライエッ
チ加工を行って耐熱性ゲート電極１００を形成する。こ
こでＳｉの組成比ｘは０．４５ とするのが適当であっ
た。
【００１６】次に図３（ｂ）において、耐熱性ゲート電
極１００の表面を酸化することにより、厚さ５０ｎｍの
Ｗ酸化膜１０１を形成する。このＷ酸化膜１０１はＷＯ
ｘとＳｉＯ２ から成り、Ｏ２ 雰囲気中で４００℃に
加熱することによって形成できる。この時ｎ型能動層２
の表面にもガリウム酸化物と酸化砒素から成る酸化膜が
多少形成されるが、これは緩衝ＨＦ溶液によって選択的
に除去できる。図４にこの工程で形成したＷ酸化膜の形
状を示す。Ｗ酸化膜はＷＳｉｘから成る耐熱性ゲート電
極の周りに一様な厚さで形成される。一方図５には比較
のため従来の側壁の形状を示した。ＳｉＯ２（またはＳ
ｉ３Ｎ４）から成る側壁はドライエッチによって加工す
るが、厚さを均一にすることが難しく、一部側壁が消失
してしまう場合もあった。
極１００の表面を酸化することにより、厚さ５０ｎｍの
Ｗ酸化膜１０１を形成する。このＷ酸化膜１０１はＷＯ
ｘとＳｉＯ２ から成り、Ｏ２ 雰囲気中で４００℃に
加熱することによって形成できる。この時ｎ型能動層２
の表面にもガリウム酸化物と酸化砒素から成る酸化膜が
多少形成されるが、これは緩衝ＨＦ溶液によって選択的
に除去できる。図４にこの工程で形成したＷ酸化膜の形
状を示す。Ｗ酸化膜はＷＳｉｘから成る耐熱性ゲート電
極の周りに一様な厚さで形成される。一方図５には比較
のため従来の側壁の形状を示した。ＳｉＯ２（またはＳ
ｉ３Ｎ４）から成る側壁はドライエッチによって加工す
るが、厚さを均一にすることが難しく、一部側壁が消失
してしまう場合もあった。
【００１７】続いて図３（ｃ）において、Ｗ酸化膜１０
１およびＳｉＮ保護膜３１を保護膜として、ＭＯＣＶＤ
（有機金属熱分解）法によりｎ＋ 選択エピ層（選択成
長した高濃度ｎ型不純物層）５を成長する。ｎ＋ 選択
エピ層５は、ＳｉまたはＳｅを４×１０１８／ｃｍ３
の濃度でドープした厚さ５００ｎｍのＧａＡｓから成る
。この層５の厚さは、オーミック電極６を合金化するこ
とによってオーミック電極６の下部に生じるアロイ領域
より厚く、特にソース抵抗を低減するために好適な厚さ
である。次にＡｕＧｅ系から成るオーミック電極６をリ
フトオフ法で形成することにより、ＭＥＳＦＥＴが完成
する。
１およびＳｉＮ保護膜３１を保護膜として、ＭＯＣＶＤ
（有機金属熱分解）法によりｎ＋ 選択エピ層（選択成
長した高濃度ｎ型不純物層）５を成長する。ｎ＋ 選択
エピ層５は、ＳｉまたはＳｅを４×１０１８／ｃｍ３
の濃度でドープした厚さ５００ｎｍのＧａＡｓから成る
。この層５の厚さは、オーミック電極６を合金化するこ
とによってオーミック電極６の下部に生じるアロイ領域
より厚く、特にソース抵抗を低減するために好適な厚さ
である。次にＡｕＧｅ系から成るオーミック電極６をリ
フトオフ法で形成することにより、ＭＥＳＦＥＴが完成
する。
【００１８】以上の工程で作製したＭＥＳＦＥＴの動作
を次に説明する。耐熱性ゲート電極１をはさんで位置す
る２個のオーミック電極６（ソース，ドレイン電極）間
に電圧を加えると、ｎ＋ 選択エピ層５，ｎ型能動層２
を通って電流が流れる。ｎ型能動層２上に設けた耐熱性
ゲート電極１００に電圧を印加することによりこの電流
を制御して、トランジスタ動作を行う。ｐ型層７は、ｎ
型能動層２の下にポテンシャル障壁を形成し、短チャネ
ル効果を抑制する。
を次に説明する。耐熱性ゲート電極１をはさんで位置す
る２個のオーミック電極６（ソース，ドレイン電極）間
に電圧を加えると、ｎ＋ 選択エピ層５，ｎ型能動層２
を通って電流が流れる。ｎ型能動層２上に設けた耐熱性
ゲート電極１００に電圧を印加することによりこの電流
を制御して、トランジスタ動作を行う。ｐ型層７は、ｎ
型能動層２の下にポテンシャル障壁を形成し、短チャネ
ル効果を抑制する。
【００１９】本実施例１によれば、従来側壁を加工する
時に必要であったドライエッチ工程を省くことができる
ため、耐熱性ゲート電極１００の下部以外の領域でドラ
イエッチダメージを受けたｎ型能動層２が高抵抗化する
問題を改善することができる。
時に必要であったドライエッチ工程を省くことができる
ため、耐熱性ゲート電極１００の下部以外の領域でドラ
イエッチダメージを受けたｎ型能動層２が高抵抗化する
問題を改善することができる。
【００２０】上記実施例１においてＷ酸化膜１０１は、
耐熱性ゲート電極１００上に熱ＣＶＤ法によるＳｉＯ２
膜を堆積し、その後緩衝ＨＦ溶液によってＳｉＯ２
膜を除去するという工程によっても形成できる。
耐熱性ゲート電極１００上に熱ＣＶＤ法によるＳｉＯ２
膜を堆積し、その後緩衝ＨＦ溶液によってＳｉＯ２
膜を除去するという工程によっても形成できる。
【００２１】また上記実施例１において、ｎ型能動層２
，ｐ型層７はＭＯＣＶＤ法あるいはＭＢＥ法などのエピ
成長によって形成してもよい。また、ｐ型層７はアンド
ープ、あるいはｐ型のＡｌＧａＡｓ層であってもよい。
，ｐ型層７はＭＯＣＶＤ法あるいはＭＢＥ法などのエピ
成長によって形成してもよい。また、ｐ型層７はアンド
ープ、あるいはｐ型のＡｌＧａＡｓ層であってもよい。
【００２２】次に、本発明の実施例２を図６によって説
明する。図６はＭＥＳＦＥＴの断面構造図である。実施
例１との違いは、耐熱性ゲート電極をＷＳｉｘ膜１０２
とＷ膜１０３の２層にした点である。
明する。図６はＭＥＳＦＥＴの断面構造図である。実施
例１との違いは、耐熱性ゲート電極をＷＳｉｘ膜１０２
とＷ膜１０３の２層にした点である。
【００２３】ＷＳｉｘ膜１０２とＷ膜１０３はスパッタ
法により被着し、厚さをそれぞれ２００ｎｍ，３００ｎ
ｍとする。続いてドライエッチ法により加工し、表面を
酸化することにより、Ｗ酸化膜１０４を形成する。
法により被着し、厚さをそれぞれ２００ｎｍ，３００ｎ
ｍとする。続いてドライエッチ法により加工し、表面を
酸化することにより、Ｗ酸化膜１０４を形成する。
【００２４】本実施例２によれば、低い比抵抗を持つＷ
膜１０３を用いたことにより、ＭＥＳＦＥＴのゲート電
極における寄生抵抗（ゲート抵抗）を低減することがで
きる。
膜１０３を用いたことにより、ＭＥＳＦＥＴのゲート電
極における寄生抵抗（ゲート抵抗）を低減することがで
きる。
【００２５】また、Ｗ膜１０３はＭＯＣＶＤ法によるｎ
＋ 選択エピ層５を成長する時に、ＷＳｉｘ膜１０２に
比べて選択性が悪いという欠点があった。本実施例２に
よれば、Ｗ膜１０３の表面をＷ酸化膜１０４で覆ってし
まうため、この欠点を克服して良好な選択性を得ること
ができる。
＋ 選択エピ層５を成長する時に、ＷＳｉｘ膜１０２に
比べて選択性が悪いという欠点があった。本実施例２に
よれば、Ｗ膜１０３の表面をＷ酸化膜１０４で覆ってし
まうため、この欠点を克服して良好な選択性を得ること
ができる。
【００２６】次に、本発明の実施例３を図７によって説
明する。図７はＭＥＳＦＥＴの断面構造図である。実施
例１との違いは、耐熱性ゲート電極１００の側面にＳｉ
３Ｎ４から成る側壁７９を設けたことにある。
明する。図７はＭＥＳＦＥＴの断面構造図である。実施
例１との違いは、耐熱性ゲート電極１００の側面にＳｉ
３Ｎ４から成る側壁７９を設けたことにある。
【００２７】側壁７９は耐熱性ゲート電極１００上に堆
積したＳｉ３Ｎ４膜を、ドライエッチ加工して形成する
。 その後耐熱性ゲート電極１００の表面を酸化することに
より、Ｗ酸化膜１０１を形成する。
積したＳｉ３Ｎ４膜を、ドライエッチ加工して形成する
。 その後耐熱性ゲート電極１００の表面を酸化することに
より、Ｗ酸化膜１０１を形成する。
【００２８】本実施例３によれば、図５に示したような
従来の側壁形状に見られた側壁の消失部分を、Ｗ酸化膜
１０１によって塞ぐことができる。
従来の側壁形状に見られた側壁の消失部分を、Ｗ酸化膜
１０１によって塞ぐことができる。
【００２９】次に本発明の実施例４を図８によって説明
する。図８はＨＩＧＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔ
ｕｒｅ Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ ＦＥＴ）と呼
ばれるタイプのＦＥＴの断面構造図である。実施例１と
の違いはＧａＡｓバッファ層８８，ｐ型ＧａＡｓ層８７
，ｎ型ＧａＡｓ能動層８２，アンドープＡｌＧａＡｓ層
８１，アンドープＧａＡｓ層８０をＭＢＥ法によってエ
ピタキシャル成長した点と、ｎ＋エピ層５を該８０，８
１，８２層をエッチングによって除去した後ｐ型ＧａＡ
ｓ層８７上に選択成長した点である。ここで各層の厚さ
および不純物濃度は表１に示すとおりである。またアン
ドープＡｌＧａＡｓ層８１の組成比は、通常Ａｌ０．３
Ｇａ０．７Ａｓを選ぶ。
する。図８はＨＩＧＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔ
ｕｒｅ Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ ＦＥＴ）と呼
ばれるタイプのＦＥＴの断面構造図である。実施例１と
の違いはＧａＡｓバッファ層８８，ｐ型ＧａＡｓ層８７
，ｎ型ＧａＡｓ能動層８２，アンドープＡｌＧａＡｓ層
８１，アンドープＧａＡｓ層８０をＭＢＥ法によってエ
ピタキシャル成長した点と、ｎ＋エピ層５を該８０，８
１，８２層をエッチングによって除去した後ｐ型ＧａＡ
ｓ層８７上に選択成長した点である。ここで各層の厚さ
および不純物濃度は表１に示すとおりである。またアン
ドープＡｌＧａＡｓ層８１の組成比は、通常Ａｌ０．３
Ｇａ０．７Ａｓを選ぶ。
【００３０】
【表１】
【００３１】本実施例４によれば耐熱性ゲート電極１０
０の下部にアンドープＧａＡｓ層８０とアンドープＡｌ
ＧａＡｓ層８１を設けたことにより、ゲート耐圧を劣化
させずにｎ型能動層８２を高濃度、薄層化することがで
きる。これによってより高性能なＦＥＴを実現すること
ができる。
０の下部にアンドープＧａＡｓ層８０とアンドープＡｌ
ＧａＡｓ層８１を設けたことにより、ゲート耐圧を劣化
させずにｎ型能動層８２を高濃度、薄層化することがで
きる。これによってより高性能なＦＥＴを実現すること
ができる。
【００３２】次に本発明の実施例５を図９によって説明
する。図９はＭＯＤＦＥＴ（ＭＯｄｕｌａｔｉｏｎ Ｄ
ｏｐｅｄ ＦＥＴ）と呼ばれるタイプのＦＥＴの断面構
造図である。実施例１との違いはアンドープＧａＡｓ層
９８，アンドープＡｌＧａＡｓ層９２，ｐ型ＡｌＧａＡ
ｓ層９１，アンドープＡｌＧａＡｓ層９０をＭＢＥ法に
よってエピタキシャル成長した点と、ｐ＋ 選択エピ層
９５をアンドープＡｌＧａＡｓ層９０上に選択成長した
点である。ここで各層の厚さおよび不純物濃度は表２に
示すとおりである。またアンドープＡｌＧａＡｓ層９０
，９２およびｐ型ＡｌＧａＡｓ層９１の組成比は、通常
Ａｌ０．３Ｇａ０．７Ａｓを選ぶ。
する。図９はＭＯＤＦＥＴ（ＭＯｄｕｌａｔｉｏｎ Ｄ
ｏｐｅｄ ＦＥＴ）と呼ばれるタイプのＦＥＴの断面構
造図である。実施例１との違いはアンドープＧａＡｓ層
９８，アンドープＡｌＧａＡｓ層９２，ｐ型ＡｌＧａＡ
ｓ層９１，アンドープＡｌＧａＡｓ層９０をＭＢＥ法に
よってエピタキシャル成長した点と、ｐ＋ 選択エピ層
９５をアンドープＡｌＧａＡｓ層９０上に選択成長した
点である。ここで各層の厚さおよび不純物濃度は表２に
示すとおりである。またアンドープＡｌＧａＡｓ層９０
，９２およびｐ型ＡｌＧａＡｓ層９１の組成比は、通常
Ａｌ０．３Ｇａ０．７Ａｓを選ぶ。
【００３３】
【表２】
【００３４】また高濃度ｐ型不純物層であるｐ＋選択エ
ピ層９５はＭＯＣＶＤ法により形成し、不純物であるカ
ーボン濃度を１×１０２０／ｃｍ３、厚さを５０ｎｍと
する。該層９５の上部にはＡｕＺｎ系のオーミック電極
９６を形成する。
ピ層９５はＭＯＣＶＤ法により形成し、不純物であるカ
ーボン濃度を１×１０２０／ｃｍ３、厚さを５０ｎｍと
する。該層９５の上部にはＡｕＺｎ系のオーミック電極
９６を形成する。
【００３５】本実施例５では、アンドープＡｌＧａＡｓ
層９２の下部に生じた２ＤＨＧ（２−Ｄｉｍｅｎｓｉｏ
ｎａｌ Ｈｏｌｅ Ｇａｓ）により電流が流れ、この２
ＤＨＧをチャネルとしてトランジスタ動作を行なう。
層９２の下部に生じた２ＤＨＧ（２−Ｄｉｍｅｎｓｉｏ
ｎａｌ Ｈｏｌｅ Ｇａｓ）により電流が流れ、この２
ＤＨＧをチャネルとしてトランジスタ動作を行なう。
【００３６】本実施例５によれば耐熱性ゲート電極１０
０の下部に位置するアンドープＡｌＧａＡｓ層９０に対
し高濃度ｐ型不純物層が接することがないので、高濃度
ｐ型不純物層をアンドープＡｌＧａＡｓ層９０上に連続
的に成長した場合に問題であったｐ型ドーパントの拡散
によるしきい電圧の変動を改善することができる。
０の下部に位置するアンドープＡｌＧａＡｓ層９０に対
し高濃度ｐ型不純物層が接することがないので、高濃度
ｐ型不純物層をアンドープＡｌＧａＡｓ層９０上に連続
的に成長した場合に問題であったｐ型ドーパントの拡散
によるしきい電圧の変動を改善することができる。
【００３７】
【発明の効果】本発明によれば、集積回路の不良原因の
一つであるＦＥＴの耐圧劣化を防止することができ、か
つＦＥＴのソース抵抗を低減することが可能となる。こ
の結果、超高速集積回路に最適な高駆動能力および超高
速性を有するＦＥＴを、高い歩留まりで実現することが
できる。
一つであるＦＥＴの耐圧劣化を防止することができ、か
つＦＥＴのソース抵抗を低減することが可能となる。こ
の結果、超高速集積回路に最適な高駆動能力および超高
速性を有するＦＥＴを、高い歩留まりで実現することが
できる。
【図１】本発明の実施例１のＭＥＳＦＥＴの断面構造図
である。
である。
【図２】従来のＭＥＳＦＥＴの断面構造図である。
【図３】（ａ）〜（ｃ）は本発明の実施例１のＭＥＳＦ
ＥＴの製造工程を説明する断面構造図である。
ＥＴの製造工程を説明する断面構造図である。
【図４】本発明のＷ酸化膜の形状を示す図である。
【図５】従来の側壁の形状を示す図である。
【図６】本発明の実施例２のＭＥＳＦＥＴの断面構造図
である。
である。
【図７】本発明の実施例３のＭＥＳＦＥＴの断面構造図
である。
である。
【図８】本発明の実施例４のＨＩＧＦＥＴの断面構造図
である。
である。
【図９】本発明の実施例５のＭＯＤＦＥＴの断面構造図
である。
である。
１…耐熱性ゲート電極、２…ｎ型能動層、３…ｎ′層、
５…ｎ＋ 選択エピ層、６…オーミック電極、７…ｐ型
層、８…半絶縁性ＧａＡｓ基板、２９…側壁、３１…Ｓ
ｉＮ保護膜、７９…側壁、８０…アンドープＧａＡｓ層
、８１…アンドープＡｌＧａＡｓ層、８２…ｎ型ＧａＡ
ｓ能動層、８７…ｐ型ＧａＡｓ層、８８…ＧａＡｓバッ
ファ層、９０…アンドープＡｌＧａＡｓ層、９１…ｐ型
ＡｌＧａＡｓ層、９２…アンドープＡｌＧａＡｓ層、９
５…ｐ＋ 選択エピ層、９６…オーミック電極、９８…
アンドープＧａＡｓ層、１００…耐熱性ゲート電極、１
０１…Ｗ酸化膜、１０２…ＷＳｉｘ膜、１０３…Ｗ膜、
１０４…Ｗ酸化膜。
５…ｎ＋ 選択エピ層、６…オーミック電極、７…ｐ型
層、８…半絶縁性ＧａＡｓ基板、２９…側壁、３１…Ｓ
ｉＮ保護膜、７９…側壁、８０…アンドープＧａＡｓ層
、８１…アンドープＡｌＧａＡｓ層、８２…ｎ型ＧａＡ
ｓ能動層、８７…ｐ型ＧａＡｓ層、８８…ＧａＡｓバッ
ファ層、９０…アンドープＡｌＧａＡｓ層、９１…ｐ型
ＡｌＧａＡｓ層、９２…アンドープＡｌＧａＡｓ層、９
５…ｐ＋ 選択エピ層、９６…オーミック電極、９８…
アンドープＧａＡｓ層、１００…耐熱性ゲート電極、１
０１…Ｗ酸化膜、１０２…ＷＳｉｘ膜、１０３…Ｗ膜、
１０４…Ｗ酸化膜。
Claims (8)
- 【請求項１】化合物半導体基板表面に形成された一導電
型を有する半導体から成る能動層と、前記能動層に対し
電界を印加できる位置に形成されたゲート電極と、結晶
成長によって前記ゲート電極をはさんで対向するように
前記能動層の上部に形成したエピタキシャル層と、前記
エピタキシャル層の上部にオーミック電極を有する電界
効果トランジスタにおいて、前記ゲート電極をタングス
テンを含む耐熱性金属によって形成し、該ゲート電極を
酸化することによってその側面および上面にタングステ
ン酸化物を含む酸化膜を形成し、該酸化膜を保護膜とし
て用い前記エピタキシャル層を選択的に成長したことを
特徴とする電界効果トランジスタの製造方法。 - 【請求項２】上記ゲート電極をＷＳｉｘによって形成し
、上記エピタキシャル層をＭＯＣＶＤ 法によって成長
したＧａＡｓ結晶としたことを特徴とする、請求項１記
載の電界効果トランジスタの製造方法。 - 【請求項３】上記ゲート電極をＷＳｉｘとＷから成る多
層膜によって形成し、上記エピタキシャル層をＭＯＣＶ
Ｄ法によって成長したＧａＡｓ結晶としたことを特徴と
する、請求項１記載の電界効果トランジスタの製造方法
。 - 【請求項４】上記ゲート電極を形成した後に該ゲート電
極の側面にタングステン酸化物を含んでいない絶縁物か
ら成る側壁を形成し、しかる後に該ゲート電極の上面お
よび側面にタングステン酸化物を含む酸化膜を形成した
ことを特徴とする、請求項１記載の電界効果トランジス
タの製造方法。 - 【請求項５】基板上に所定の形状を有するＷまたはＷＳ
ｉｘを形成する工程と、該ＷまたはＷＳｉｘを酸化する
工程とを有することを特徴とするＭＯＣＶＤ結晶成長用
保護膜の形成方法。 - 【請求項６】上記ＷまたはＷＳｉｘは、上記基板表面に
形成された化合物半導体ＭＥＳＦＥＴの能動層の上部に
形成されることを特徴とする請求項５記載の結晶成長用
保護膜の形成方法。 - 【請求項７】上記ＷまたはＷＳｉｘは、上記基板表面に
形成された化合物半導体ＨＩＧＦＥＴの能動層の上部に
形成されることを特徴とする請求項５記載の結晶成長用
保護膜の形成方法。 - 【請求項８】上記ＷまたはＷＳｉｘは、上記基板表面に
形成された化合物半導体ＭＯＤＦＥＴのチャネル上部に
形成されることを特徴とする請求項５記載の結晶成長用
保護膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191591A JPH04246836A (ja) | 1991-02-01 | 1991-02-01 | 電界効果トランジスタの製造方法および結晶成長用保護膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191591A JPH04246836A (ja) | 1991-02-01 | 1991-02-01 | 電界効果トランジスタの製造方法および結晶成長用保護膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246836A true JPH04246836A (ja) | 1992-09-02 |
Family
ID=11791003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191591A Pending JPH04246836A (ja) | 1991-02-01 | 1991-02-01 | 電界効果トランジスタの製造方法および結晶成長用保護膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246836A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| WO2008035403A1 (en) * | 2006-09-20 | 2008-03-27 | Fujitsu Limited | Field-effect transistor |
| US7964486B2 (en) | 2007-02-07 | 2011-06-21 | Eudyna Devices Inc. | Field effect transistor and method for fabricating the same |
-
1991
- 1991-02-01 JP JP1191591A patent/JPH04246836A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP4585205B2 (ja) * | 1996-12-03 | 2010-11-24 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2008035403A1 (en) * | 2006-09-20 | 2008-03-27 | Fujitsu Limited | Field-effect transistor |
| JP5200936B2 (ja) * | 2006-09-20 | 2013-06-05 | 富士通株式会社 | 電界効果トランジスタおよびその製造方法 |
| US8969919B2 (en) | 2006-09-20 | 2015-03-03 | Fujitsu Limited | Field-effect transistor |
| US7964486B2 (en) | 2007-02-07 | 2011-06-21 | Eudyna Devices Inc. | Field effect transistor and method for fabricating the same |
| US8188520B2 (en) | 2007-02-07 | 2012-05-29 | Eudyna Devices Inc. | Field effect transistor and method for fabricating the same |
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