JP3018885B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は化合物半導体ＧａＡｓを
用いた半導体装置の製造方法に関するものである。
用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体ＧａＡｓを用いた金属−半
導体接触形電界効果型トランジスタ（以下、ＭＥＳＦＥ
Ｔと呼ぶ）は、高周波帯域において、高利得、高効率の
パワーデバイスとして近年、移動体通信機器等の送信デ
バイスとしてその需要が高まっている。このＭＥＳＦＥ
Ｔの製造方法には、活性層としてエピタキシャル成長を
用いるものと、イオン注入を用いるものの２方法に大別
される。
導体接触形電界効果型トランジスタ（以下、ＭＥＳＦＥ
Ｔと呼ぶ）は、高周波帯域において、高利得、高効率の
パワーデバイスとして近年、移動体通信機器等の送信デ
バイスとしてその需要が高まっている。このＭＥＳＦＥ
Ｔの製造方法には、活性層としてエピタキシャル成長を
用いるものと、イオン注入を用いるものの２方法に大別
される。
【０００３】
【発明が解決しようとする課題】こうしたパワーＦＥＴ
の高周波特性、効率を向上させるためには、ＭＥＳＦＥ
Ｔの特性（たとえば、伝達コンダクタンスｇｍ、Ｋ値）
を向上させることが必要であり、そのためには、高濃
度、薄膜の活性層を形成することが重要である。しか
し、パワーＦＥＴとして高いゲートおよびドレイン耐圧
を維持することが必要であり、ｇｍ、Ｋ値の向上とは、
トレードオフの関係にある。そのため、エピタキシャル
成長およびイオン注入を用いる２つの製造方法におい
て、図６に示すように、通常ソース・ドレイン非対称の
オフセットゲートおよびリセスゲート構造が用いられて
いる。しかし、リセスには通常ウェットエッチングが用
いられエッチング量の制御性、面内ばらつき等に問題が
あり、歩留まりの低下の一因になっている。
の高周波特性、効率を向上させるためには、ＭＥＳＦＥ
Ｔの特性（たとえば、伝達コンダクタンスｇｍ、Ｋ値）
を向上させることが必要であり、そのためには、高濃
度、薄膜の活性層を形成することが重要である。しか
し、パワーＦＥＴとして高いゲートおよびドレイン耐圧
を維持することが必要であり、ｇｍ、Ｋ値の向上とは、
トレードオフの関係にある。そのため、エピタキシャル
成長およびイオン注入を用いる２つの製造方法におい
て、図６に示すように、通常ソース・ドレイン非対称の
オフセットゲートおよびリセスゲート構造が用いられて
いる。しかし、リセスには通常ウェットエッチングが用
いられエッチング量の制御性、面内ばらつき等に問題が
あり、歩留まりの低下の一因になっている。
【０００４】そこで本発明はドレイン耐圧を高く維持し
つつ、高性能なパワーＧａＡｓＭＥＳＦＥＴを歩留まり
良く形成できる製造方法を提供することを目的とする。
つつ、高性能なパワーＧａＡｓＭＥＳＦＥＴを歩留まり
良く形成できる製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記の課題に鑑
みてなされたもので、半絶縁性ＧａＡｓ基板の一主面上
の所定の領域に、イオン注入法を用いて、活性層および
ソース・ドレイン高濃度層を形成する工程と、アンドー
プまたは低濃度のＧａＡｓ層を所定の厚さエピタキシャ
ル成長させた後、高温でアニールしイオン注入層を活性
化させる工程と、前記ＧａＡｓ層上にゲート電極を形成
する工程とを有し、前記ソース・ドレイン高濃度層の間
隔が、前記ゲート電極のゲート長より短いことを特徴と
する半導体装置の製造方法である。
みてなされたもので、半絶縁性ＧａＡｓ基板の一主面上
の所定の領域に、イオン注入法を用いて、活性層および
ソース・ドレイン高濃度層を形成する工程と、アンドー
プまたは低濃度のＧａＡｓ層を所定の厚さエピタキシャ
ル成長させた後、高温でアニールしイオン注入層を活性
化させる工程と、前記ＧａＡｓ層上にゲート電極を形成
する工程とを有し、前記ソース・ドレイン高濃度層の間
隔が、前記ゲート電極のゲート長より短いことを特徴と
する半導体装置の製造方法である。
【０００６】
【０００７】
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】
【作用】本発明の製造方法によれば、ゲート電極はアン
ドープまたは低濃度のＧａＡｓ層上に形成されるため、
高濃度、薄膜のｎ型活性層を用いても、ショットキ耐圧
およびドレイン耐圧を高く維持しつつ、ｇｍ、Ｋ値を向
上することが可能である。さらに、従来構造に比して、
ソース・ドレイン間隔を縮小することが可能で時代の要
請である低ドレイン電圧化にも十分対応できる。しか
も、リセス工程がないため、それに伴う歩留まりの低下
も抑制することができる。また、エピタキシャル成長Ｇ
ａＡｓ層／イオン注入ＧａＡｓ層の界面は、注入層活性
化のための高温アニール処理により、界面準位を十分低
減できＦＥＴの特性を劣化させることはない。
ドープまたは低濃度のＧａＡｓ層上に形成されるため、
高濃度、薄膜のｎ型活性層を用いても、ショットキ耐圧
およびドレイン耐圧を高く維持しつつ、ｇｍ、Ｋ値を向
上することが可能である。さらに、従来構造に比して、
ソース・ドレイン間隔を縮小することが可能で時代の要
請である低ドレイン電圧化にも十分対応できる。しか
も、リセス工程がないため、それに伴う歩留まりの低下
も抑制することができる。また、エピタキシャル成長Ｇ
ａＡｓ層／イオン注入ＧａＡｓ層の界面は、注入層活性
化のための高温アニール処理により、界面準位を十分低
減できＦＥＴの特性を劣化させることはない。
【００１３】
【実施例】以下、具体例について詳細に述べる。
【００１４】（実施例１）図１は、本発明の一実施例に
ついて説明したものである。同図（ａ）に示すように、
半絶縁性ＧａＡｓ基板１の一主面上にフォトレジスト膜
２をマスクとして、所定の領域にＳｉイオンを加速電圧
４０ｋｅＶ、ドーズ量４.５×１０12ｃｍ- 2注入して活
性層３を形成する。
ついて説明したものである。同図（ａ）に示すように、
半絶縁性ＧａＡｓ基板１の一主面上にフォトレジスト膜
２をマスクとして、所定の領域にＳｉイオンを加速電圧
４０ｋｅＶ、ドーズ量４.５×１０12ｃｍ- 2注入して活
性層３を形成する。
【００１５】次にフォトレジスト膜を除去後、同図
（ｂ）に示すように、フォトレジスト膜２をマスクとし
て、Ｓｉイオンを所定の領域に加速電圧１２０ｋｅＶ、
ドーズ量５×１０13ｃｍ-2注入してソース・ドレインｎ
+層４（高濃度層）を形成する。次にフォトレジスト膜
を除去後、同図（ｃ）に示すように適当な表面処理を施
した後、ＭＢＥ法等を用いて、キャリア濃度が１０14ｃ
ｍ-3オーダーのアンドープＧａＡｓ層５を厚さ約５０ｎ
ｍエピタキシャル成長させる。成長前の表面処理として
は、ＧａＡｓ表面の自然酸化膜を除去するために、（Ｎ
Ｈ4）2Ｓ（硫化アンモニウム）溶液に浸透させた後、真
空中で低温加熱処理し、ＧａＡｓ表面をＳ（イオウ）原
子層でパッシベーションする方法や、ＭＢＥ成長前にラ
ジカルＨ2原子を照射する方法等が適当である。
（ｂ）に示すように、フォトレジスト膜２をマスクとし
て、Ｓｉイオンを所定の領域に加速電圧１２０ｋｅＶ、
ドーズ量５×１０13ｃｍ-2注入してソース・ドレインｎ
+層４（高濃度層）を形成する。次にフォトレジスト膜
を除去後、同図（ｃ）に示すように適当な表面処理を施
した後、ＭＢＥ法等を用いて、キャリア濃度が１０14ｃ
ｍ-3オーダーのアンドープＧａＡｓ層５を厚さ約５０ｎ
ｍエピタキシャル成長させる。成長前の表面処理として
は、ＧａＡｓ表面の自然酸化膜を除去するために、（Ｎ
Ｈ4）2Ｓ（硫化アンモニウム）溶液に浸透させた後、真
空中で低温加熱処理し、ＧａＡｓ表面をＳ（イオウ）原
子層でパッシベーションする方法や、ＭＢＥ成長前にラ
ジカルＨ2原子を照射する方法等が適当である。
【００１６】次に、同図（ｄ）に示すように、ＳｉＯ2
膜６をＣＶＤ法等を用いて約２００ｎｍ堆積した後、Ｈ
2雰囲気中で８２０℃、１５分間アニールを行い、イオ
ン注入層を活性化させる。この場合、イオン注入層はア
ンドープＧａＡｓ層５をキャップとしてアニールされる
ことになり、活性化も良く、しかも同時に、アンドープ
ＧａＡｓ層５／ｎ型活性層３の界面準位の低減も図るこ
とができる。
膜６をＣＶＤ法等を用いて約２００ｎｍ堆積した後、Ｈ
2雰囲気中で８２０℃、１５分間アニールを行い、イオ
ン注入層を活性化させる。この場合、イオン注入層はア
ンドープＧａＡｓ層５をキャップとしてアニールされる
ことになり、活性化も良く、しかも同時に、アンドープ
ＧａＡｓ層５／ｎ型活性層３の界面準位の低減も図るこ
とができる。
【００１７】次に同図（ｅ）に示すように、リフトオフ
法を用いて、所定の領域のＳｉＯ2膜６を開口し、アン
ドープＧａＡｓ層５をウェットエッチングで除去した
後、ＡｕＧｅ／Ｎｉ／Ａｕを真空蒸着し、Ａｒガス雰囲
気中、４５０℃、３分間シンターを行いオーミック電極
７を形成する。この場合アンドープＧａＡｓ層を除去す
るのは、オーミック電極のコンタクト抵抗を低減させる
ためである。
法を用いて、所定の領域のＳｉＯ2膜６を開口し、アン
ドープＧａＡｓ層５をウェットエッチングで除去した
後、ＡｕＧｅ／Ｎｉ／Ａｕを真空蒸着し、Ａｒガス雰囲
気中、４５０℃、３分間シンターを行いオーミック電極
７を形成する。この場合アンドープＧａＡｓ層を除去す
るのは、オーミック電極のコンタクト抵抗を低減させる
ためである。
【００１８】次に同図（ｆ）に示すようにリフトオフ法
を用いて、所定の領域のＳｉＯ2膜６を開口後、アンド
ープＧａＡｓ層表面にＡｌからなるゲート電極８を形成
してＦＥＴを完成する。
を用いて、所定の領域のＳｉＯ2膜６を開口後、アンド
ープＧａＡｓ層表面にＡｌからなるゲート電極８を形成
してＦＥＴを完成する。
【００１９】（実施例２）図２は本発明の第２の実施例
の工程断面図を示したものである。同図（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１の一主面上にフォトレジ
スト膜２をマスクとして、所定の領域にＳｉイオンを加
速電圧４０ｋｅＶ、ドーズ量４.５×１０1 2ｃｍ-2注入
して活性層３を形成する。次にフォトレジスト膜２を除
去後、同図（ｂ）に示すように、フォトレジスト膜２を
マスクとして、Ｓｉイオンを所定の領域に加速電圧１２
０ｋｅＶ、ドーズ量５×１０13ｃｍ-2注入してソース・
ドレインｎ+層４（高濃度層）を形成する。この場合、
ソース・ドレインｎ+層間の間隔は、後に形成するＦＥ
Ｔのゲート長より小さい。
の工程断面図を示したものである。同図（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１の一主面上にフォトレジ
スト膜２をマスクとして、所定の領域にＳｉイオンを加
速電圧４０ｋｅＶ、ドーズ量４.５×１０1 2ｃｍ-2注入
して活性層３を形成する。次にフォトレジスト膜２を除
去後、同図（ｂ）に示すように、フォトレジスト膜２を
マスクとして、Ｓｉイオンを所定の領域に加速電圧１２
０ｋｅＶ、ドーズ量５×１０13ｃｍ-2注入してソース・
ドレインｎ+層４（高濃度層）を形成する。この場合、
ソース・ドレインｎ+層間の間隔は、後に形成するＦＥ
Ｔのゲート長より小さい。
【００２０】次にフォトレジスト膜を除去後、同図
（ｃ）に示すように図１の場合と同様に適当な表面処理
を施した後、ＭＢＥ法等を用いて、キャリア濃度が１０
14ｃｍ-3オーダーアンドープＧａＡｓ層５を厚さ約５０
ｎｍエピタキシャル成長させる。
（ｃ）に示すように図１の場合と同様に適当な表面処理
を施した後、ＭＢＥ法等を用いて、キャリア濃度が１０
14ｃｍ-3オーダーアンドープＧａＡｓ層５を厚さ約５０
ｎｍエピタキシャル成長させる。
【００２１】次に、同図（ｄ）に示すように、ＳｉＯ2
膜６をＣＶＤ法等を用いて約２００ｎｍ堆積した後、Ｈ
2雰囲気中で８２０℃、１５分間アニールを行い、イオ
ン注入層を活性化させる。
膜６をＣＶＤ法等を用いて約２００ｎｍ堆積した後、Ｈ
2雰囲気中で８２０℃、１５分間アニールを行い、イオ
ン注入層を活性化させる。
【００２２】次に同図（ｅ）に示すように、リフトオフ
法を用いて、所定の領域のＳｉＯ2膜６を開口し、アン
ドープＧａＡｓ層５をウェットエッチングで除去した
後、ＡｕＧｅ／Ｎｉ／Ａｕを真空蒸着し、Ａｒガス雰囲
気中、４５０℃、３分間シンターを行いオーミック電極
７を形成する。
法を用いて、所定の領域のＳｉＯ2膜６を開口し、アン
ドープＧａＡｓ層５をウェットエッチングで除去した
後、ＡｕＧｅ／Ｎｉ／Ａｕを真空蒸着し、Ａｒガス雰囲
気中、４５０℃、３分間シンターを行いオーミック電極
７を形成する。
【００２３】次に同図（ｆ）に示すようにリフトオフ法
を用いて、所定の領域のＳｉＯ2膜６を開口後、アンド
ープＧａＡｓ層表面にＡｌからなるゲート電極８を形成
してＦＥＴを完成する。この場合、ゲート長は、前記ソ
ース・ドレインｎ+層間の間隔より大きい。
を用いて、所定の領域のＳｉＯ2膜６を開口後、アンド
ープＧａＡｓ層表面にＡｌからなるゲート電極８を形成
してＦＥＴを完成する。この場合、ゲート長は、前記ソ
ース・ドレインｎ+層間の間隔より大きい。
【００２４】図３は、図１で示した本発明の製造方法に
よるＦＥＴのアンドープＧａＡｓ層の厚さとＦＥＴのゲ
ート・ドレインのショットキ逆方向耐圧の関係を示した
ものである。ｎ型活性層、およびソース・ドレインｎ+
層の注入条件は図１の説明で示した条件と同じである。
また、ＦＥＴのゲート長は１μｍ、ソース・ドレインｎ
+層間の間隔は３μｍである。アンドープＧａＡｓ層の
厚さが０ｎｍの場合が、従来構造のＦＥＴに対応する。
同図より明きらかなように、アンドープＧａＡｓ層の厚
さが４０ｎｍ以上で耐圧が大きく増加し、約１５〜２０
Ｖ高くなっていることがわかる。なお、アンドープＧａ
Ａｓ層の厚さが８０ｎｍを越えると、ＦＥＴのｇｍが減
少するため、４０〜８０ｎｍの厚さが適当である。この
結果より、同じ耐圧条件の場合、本発明の製造方法によ
れば、ＦＥＴのｎ型活性層は従来方法に比して高濃度、
薄層化およびソース・ドレインｎ+層間の間隔も縮小が
可能であり、ＦＥＴの特性を大きく向上させることがで
きる。
よるＦＥＴのアンドープＧａＡｓ層の厚さとＦＥＴのゲ
ート・ドレインのショットキ逆方向耐圧の関係を示した
ものである。ｎ型活性層、およびソース・ドレインｎ+
層の注入条件は図１の説明で示した条件と同じである。
また、ＦＥＴのゲート長は１μｍ、ソース・ドレインｎ
+層間の間隔は３μｍである。アンドープＧａＡｓ層の
厚さが０ｎｍの場合が、従来構造のＦＥＴに対応する。
同図より明きらかなように、アンドープＧａＡｓ層の厚
さが４０ｎｍ以上で耐圧が大きく増加し、約１５〜２０
Ｖ高くなっていることがわかる。なお、アンドープＧａ
Ａｓ層の厚さが８０ｎｍを越えると、ＦＥＴのｇｍが減
少するため、４０〜８０ｎｍの厚さが適当である。この
結果より、同じ耐圧条件の場合、本発明の製造方法によ
れば、ＦＥＴのｎ型活性層は従来方法に比して高濃度、
薄層化およびソース・ドレインｎ+層間の間隔も縮小が
可能であり、ＦＥＴの特性を大きく向上させることがで
きる。
【００２５】図４は、本発明の製造方法（アンドープＧ
ａＡｓ層の厚さは５０ｎｍ）および従来の製造方法によ
るＦＥＴの最大ドレイン電流とドレイン耐圧の関係を示
したものである。同図より明らかなように、同一のドレ
イン耐圧において本発明の製造方法のＦＥＴは、大きな
最大ドレイン電流を有しており特性が向上していること
がわかる。
ａＡｓ層の厚さは５０ｎｍ）および従来の製造方法によ
るＦＥＴの最大ドレイン電流とドレイン耐圧の関係を示
したものである。同図より明らかなように、同一のドレ
イン耐圧において本発明の製造方法のＦＥＴは、大きな
最大ドレイン電流を有しており特性が向上していること
がわかる。
【００２６】図５は、入力周波数９５０ＭＨｚ、入力パ
ワー２０ｄＢｍの時のＦＥＴの出力パワーとドレイン電
圧の関係を本発明の第１および第２の実施例と従来の製
造方法によるＦＥＴで比較したものである。ＦＥＴのゲ
ート長およびゲート幅はすべて同一でそれぞれ１μｍ、
８ｍｍである。ＦＥＴのしきい値電圧およびドレイン耐
圧もほぼ同じでそれぞれ−２．５Ｖ，１３Ｖである。ま
た、ＦＥＴのソース・ドレインｎ+層間の間隔は、従来
例では３μｍ、本発明の第１の実施例では１．８μｍ、
本発明の第２の実施例では０．８μｍである。同図よ
り、従来例に比して本発明の実施例のＦＥＴは出力パワ
ーも高く、低いドレイン電圧の領域でも、出力パワーの
劣化が少ないことがわかる。特に、本発明の第２の実施
例のＦＥＴはすぐれていることがわかる。
ワー２０ｄＢｍの時のＦＥＴの出力パワーとドレイン電
圧の関係を本発明の第１および第２の実施例と従来の製
造方法によるＦＥＴで比較したものである。ＦＥＴのゲ
ート長およびゲート幅はすべて同一でそれぞれ１μｍ、
８ｍｍである。ＦＥＴのしきい値電圧およびドレイン耐
圧もほぼ同じでそれぞれ−２．５Ｖ，１３Ｖである。ま
た、ＦＥＴのソース・ドレインｎ+層間の間隔は、従来
例では３μｍ、本発明の第１の実施例では１．８μｍ、
本発明の第２の実施例では０．８μｍである。同図よ
り、従来例に比して本発明の実施例のＦＥＴは出力パワ
ーも高く、低いドレイン電圧の領域でも、出力パワーの
劣化が少ないことがわかる。特に、本発明の第２の実施
例のＦＥＴはすぐれていることがわかる。
【００２７】また本発明の製造方法によるＦＥＴはリセ
ス工程がないため、基板面内の均一性も良く歩留まりも
高い。
ス工程がないため、基板面内の均一性も良く歩留まりも
高い。
【００２８】なお以上の説明では、アンドープＧａＡｓ
層を用いた場合ついて説明したが、ドーピング層を用い
る場合は、５×１０16ｃｍ-3以下が耐圧の関係から望ま
しい。また、ゲート電極にＡｌ金属を用いた場合につい
て述べたが、他のゲート金属を用いた場合についても同
様の効果があることは言うまでもない。
層を用いた場合ついて説明したが、ドーピング層を用い
る場合は、５×１０16ｃｍ-3以下が耐圧の関係から望ま
しい。また、ゲート電極にＡｌ金属を用いた場合につい
て述べたが、他のゲート金属を用いた場合についても同
様の効果があることは言うまでもない。
【００２９】また、活性層としてはｎ型単独の場合につ
いて説明したが、ｐ層埋め込み構造、およびｐ型の活性
層を用いた場合も同様であることは言うまでもない。
いて説明したが、ｐ層埋め込み構造、およびｐ型の活性
層を用いた場合も同様であることは言うまでもない。
【００３０】（実施例３）本発明の半導体装置の製造方
法の第３の実施例を、図７に基づいて説明する。
法の第３の実施例を、図７に基づいて説明する。
【００３１】この半導体装置の製造方法では、まず図７
（ａ）に示すように半絶縁性ＧａＡｓ基板１上に、選択
イオン注入により活性層３を形成する。前記活性層上に
後工程で除去することが簡単にできる材料でゲートパタ
ーンを形成する。以下前記のゲートパターンをダミーゲ
ート７１と呼ぶ（図７（ｂ））。なお、ダミーゲートの
材料として用いられる物は、ＳｉＯ・ＳｉＮ等の絶縁膜
やＷＳｉＮ等の金属膜がある。
（ａ）に示すように半絶縁性ＧａＡｓ基板１上に、選択
イオン注入により活性層３を形成する。前記活性層上に
後工程で除去することが簡単にできる材料でゲートパタ
ーンを形成する。以下前記のゲートパターンをダミーゲ
ート７１と呼ぶ（図７（ｂ））。なお、ダミーゲートの
材料として用いられる物は、ＳｉＯ・ＳｉＮ等の絶縁膜
やＷＳｉＮ等の金属膜がある。
【００３２】次に図７（ｃ）に示す様に、前記活性層領
域に前記イオン注入より高い加速電圧でイオン注入を行
う。この様に形成されるイオン注入層を、ｎ’層７２と
呼ぶ。さらに、ダミーゲートを除去した後、フォトレジ
スト２をマスクにしてソース・ドレイン電極領域に高濃
度のイオン注入を行い、ｎ＋層４を形成する（図７
（ｄ））。次に、前記イオン注入ＧａＡｓ基板表面上に
表面処理を施した後、アンドープＧａＡｓ層５を所定の
厚さエピタキシャル成長させた後、高温でアニールしイ
オン注入層を活性化させる（図７（ｅ））。
域に前記イオン注入より高い加速電圧でイオン注入を行
う。この様に形成されるイオン注入層を、ｎ’層７２と
呼ぶ。さらに、ダミーゲートを除去した後、フォトレジ
スト２をマスクにしてソース・ドレイン電極領域に高濃
度のイオン注入を行い、ｎ＋層４を形成する（図７
（ｄ））。次に、前記イオン注入ＧａＡｓ基板表面上に
表面処理を施した後、アンドープＧａＡｓ層５を所定の
厚さエピタキシャル成長させた後、高温でアニールしイ
オン注入層を活性化させる（図７（ｅ））。
【００３３】最後に、ソース・ドレイン領域のアンドー
プＧａＡｓ層を除去しオーミック電極７を形成し、前記
エピタキシャル成長させたＧａＡｓ層上にゲート電極を
形成し、ＦＥＴが完成する（図７（ｆ））。
プＧａＡｓ層を除去しオーミック電極７を形成し、前記
エピタキシャル成長させたＧａＡｓ層上にゲート電極を
形成し、ＦＥＴが完成する（図７（ｆ））。
【００３４】このようにして形成されたＦＥＴでは、ゲ
ート電極端での電界集中を緩和でき、高いｇｍとＦＥＴ
耐圧を実現することが可能となる。
ート電極端での電界集中を緩和でき、高いｇｍとＦＥＴ
耐圧を実現することが可能となる。
【００３５】また本発明の製造方法によるＦＥＴはＦＥ
Ｔ耐圧が高いため、ＦＥＴ寸法を現行のものより縮小し
ても同等のＦＥＴ耐圧が実現できるため、素子の集積化
に適している。
Ｔ耐圧が高いため、ＦＥＴ寸法を現行のものより縮小し
ても同等のＦＥＴ耐圧が実現できるため、素子の集積化
に適している。
【００３６】なお以上の説明では、アンドープＧａＡｓ
層を用いた場合ついて説明したが、ドーピング層を用い
る場合は、５×１０16ｃｍ-3以下が耐圧の関係から望ま
しい。また、活性層としてはｎ型単独の場合について説
明したが、ｐ層埋め込み構造、およびｐ型の活性層を用
いた場合も同様であることは言うまでもない。
層を用いた場合ついて説明したが、ドーピング層を用い
る場合は、５×１０16ｃｍ-3以下が耐圧の関係から望ま
しい。また、活性層としてはｎ型単独の場合について説
明したが、ｐ層埋め込み構造、およびｐ型の活性層を用
いた場合も同様であることは言うまでもない。
【００３７】（実施例４）本発明の半導体装置の製造方
法の第４の実施例を、図８に基づいて説明する。
法の第４の実施例を、図８に基づいて説明する。
【００３８】半絶縁性ＧａＡｓ基板の一主面上の所定の
領域に、イオン注入法を用いて活性層３を形成する（図
８（ａ））。
領域に、イオン注入法を用いて活性層３を形成する（図
８（ａ））。
【００３９】次に、前記イオン注入ＧａＡｓ基板表面上
に表面処理を施した後、アンドープまたは低濃度のＧａ
Ａｓ層５を所定の厚さエピタキシャル成長させる（図８
（ｂ））。その後、ソース・ドレイン高濃度層４をフォ
トレジスト２をマスクとした選択イオン注入で形成する
（図８（ｃ））。
に表面処理を施した後、アンドープまたは低濃度のＧａ
Ａｓ層５を所定の厚さエピタキシャル成長させる（図８
（ｂ））。その後、ソース・ドレイン高濃度層４をフォ
トレジスト２をマスクとした選択イオン注入で形成する
（図８（ｃ））。
【００４０】次に、高温でアニールを行い、イオン注入
層を活性化させる（図８（ｄ））。最後に、ゲート電極
８とオーミック電極７を形成してＦＥＴが完成する（図
８（ｅ））。
層を活性化させる（図８（ｄ））。最後に、ゲート電極
８とオーミック電極７を形成してＦＥＴが完成する（図
８（ｅ））。
【００４１】このようにして形成されたＦＥＴでは、Ｇ
ａＡｓ基板をエッチングすることなくＦＥＴが形成でき
るためプレナー構造が実現でき、配線工程での平坦化が
必要でなくなり、本発明のＦＥＴを用いたＩＣ製造工程
が短縮できる。
ａＡｓ基板をエッチングすることなくＦＥＴが形成でき
るためプレナー構造が実現でき、配線工程での平坦化が
必要でなくなり、本発明のＦＥＴを用いたＩＣ製造工程
が短縮できる。
【００４２】（実施例５）本発明の半導体装置の製造方
法の第５の実施例を、図９に基づいて説明する。
法の第５の実施例を、図９に基づいて説明する。
【００４３】半絶縁性ＧａＡｓ基板の一主面上の所定の
領域に、イオン注入法を用いてｐ層９１を形成する（図
９（ａ））。
領域に、イオン注入法を用いてｐ層９１を形成する（図
９（ａ））。
【００４４】次に、前記イオン注入ＧａＡｓ基板表面上
に表面処理を施した後、アンドープまたは低濃度のＧａ
Ａｓ層５を所定の厚さエピタキシャル成長させる（図９
（ｂ））。その後、前記エピタキシャル成長層にイオン
注入法によりｎ層を形成する（図９（ｃ））。
に表面処理を施した後、アンドープまたは低濃度のＧａ
Ａｓ層５を所定の厚さエピタキシャル成長させる（図９
（ｂ））。その後、前記エピタキシャル成長層にイオン
注入法によりｎ層を形成する（図９（ｃ））。
【００４５】更に、ソース・ドレイン高濃度層４を選択
イオン注入で形成する（図９（ｄ））。最後に、イオン
注入されていないアンドープ層を除去し、ゲート電極８
とオーミック電極７を形成してＦＥＴが完成する（図９
（ｅ））。
イオン注入で形成する（図９（ｄ））。最後に、イオン
注入されていないアンドープ層を除去し、ゲート電極８
とオーミック電極７を形成してＦＥＴが完成する（図９
（ｅ））。
【００４６】このようにして形成されたＦＥＴでは、Ｆ
ＥＴ同士が空間及びＰＮ接合による空乏層によって分離
されるため、ＧａＡｓデバイスで問題となっているサイ
ドゲート効果を防止することが可能となる。
ＥＴ同士が空間及びＰＮ接合による空乏層によって分離
されるため、ＧａＡｓデバイスで問題となっているサイ
ドゲート効果を防止することが可能となる。
【００４７】（実施例６）本発明の半導体装置の製造方
法の第６の実施例を、図１０に基づいて説明する。
法の第６の実施例を、図１０に基づいて説明する。
【００４８】半絶縁性ＧａＡｓ基板の一主面上の所定の
領域に、イオン注入法を用いて活性層３を形成する（図
１０（ａ））。次に、ソース・ドレイン高濃度層４を選
択イオン注入で形成する（図１０（ｂ））。
領域に、イオン注入法を用いて活性層３を形成する（図
１０（ａ））。次に、ソース・ドレイン高濃度層４を選
択イオン注入で形成する（図１０（ｂ））。
【００４９】更に、前記イオン注入ＧａＡｓ基板表面上
に表面処理を施した後、アンドープまたは低濃度のＧａ
Ａｓ層５を所定の厚さエピタキシャル成長した後、アニ
ールを行い注入イオンを活性化させる（図１０
（ｃ））。その後、ソース・ドレイン領域のアンドープ
層を除去する（図１０（ｄ））。最後に、ゲート電極８
とオーミック電極７を形成してＦＥＴが完成する（図１
０（ｅ））。最後の電極形成に際して、ゲート電極幅を
ソース・ドレイン領域間隔より大きく形成する。
に表面処理を施した後、アンドープまたは低濃度のＧａ
Ａｓ層５を所定の厚さエピタキシャル成長した後、アニ
ールを行い注入イオンを活性化させる（図１０
（ｃ））。その後、ソース・ドレイン領域のアンドープ
層を除去する（図１０（ｄ））。最後に、ゲート電極８
とオーミック電極７を形成してＦＥＴが完成する（図１
０（ｅ））。最後の電極形成に際して、ゲート電極幅を
ソース・ドレイン領域間隔より大きく形成する。
【００５０】このようにして形成されたＦＥＴでは、ゲ
ート電極幅がチャネル長より長く形成されているので、
チャネル端での電界集中が緩和される。
ート電極幅がチャネル長より長く形成されているので、
チャネル端での電界集中が緩和される。
【００５１】また、前記の様に形成されたＦＥＴでは、
ゲートをオーバーラップさせているので、ゲート電極形
成の際の位置ずれに伴う製造不良が無視できる。
ゲートをオーバーラップさせているので、ゲート電極形
成の際の位置ずれに伴う製造不良が無視できる。
【００５２】
【発明の効果】以上説明したように、本発明の製造方法
によれば、ゲート電極はアンドープＧａＡｓ層上に形成
されるため、高濃度、薄膜のｎ型活性層を用いても、シ
ョットキ耐圧およびドレイン耐圧を高く維持しつつ、Ｆ
ＥＴの性能を向上することが可能である。さらに、従来
構造に比して、ソース・ドレイン間隔を縮小することが
可能で低ドレイン電圧領域においても十分な特性を得る
ことができる。しかも、リセス工程がないため、それに
伴う歩留まりの低下も抑制することができる。
によれば、ゲート電極はアンドープＧａＡｓ層上に形成
されるため、高濃度、薄膜のｎ型活性層を用いても、シ
ョットキ耐圧およびドレイン耐圧を高く維持しつつ、Ｆ
ＥＴの性能を向上することが可能である。さらに、従来
構造に比して、ソース・ドレイン間隔を縮小することが
可能で低ドレイン電圧領域においても十分な特性を得る
ことができる。しかも、リセス工程がないため、それに
伴う歩留まりの低下も抑制することができる。
【図１】本発明の第１の実施例を示す工程断面図
【図２】本発明の第２の実施例を示す工程断面図
【図３】本発明の製造方法によるＦＥＴのアンドープＧ
ａＡｓ層の厚さとＦＥＴのゲート・ドレインのショット
キ逆方向耐圧の関係を示した図
ａＡｓ層の厚さとＦＥＴのゲート・ドレインのショット
キ逆方向耐圧の関係を示した図
【図４】本発明と従来の製造方法によるＦＥＴの最大ド
レイン電流とドレイン耐圧の関係を示した図
レイン電流とドレイン耐圧の関係を示した図
【図５】ＦＥＴの出力パワーとドレイン電圧の関係を本
発明の第１および第２の実施例と従来の製造方法による
ＦＥＴで比較した図
発明の第１および第２の実施例と従来の製造方法による
ＦＥＴで比較した図
【図６】従来の製造方法によるＦＥＴの構造断面図
【図７】本発明の第３の実施例を示す工程断面図
【図８】本発明の第４の実施例を示す工程断面図
【図９】本発明の第５の実施例を示す工程断面図
【図１０】本発明の第６の実施例を示す工程断面図
１ 半絶縁性ＧａＡｓ基板 ２ フォトレジスト ３ 活性層 ４ ｎ+層 ５ アンドープＧａＡｓ層 ６ ＳｉＯ2層 ７ オーミック電極 ８ ゲート電極 ７１ ダミーゲート ９１ ｐ層
フロントページの続き (56)参考文献 特開 昭62−219671（ＪＰ，Ａ) 特開 昭63−52485（ＪＰ，Ａ) 特開 昭61−161771（ＪＰ，Ａ) 特開 昭47−23179（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (3)
- 【請求項１】半絶縁性ＧａＡｓ基板の一主面上の所定の
領域に、イオン注入法を用いて、活性層およびソース・
ドレイン高濃度層を形成する工程と、アンドープまたは
低濃度のＧａＡｓ層を所定の厚さエピタキシャル成長さ
せた後、高温でアニールしイオン注入層を活性化させる
工程と、前記ＧａＡｓ層上にゲート電極を形成する工程
とを有し、前記ソース・ドレイン高濃度層の間隔が、前
記ゲート電極のゲート長より短いことを特徴とする半導
体装置の製造方法。 - 【請求項２】 半絶縁性ＧａＡｓ基板の一主面上の所定
の領域に、イオン注入法を用いて、活性層およびソース
・ドレイン高濃度層を形成する工程と、アンドープまた
は低濃度のＧａＡｓ層を所定の厚さエピタキシャル成長
させた後、高温でアニールしイオン注入層を活性化させ
る工程と、前記ＧａＡｓ層上にゲート電極を形成する工
程と、前記ソース・ドレイン高濃度層上の前記ＧａＡｓ
層を除去する工程と、前記ソース・ドレイン高濃度層に
接触させてオーミック電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】半絶縁性ＧａＡｓ基板上に、選択イオン注
入によりチャネル層を形成し、前記チャネル上にダミー
ゲートを形成した後、前記チャネル領域に前記イオン注
入より高い加速電圧で再びイオン注入を行った後、ソー
ス・ドレイン電極領域に高濃度のイオン注入を行い、ダ
ミーゲートを除去し前記イオン注入ＧａＡｓ基板表面上
に表面処理を施した後、アンドープまたは低濃度のＧａ
Ａｓ層を所定の厚さエピタキシャル成長させた後、高温
でアニールしイオン注入層を活性化させる工程と、前記
エピタキシャル成長させたＧａＡｓ層上にゲート電極を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010248A JP3018885B2 (ja) | 1993-10-01 | 1994-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24653793 | 1993-10-01 | ||
| JP5-246537 | 1993-10-01 | ||
| JP6010248A JP3018885B2 (ja) | 1993-10-01 | 1994-02-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147288A JPH07147288A (ja) | 1995-06-06 |
| JP3018885B2 true JP3018885B2 (ja) | 2000-03-13 |
Family
ID=26345499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010248A Expired - Fee Related JP3018885B2 (ja) | 1993-10-01 | 1994-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018885B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402784B1 (ko) * | 2000-12-22 | 2003-10-22 | 한국전자통신연구원 | 저온 측정용 갈륨비소 반도체 소자 및 그 제조방법 |
-
1994
- 1994-02-01 JP JP6010248A patent/JP3018885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147288A (ja) | 1995-06-06 |
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|---|---|---|---|
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