JP3062421B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は化合物半導体を用
いた半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】半絶縁性の化合物半導体基板例えばＧａ
Ａｓ基板上に形成された金属−半導体接触形電界効果ト
ランジスタ（以下、ＭＥＳＦＥＴと呼ぶ）は、高周波帯
域において高利得且つ高効率が得られるパワーデバイス
として、近年、移動体通信機器等の送信デバイスとして
の需要が高まっている。このＭＥＳＦＥＴの製造方法に
おいて、活性層を形成する方法として、エピタキシャル
成長法を用いるものとイオン注入法を用いるものとの２
方法に大別される。

【０００３】図２９及び図３０は、選択イオン注入法を
用いた従来のＭＥＳＦＥＴの製造の各工程を示している
（出典：菅野卓雄監修、大森正道編「超高速化合物半導
体デバイス」７５ページ：培風館刊）。

【０００４】まず、図２９（ａ）に示すように、ＧａＡ
ｓよりなる半絶縁性基板２００の上にシリコン窒化膜２
０１を堆積した後、該シリコン窒化膜２０１の上に第１
のレジストマスク２０２を形成する。その後、第１のレ
ジストマスク２０２を用いてＳｉイオンを注入すること
により、半絶縁性基板２００上にチャネル領域となるｎ
型領域２０３を形成する。

【０００５】次に、図２９（ｂ）に示すように、シリコ
ン窒化膜２０１の上に形成された第２のレジストマスク
２０４を用いてＳｉイオンを注入することにより、半絶
縁性基板２００上にソース・ドレイン領域となるｎ+ 型
領域２０５を形成する。

【０００６】次に、図２９（ｃ）に示すように、シリコ
ン窒化膜２０１の上に絶縁膜２０６を形成した後、シリ
コン窒化膜２０１及び絶縁膜２０６を保護膜としてｎ型
領域２０３及びｎ+ 型領域２０５に対してアニール処理
を行なう。

【０００７】次に、図３０（ａ）に示すように、シリコ
ン窒化膜２０１及び絶縁膜２０６におけるｎ+ 型領域２
０５の上側に開口部を形成した後、該開口部にｎ+ 型領
域２０５と接続するオーミック電極２０７を形成する。

【０００８】次に、図３０（ｂ）に示すように、シリコ
ン窒化膜２０１及び絶縁膜２０６におけるｎ型領域２０
３の上側に開口部を形成した後、該開口部にゲート電極
２０８を形成すると共に、オーミック電極２０７の上に
第１層の金属配線２０９を形成する。

【０００９】次に、図３０（ｃ）に示すように、層間絶
縁膜２１０を堆積した後、該層間絶縁膜２１０の上に、
第１層の金属配線２０９と電気的に接続する第２の金属
配線２１１を形成する。

【００１０】ところで、大信号を取り扱うパワーＭＥＳ
ＦＥＴの高周波特性及び効率を向上させるためには、Ｍ
ＥＳＦＥＴの特性（例えば、伝達コンダクタンス：ｇｍ
やＫ値）を向上させることが必要であり、そのために
は、活性層を高濃度化し且つ薄膜化することが重要であ
る。

【００１１】しかしながら、パワーＭＥＳＦＥＴにおい
ては、ＭＥＳＦＥＴの特性の向上と共に高いゲート・ド
レイン間の耐圧を維持することが必要である。ところ
が、ゲート・ドレイン間の耐圧の向上は、ＭＥＳＦＥＴ
の特性つまり伝達コンダクタンス：ｇｍやＫ値の向上と
トレードオフの関係にある。

【００１２】そこで、ゲート・ドレイン間の耐圧を向上
させるために、図３１に示すように、半絶縁性基板２２
０上に形成された活性層２２１におけるゲート電極２２
２直下の部分をエッチングにより除去した構造（以下、
リセス構造と呼ぶ）が用いられている。図３１におい
て、２２３は絶縁層、２２４はソース電極、２２５はド
レイン電極、２２６はリセスされた空間部である。尚、
ゲート・ドレイン間の耐圧を向上させるために、図３１
に示すように、ゲート電極２２２とドレイン電極２２５
との距離をゲート電極２２２とソース電極２２４との距
離よりも大きくした非対称構造もしばしば用いられる。

【００１３】また、寸法の微細化と耐圧特性とを向上さ
せるために、従来のイオン注入を用いたセルフアライメ
ント型ＭＥＳＦＥＴにおいて、図３２に示すＬＤＤ構造
を採用したＭＥＳＦＥＴも知られている。同図に示すＭ
ＥＳＦＥＴの製造工程では、半絶縁性ＧａＡｓ基板２３
０の所定領域に活性層２３３を形成し、半絶縁性ＧａＡ
ｓ基板２３０上に高融点金属であるＷＳｉを全面に堆積
してＷＳｉ膜を形成した後、これをパターニングしてゲ
ート電極２３６を形成する。次に、ゲート電極２３６を
マスクとして低濃度不純物のイオン注入を行なって、低
濃度ソース・ドレインとなるｎ- 型領域２４１，２４２
を形成した後、フォトリソグラフィーを用いてその外方
に高濃度不純物のイオン注入を行なって、ソース・ドレ
インとなるｎ+ 型領域（高濃度層）２３８，２３９を形
成する。さらに、ＳｉＮ膜２４３を堆積後、ＳｉＮ膜２
４３のうちｎ+ 型領域２３８，２３９の直上となる部分
の一部を開口し、この開口部にＡｕＧｅ・Ｎｉ・Ａｕか
らなるオーミック電極２４４，２４５を形成する。同図
に示すＭＥＳＦＥＴにおいては、ｎ+ 型領域２３８，２
３９とチャネル領域である活性層２３３との間には、低
濃度ソース・ドレインとして機能するｎ- 型領域２４
１，２４２が設けられており、ソース側ｎ- 型領域２４
１はドレイン側ｎ- 型領域２４２よりも狭い。つまり、
図３１に示すＦＥＴと同様に、図３２に示すＦＥＴの構
造は左右非対称となっている。すなわち、ソース側ｎ+
型領域２３８とゲート電極２３６とを近付けることによ
りソース抵抗を低減する一方、ドレイン側ｎ+ 型領域２
３９とゲート電極２３６とを離すことによりゲート・ド
レイン間耐圧の向上を図るようにしている。

【００１４】

【発明が解決しようとする課題】しかしながら、前記従
来の化合物半導体基板の上に形成されるＭＥＳＦＥＴに
おいては、下記のような問題があった。

【００１５】第１に、図３１に示すリセス構造や図３２
に示すソース・ドレイン非対称の構造のみでは、ゲート
・ドレイン間の耐圧の向上には限界がある。

【００１６】第２に、ＧａＡｓ基板等の化合物半導体基
板を用いたＭＥＳＦＥＴにおいては、ゲート電極に加わ
る応力によりピエゾ電荷が生じ、しきい値電圧が変動す
ることが知られており、ＭＥＳＦＥＴの特性の向上及び
歩留まりの向上が十分に期待できないという問題があ
る。

【００１７】前記に鑑み、本発明の第１の目的は、ＦＥ
Ｔの特性の低下を招くことなくゲート・ドレイン間の耐
圧を向上させうる手段を講ずることにより、高性能なＦ
ＥＴを簡単に且つ歩留まり良く形成できる製造方法を提
供することにある。

【００１８】本発明の第２の目的は、化合物半導体基板
上に搭載されるＦＥＴとして、伝達コンダクタンスｇ
ｍ，Ｋ値の高いかつゲート・ドレイン間耐圧の高いＦＥ
Ｔの提供を図ることにある。

【００１９】

【課題を解決するための手段】前記第１の目的を達成す
るため、本発明では、ゲート電極の直下でチャネル領域
の直上となる領域に、ＦＥＴの動作のためのキャリア濃
度が少ない低キャリア濃度層を形成することにより、ゲ
ート・ドレイン間耐圧の高いＦＥＴを製造する方法を提
供する。

【００２０】本発明の第１の半導体装置の製造方法は、
化合物半導体基板の一部にＦＥＴとして機能する半導体
装置を形成する方法として、前記化合物半導体基板の一
部に、前記ＦＥＴの動作のために必要なキャリア濃度を
有し前記ＦＥＴのチャネル領域となる第１導電型の活性
層を形成する工程と、前記活性層の表面領域の少なくと
も一部における前記キャリア濃度を低減して、前記活性
層の表面領域の少なくとも一部に低キャリア濃度層を形
成する工程と、前記低キャリア濃度層の少なくとも一部
の上に前記ＦＥＴのゲート電極を形成する工程と、前記
化合物半導体基板の前記ゲート電極の両側方となる領域
に不純物を導入して、前記活性層に接続される前記ＦＥ
Ｔのソース・ドレイン領域を形成する工程とを備え、前
記低キャリア濃度層を形成する工程では、低キャリア濃
度層形成領域に電気抵抗値を高めるための不純物イオン
を注入して、高抵抗層からなる低キャリア濃度層を形成
するとともに、前記高抵抗層からなる低キャリア濃度層
を形成する工程では、前記ゲート電極の両側方を含む領
域に電気抵抗値を高めるための不純物イオンを注入し、
前記高抵抗層の前記ゲート電極の直下方となる部分に不
純物イオンを注入して、前記高抵抗層よりも浅い第１導
電型の不純物拡散領域を形成する工程をさらに備えてい
る。

【００２１】この方法により、低キャリア濃度層を形成
する工程によって、すでに形成された活性層のうちＦＥ
Ｔのゲート電極の直下となる表面領域だけに低キャリア
濃度層が形成される。そして、活性層の低キャリア濃度
層を除く部分がチャネル領域として機能する。したがっ
て、高濃度かつ薄膜の活性層を形成して伝達コンダクタ
ンスｇｍ、Ｋ値を高く維持しながら、ＦＥＴのゲート・
ドレイン間耐圧ＢＶｇｄを向上させることが可能とな
る。また、チャネル領域が低キャリア濃度層を介してゲ
ート電極と隔てられるので、チャネル領域におけるピエ
ゾ電荷の発生が抑制されることになる。

【００２２】そして、低キャリア濃度層を形成する工程
によって、ゲート電極直下の領域が高抵抗層となる。つ
まり、ＦＥＴのゲート電極の直下部分が高抵抗層になる
ので、特にゲート・ドレイン間耐圧が向上する。

【００２３】さらに、低キャリア濃度層を形成する工程
によって、ゲート電極の下方及び両側方の領域が高抵抗
層となり、次の不純物拡散層を形成する工程によって、
ゲート電極の直下でかつ高抵抗層により取り囲まれる領
域にチャネル領域と同導電型の不純物拡散層が形成され
る。つまり、ゲート電極の下方に、チャネル領域と、そ
の上の高抵抗層と、さらにその上のチャネル領域と同導
電型の不純物拡散層とが形成される。その場合、高抵抗
層の幅を広くして深さを浅くすれば、横方向におけるキ
ャリアの移動を妨げて耐圧を高く維持しながら駆動力を
向上させることが可能になる。そして、高抵抗層や不純
物拡散層の深さや幅を調整することでＦＥＴの特性を変
更することが可能になり、ＦＥＴの設計の自由度が拡大
する。

【００２４】本発明の第２の半導体装置の製造方法は、
化合物半導体基板の一部にＦＥＴとして機能する半導体
装置を形成する方法であって、前記化合物半導体基板の
一部に、前記ＦＥＴの動作のために必要なキャリア濃度
を有し前記ＦＥＴのチャネル領域となる第１導電型の活
性層を形成する工程と、前記活性層の表面領域の少なく
とも一部における前記キャリア濃度を低減して、前記活
性層の表面領域の少なくとも一部に低キャリア濃度層を
形成する工程と、前記低キャリア濃度層の少なくとも一
部の上に前記ＦＥＴのゲート電極を形成する工程と、前
記化合物半導体基板の前記ゲート電極の両側方となる領
域に不純物を導入して、前記活性層に接続される前記Ｆ
ＥＴのソース・ドレイン領域を形成する工程とを備え、
前記低キャリア濃度層を形成する工程は、前記活性層の
上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜
の上に第２の絶縁膜を堆積する工程と、前記第２の絶縁
膜の上に、少なくともゲート電極形成領域を含む領域が
開口した第１のレジストマスクを形成する工程と、前記
第１のレジストマスクを用い、かつ前記第１絶縁膜より
も前記第２絶縁膜に対するエッチングレートが大きいエ
ッチング剤を用いて、前記第２の絶縁膜に対してオーバ
ーエッチングを行なうことにより、ゲート電極形成領域
における前記第２の絶縁膜と前記第１の絶縁膜の上層部
とを除去する工程と、少なくともゲート形成領域が開口
した第２のレジストマスクを用いて、前記第１の絶縁膜
に対してエッチングを行なうことにより、ゲート電極形
成領域における前記第１の絶縁膜の下層部を除去する工
程とを含み、前記第２の絶縁膜に対するオーバーエッチ
ングにより、前記活性層の前記第１のレジストマスクの
開口部にある表面領域にダメージ層からなる低キャリア
濃度層を形成する方法である。

【００２５】この方法により、低キャリア濃度層を形成
する工程によって、すでに形成された活性層のうちＦＥ
Ｔのゲート電極の直下となる表面領域だけに低キャリア
濃度層が形成される。そして、活性層の低キャリア濃度
層を除く部分がチャネル領域として機能する。したがっ
て、高濃度かつ薄膜の活性層を形成して伝達コンダクタ
ンスｇｍ、Ｋ値を高く維持しながら、ＦＥＴのゲート・
ドレイン間耐圧ＢＶｇｄを向上させることが可能とな
る。また、チャネル領域が低キャリア濃度層を介してゲ
ート電極と隔てられるので、チャネル領域におけるピエ
ゾ電荷の発生が抑制されることになる。

【００２６】そして、ゲート電極形成領域が開口したレ
ジストマスクを用いて上層の第２の絶縁膜に対してオー
バーエッチングを行なうと、下層の第１の絶縁膜の上層
部がエッチングされると共に、活性層におけるゲート電
極直下の部分がオーバーエッチングの影響を受け、キャ
リア濃度が低減され、低キャリア濃度層が形成される。
したがって、ピエゾ電荷の発生の抑制に加えて、ＦＥＴ
のゲート・ドレイン間の耐圧が向上する。

【００２７】前記第１の絶縁膜を形成する工程と前記第
２の絶縁膜を形成する工程との間に前記第１の絶縁膜を
保護膜として前記活性層に対して該活性層を活性化させ
るアニール処理を行なう工程を備えていると共に前記第
１の絶縁膜を前記化合物半導体基板上に形成されるＦＥ
Ｔの保護膜として用いることにより、第１の絶縁膜をア
ニール処理の保護膜として用いると共にＦＥＴの最下層
の保護膜として用いるため、工程の簡易化を図ることが
できる。

【００２８】前記第１の絶縁膜の上層部を除去する工程
におけるオーバーエッチングをドライエッチングとし、
前記第１の絶縁膜の下層部を除去する工程におけるエッ
チングをウェットエッチングとすることにより、第１の
絶縁膜に対するオーバーエッチングはドライエッチング
であるためオーバーエッチングの影響を活性層における
ゲート電極直下の部分に対して確実に及ぼすことができ
る。また、第２の絶縁膜に対するエッチングはウェット
エッチングであるため活性層にダメージを与えることな
く第２の絶縁膜の下層部を除去することができる。

【００２９】前記第１の絶縁膜をシリコン酸化膜とし、
前記第２の絶縁膜をシリコン窒化膜とすることにより、
第１の絶縁膜よりも第２の絶縁膜に対してエッチングレ
ートが大きいエッチング剤を容易に選択できる。

【００３０】さらに、前記活性層を形成する工程では、
化合物半導体基板上の所定部位にイオンを選択的に注入
し、前記低キャリア濃度層を形成する工程を、前記活性
層の上に絶縁膜を堆積する工程と、前記絶縁膜の上に少
なくともゲート電極形成領域を含む領域が開口した第１
のレジストマスクを形成する工程と、前記第１のレジス
トマスクを用いて、前記絶縁膜に対して前記活性層の表
面付近のキャリア濃度が低減する程度にドライエッチン
グを行なうことにより、ゲート電極形成領域における前
記絶縁膜の上層部を除去する工程と、第２のレジストマ
スクを用いて、前記絶縁膜に対してウェットエッチング
を行なうことにより、ゲート電極形成領域における前記
絶縁領域の下層部を除去する工程とで構成することによ
り、絶縁膜に対して活性層のキャリア濃度が低減する程
度にドライエッチングを行なってゲート電極形成領域に
おける絶縁層の上層部を除去するため、活性層における
ゲート電極直下部分のキャリア濃度を低減できるので、
ゲート・ドレイン間の耐圧が向上すると共にピエゾ電荷
が生じ難くなる。また、絶縁膜に対してウェットエッチ
ングを行なってゲート電極形成領域における絶縁層の下
層部を除去するため、活性層にダメージを与えることな
く第２の絶縁膜の下層部を除去することができる。

【００３１】前記第１のレジストマスクを形成する工程
では、前記第１のレジストマスクの開口部が前記ゲート
電極形成領域よりも広くなるように形成し、前記第２の
レジストマスクを形成する工程では、前記ソース領域側
にオフセットした領域を開口した第２のレジストマスク
を形成することができる。

【００３２】このとき、さらに、前記第２のレジストマ
スクを形成する工程では、前記第２の絶縁膜と第１の絶
縁膜の上層部とを除去する工程で形成された開口部のう
ち前記ソース領域側の端部を含むようにソース側にオフ
セットした領域を開口した第２のレジストマスクを形成
し、前記ゲート電極を形成する工程では、前記第２のレ
ジストマスクの上方からゲート電極となる金属膜を堆積
した後、前記ゲート電極を残して前記第２のレジストマ
スクをリフトオフすることができる。

【００３３】これらの方法により、ソース電極側にオフ
セットしたゲート電極を有するＦＥＴを容易に形成でき
る。そして、このように形成されたＦＥＴは、高いドレ
イン耐圧と小さいソース抵抗とを有する。したがって、
低キャリア濃度層によるドレイン耐圧の向上と相俟って
極めて高いドレイン耐圧特性を得ることができる。特
に、ゲート電極が低キャリア濃度層のソース側端部に対
して自己整合的に形成されるので、前記作用が顕著にな
る。

【００３４】前記ゲート電極を形成する工程の後に、前
記第１の絶縁膜の下層部の下部を残してドライエッチン
グを行い、前記ダメージ層のうち前記ゲート電極直下の
部分を除く部分のキャリア濃度をさらに低減して、第２
のダメージ層を形成する工程をさらに備えることによ
り、ゲート電極とドレイン電極との間の活性層の上部に
第２のダメージ層が形成される。したがって、形成され
たＦＥＴの活性層表面における電界が緩和されるので、
ＦＥＴの特性を損なうことなく、ドレイン耐圧を飛躍的
に向上させることが可能となる。

【００３５】次に、前記第２の目的を達成するために、
本発明では、ＦＥＴのゲート電極とチャネル領域となる
活性層との間に、ＦＥＴの動作のためのキャリア濃度が
少ない低キャリア濃度層を設けることにより、高い性能
を維持しながら高いゲート・ドレイン間耐圧を得る。

【００３６】本発明の半導体装置は、化合物半導体基板
上に搭載されＦＥＴとして機能する半導体装置であっ
て、前記化合物半導体基板の一部に前記ＦＥＴの動作に
必要な濃度のキャリアを導入して形成されチャネル領域
として機能する第１導電型の活性層と、前記活性層の表
面領域の少なくとも一部に形成され前記活性層よりも低
いキャリア濃度を有する低キャリア濃度層と、少なくと
も前記低キャリア濃度層の一部の上に形成されたゲート
電極と、前記化合物半導体基板の前記ゲート電極の両側
方となる領域に高濃度の不純物を導入して形成された第
１導電型のソース・ドレイン領域とを備え、前記低キャ
リア濃度層は、前記活性層の前記ゲート電極の直下より
も広い表面領域に形成されており、前記低キャリア濃度
層は、前記ゲート電極の直下となる表面領域に形成され
た第１の低キャリア濃度層と、前記ゲート電極の直下を
除く表面領域に形成され前記第１の低濃度キャリア領域
よりもキャリア濃度がさらに低い第２の低キャリア濃度
層とからなる。

【００３７】これにより、ＦＥＴのゲート電極の下方に
形成された活性層がＦＥＴの動作時におけるチャネル領
域として機能する。そして、チャネル領域とゲート電極
との間に低キャリア濃度層が形成されているので、高濃
度かつ薄膜の活性層を形成して伝達コンダクタンスｇ
ｍ、Ｋ値を高く維持しながら、ＦＥＴのゲート・ドレイ
ン間耐圧ＢＶｇｄを向上させることが可能となる。

【００３８】そして、ゲート・ドレイン間の活性層表面
における電界が緩和され、優秀な高周波特性を維持しな
がらドレイン耐圧を飛躍的に向上させることが可能とな
る。

【００３９】

【本発明の実施形態】（第１実施形態） 以下、本発明の第１実施形態に係る電界効果トランジス
タの製造方法について図１〜図４を参照しながら説明す
る。

【００４０】まず、図１（ａ）に示すように、化合物半
導体基板としての半絶縁性のＧａＡｓ基板１０の一主面
上にフォトリソグラフィー技術により第１のレジストマ
スク１１を形成した後、該第１のレジストマスク１１を
用いＧａＡｓ基板１０の所定領域にＳｉイオンを加速電
圧８０ｋｅＶで注入してｎ型の活性層１２を形成する。

【００４１】次に、図１（ｂ）に示すように、ＧａＡｓ
基板１０の一主面上にフォトリソグラフィー技術により
第２のレジストマスク１３を形成した後、該第２のレジ
ストマスク１３を用いて活性層１２の所定領域にＳｉイ
オンを１５０ｋｅＶで注入してｎ+ 型のソース領域１４
及びドレイン領域１５を形成する。

【００４２】次に、図１（ｃ）に示すように、ＧａＡｓ
基板１０の一主面上に全面に亘って第１の絶縁膜として
のシリコン酸化膜１６を堆積した後、該シリコン酸化膜
１６を保護膜として８２０℃の温度下において１５分間
のアニール処理を行なうことにより、注入されたＳｉを
活性化させる。

【００４３】次に、図２（ａ）に示すように、シリコン
酸化膜１６の上に第２の絶縁膜としてのシリコン窒化膜
１７を堆積した後、該シリコン窒化膜１７の上にフォト
リソグラフィー技術によりソース・ドレイン電極形成領
域が開口した第３のレジストマスク１８を形成する。

【００４４】次に、図２（ｂ）に示すように、第３のレ
ジストマスク１８を用いてシリコン酸化膜１６及びシリ
コン窒化膜１７に対してエッチングを行なうことにより
開口部を形成する。その後、前記開口部にＡｕＧｅ／Ｎ
ｉ／Ａｕを真空蒸着した後、Ａｒガス雰囲気中において
４５０℃の温度下における３分間のシンターを行なうこ
とにより、オーミック電極よりなるソース電極１９及び
ドレイン電極２０を形成する。

【００４５】次に、図２（ｃ）に示すように、シリコン
窒化膜１７の上にフォトリソグラフィ技術によりゲート
電極形成領域が開口した第４のレジストマスク２１を形
成する。

【００４６】次に、図３（ａ）に示すように、ＣＦ4 ガ
スを用いた反応性ドライエッチング（以下、ＲＩＥと称
する）によってシリコン窒化膜１７に対するドライエッ
チングを行なう。本実施形態においては、シリコン窒化
膜１７の膜厚は０．５μｍであるため、シリコン窒化膜
１７に対するエッチングは約４分３０秒間で完了する。
ところが、本実施形態においては、シリコン窒化膜１７
に対して６０秒間のオーバーエッチングを行なうことに
より、ゲート電極形成領域のシリコン酸化膜１６の上層
部を除去すると共に活性層１２におけるゲート電極直下
のキャリア濃度を減少させる。この場合、シリコン酸化
膜１６のＲＩＥによるエッチング速度はシリコン窒化膜
１７のＲＩＥによるエッチング速度よりも遅いので、シ
リコン酸化膜１６の６０〜８０％程度がエッチングされ
た状態である。

【００４７】次に、図３（ｂ）に示すように、ＨＦ溶液
によるウェットエッチングによりゲート電極形成領域の
シリコン酸化膜１６を除去する。

【００４８】次に、図３（ｃ）に示すように、酒石酸溶
液によりゲート電極形成領域に対してエッチングを行な
うことにより、リセス構造を形成する。このリセス構造
は、所定の電流値になるよう調整するためのものであっ
て、リセス深さとしては最大１０ｎｍ程度でよい。従来
のリセス深さは５０〜１００ｎｍであるから、本実施形
態のリセス深さは従来のリセス深さと比較して大幅に小
さい。このため、本実施形態においては、リセス深さの
面内バラツキは殆ど問題にならない。

【００４９】次に、図４（ａ）に示すように、ゲート電
極となる金属膜２２を全面に蒸着した後、図４（ｂ）に
示すように、金属膜２２に対するリフトオフを行なうこ
とによりゲート電極２３を形成する。

【００５０】第１実施形態における重要なポイントは、
シリコン窒化膜１７に対してオーバーエッチングを行な
うことによりシリコン酸化膜１６を少しエッチングして
いる点である。このオーバーエッチングにより、エッチ
ング時のダメージがシリコン酸化膜１６を介してチャネ
ル領域となる活性層１２のうちゲート電極２３の直下に
おけるキャリア濃度を減少させ、ゲート・ドレイン間の
耐圧が向上しているものと考えられる。

【００５１】図５は、第１実施形態による電界効果トラ
ンジスタ（ゲート幅：Ｗｇ＝３６ｍｍ、ゲート長：Ｌｇ
＝１．０μｍ）の製造方法において、シリコン窒化膜１
７に対するオーバーエッチング時間と、ソース・ドレイ
ン間に流れる電流値Ｉｄｓｓ及びゲート・ドレイン間に
流れる電流値Ｉｇｄとの関係を示している。尚、ソース
・ドレイン間の電流値Ｉｄｓｓは、ゲートの電位を０
（Ｖ）としたときのものであり、大きいほどパワーＦＥ
Ｔの特性としては良好である。また、ゲート・ドレイン
間の電流値Ｉｇｄは、ゲート・ドレイン間にショットキ
ー逆方向に１５Ｖを印加したときに流れる電流値であ
り、その絶対値が小さいほどゲート・ドレイン間の耐圧
が良好である。

【００５２】図５から明らかなように、シリコン窒化膜
１７に対するオーバーエッチング時間が０〜８０秒の間
ではソース・ドレイン間電流Ｉｄｓｓが殆ど変化せず且
つゲート・ドレイン間電流Ｉｇｄが減少している。しか
しながら、９０秒間のオーバーエッチングを行なうとソ
ース・ドレイン間電流Ｉｄｓｓが急激に減少する。従っ
て、オーバーエッチング時間を８０秒以内とすることに
より、従来のＦＥＴと同等のＦＥＴ特性を維持したま
ま、ゲート・ドレイン間電流Ｉｇｄを１／１０程度に低
減することが可能である。これは、オーバーエッチング
時間の最適化により活性層１２におけるゲート電極直下
部分のキャリア濃度が制御されたためと考えられる。

【００５３】図６は、第１実施形態に係る電界効果トラ
ンジスタの製造方法によって作製されたパワーＦＥＴの
高周波特性の測定結果を示している。

【００５４】図６（ａ），（ｂ）は、デジタル変調を用
いた通信系において最も重要な要素である５０ｋＨｚ，
１００ｋＨｚ離調時の隣接チャネル漏洩電力抑圧比（Ａ
ｄｊ）の測定結果である。ここでＡｄｊとは９００ＭＨ
ｚにおける信号のピークとノイズレベルとの比である。
また、図６（ａ）つまり−５０ｋＨｚのＡｄｊとは９０
０ＭＨｚから５０ｋＨｚ離れた位置におけるノイズの値
を採ったものであり、図６（ｂ）つまり−１００ｋＨｚ
のＡｄｊとは９００ＭＨｚから１００ｋＨｚ離れた位置
におけるノイズの値を採ったものである（図７を参
照）。信号のピークとノイズレベルとの比の絶対値が大
きいものほど良好である。また、ゲート・ドレイン間電
流Ｉｇｄの絶対値が小さいほど良好である。

【００５５】ゲート・ドレイン間電流Ｉｇｄが−６より
も正側のものが良品であるとして良品率を判断すると、
第１実施形態の方法により製造した電界効果トランジス
タは、図６（ａ）において８０％程度が良品となり、図
６（ｂ）においては９０％程度が良品となっている。図
６（ｂ）は、信号のピークから１００ｋＨｚ離れた点に
おけるノイズであるから、良品率は図６（ａ）の場合よ
りも当然に多く９０パーセント程度になっている。この
ように、第１実施形態に係る電界効果トランジスタの製
造方法によると、簡単な構成であるにも拘らずゲート・
ドレイン間電流Ｉｇｄの低減が可能である。つまり、リ
セス深さを低減してもゲート・ドレイン間の耐圧を向上
できるので、リセス深さのバラツキがなくなり、歩留ま
りの大幅な向上を図ることができる。

【００５６】図８は、ゲート・ドレイン間電流Ｉｇｄと
電力付加効率との関係を示している。この電力付加効率
とは、電界効果トランジスタのゲート電極に入力される
電力と、出力電力との比率である。図７からゲート・ド
レイン間電流Ｉｇｄの絶対値の低減に伴って電力付加効
率が向上することが分かり、第１実施形態の方法により
得られる電界効果トランジスタは携帯電話の通話時間の
延長に寄与することができる。

【００５７】ＧａＡｓ基板等の化合物半導体基板を用い
たＭＥＳＦＥＴにおいては、一般に、ゲート電極に加わ
る応力によってピエゾ電荷が生じ、しきい値電圧が変動
することが知られているが、第１実施形態の方法による
と、活性層のうちゲート電極直下の部分のみキャリア濃
度を低くできるので、ピエゾ電荷自体が生じ難く、しき
い値電圧の変動も少なくなっている。

【００５８】図５、図６及び図８に基づく説明から分か
るように、第１実施形態の方法は、ＭＥＳＦＥＴの特性
の安定及び歩留まりの向上に大きな影響を与える。

【００５９】図９は、電界効果トランジスタの製造工程
の進行に伴って変化するゲート電極に加わる応力の影響
によるＶｔｈ（しきい値電圧）の変動を示している。図
９において、実線は第１実施形態の場合を示し、破線は
従来の方法の場合を示しており、第１実施形態の方法に
よるとＶｔｈの変動を緩和できることが分かる。

【００６０】尚、第１実施形態においては、シリコン窒
化膜１７に対するオーバーエッチングにより残ったシリ
コン酸化膜１６の下層部をウェットエッチングにより除
去したが、これに代えて、ケミカルドライエッチグ等の
低ダメージなドライエッチングにより除去してもよい。

【００６１】（第２実施形態） 前述した第１実施形態は、活性層の形成にイオン注入法
を用いるＭＥＳＦＥＴであったが、本発明は、活性層の
形成に結晶成長法を用いるＭＥＳＦＥＴについても同様
の効果が得られる。以下、結晶成長法を用いたＭＥＳＦ
ＥＴを第２実施形態として図１０〜図１２を参照しなが
ら説明する。

【００６２】まず、図１０（ａ）に示すように、ＭＢＥ
(Molecular beam epitaxy)法によりＧａＡｓ基板３０上
に、不純物としてＳｉが１×１０¹⁷ｃｍ^-3の濃度でドー
ピングされてなるＧａＡｓ活性層３１、及び不純物とし
てＳｉが５×１０¹⁸ｃｍ^-3の濃度でドーピングされてな
るＧａＡｓ高濃度層３２をそれぞれ結晶成長させる。こ
の場合、ＧａＡｓ活性層７１の厚さは０．２μｍであ
り、ＧａＡｓ高濃度層７２の厚さは５０ｎｍである。

【００６３】次に、図１０（ｂ）に示すように、ＧａＡ
ｓ高濃度層３２上の所定領域に第１のレジストマスク３
３を形成した後、該第１のレジストマスク３３をマスク
にしてＧａＡｓ活性層３１及びＧａＡｓ高濃度層３２を
メサエッチングすることにより、図１０（ｃ）に示すよ
うに、ＦＥＴ領域３４を形成する。

【００６４】次に、図１１（ａ）に示すように、ＧａＡ
ｓ基板３０の上に全面に亘ってシリコン酸化膜３５及び
シリコン窒化膜３６を順次形成した後、シリコン窒化膜
３６の上にソース・ドレイン形成領域が開口した第２の
レジストマスク３７を形成する。

【００６５】次に、図１１（ｂ）に示すように、第２の
レジストマスク３７を用いてシリコン酸化膜３５及びシ
リコン窒化膜３６に対してエッチングを行なうことによ
りソース・ドレイン領域形成用の開口部を形成した後、
該開口部に電極用金属を埋め込むことによりソース電極
３８及びドレイン電極３９を形成する。

【００６６】次に、図１１（ｃ）に示すように、シリコ
ン窒化膜３６の上にゲート電極形成領域が開口した第３
のレジストマスク４０を形成する。

【００６７】次に、図１２（ａ）に示すように、第３の
レジストマスク４０を用いてシリコン窒化膜３６に対し
てエッチングを行なう。この場合、第１実施形態と同様
に、シリコン窒化膜３６に対して約６０秒のオーバーエ
ッチングを行なうことにより、シリコン窒化膜３６と共
にシリコン酸化膜３５の上層部を除去する。この場合、
シリコン窒化膜３６に対するオーバーエッチングの効果
は、ＧａＡｓ高濃度層３２のみでなくＧａＡｓ活性層３
１にも及んでいる。

【００６８】次に、図１２（ｂ）に示すように、ウェッ
トエッチングによってシリコン酸化膜３６の下層部を除
去した後、ＧａＡｓ高濃度層３２に対してリセスエッチ
ングを行なう。ここで、ＧａＡｓ高濃度層３２を除去す
るのは、電界効果トランジスタのしきい値電圧を所定の
ものに調整するためである。

【００６９】次に、図１２（ｃ）に示すように、ゲート
電極形成領域の開口部に電極用金属を埋め込むことによ
りＧａＡｓ活性層３１の上にゲート電極４１を形成する
と、電界効果トランジスタが完成する。

【００７０】第２実施形態においては、活性層の形成に
エピタキシャル成長法を用いたが、エピタキシャル成長
法を用いる利点は、活性層の厚さ及び濃度の制御が容易
なために、設計通りのＦＥＴを製造し易いことである。

【００７１】尚、前記各実施形態においては、活性層は
ｎ型単独の構造であったが、これに代えて、(1) ｎ型活
性層の下にｐ型の層を埋め込み、ｐｎ接合によりできた
空乏層を利用してｎ型活性層を実効的に薄くできるｐ層
埋め込み構造、又は、(2) ｐ型活性層を用いる構造の場
合にも、前記各実施形態の方法を適用できることは言う
までもない。

【００７２】（第３実施形態） 前記第１及び第２実施形態においては、絶縁層は２層で
あったが、絶縁層が１層の場合にも本発明の技術的思想
は適用可能である。絶縁層が１層の場合を第３実施形態
として、図１３〜図１６を参照しながら説明する。

【００７３】まず、図１３（ａ）に示すように、ＧａＡ
ｓ基板５０の一主面上に第１のレジストマスク５１を形
成した後、該第１のレジストマスク５１を用いてＧａＡ
ｓ基板５０の所定領域にＳｉイオンを加速電圧８０ｋｅ
Ｖで注入してｎ型の活性層５２を形成する。

【００７４】次に、図１３（ｂ）に示すように、ＧａＡ
ｓ基板５０の一主面上に第２のレジストマスク５３を形
成した後、該第２のレジストマスク５３を用いて活性層
５２の所定領域にＳｉイオンを１５０ｋｅＶで注入して
ｎ+ 型のソース領域５４及びドレイン領域５５を形成す
る。

【００７５】次に、図１３（ｃ）に示すように、ＧａＡ
ｓ基板５０の一主面上に全面に亘って例えばシリコン酸
化膜よりなる第１の絶縁膜５６を堆積した後、該第１の
絶縁膜５６を保護膜としてアニール処理を行なうことに
より、すでに注入されたＳｉを活性化させる。

【００７６】次に、図１４（ａ）に示すように、第１の
絶縁膜５６を除去した後、ＧａＡｓ基板５０の一主面上
に全面に亘って例えばシリコン窒化膜よりなる第２の絶
縁膜５７を堆積した後、該第２の絶縁膜５７の上にソー
ス・ドレイン電極形成領域が開口した第３のレジストマ
スク５８を形成する。

【００７７】次に、図１４（ｂ）に示すように、第３の
レジストマスク５８を用いて第２の絶縁膜５７に対して
エッチングを行なうことにより開口部を形成する。その
後、前記開口部に電極形成用金属を堆積することにより
ソース電極５９及びドレイン電極６０を形成する。

【００７８】次に、図１４（ｃ）に示すように、第２の
絶縁膜５７の上にゲート電極形成領域が開口した第４の
レジストマスク６１を形成する。

【００７９】次に、図１５（ａ）に示すように、反応性
ドライエッチングにより第２の絶縁膜５７に対してエッ
チングを行なう。この場合、ゲート電極形成領域の第２
の絶縁膜５７の膜厚が３０ｎｍ程度になったところでエ
ッチングを終了する。この膜厚は、反応性ドライエッチ
ングにより活性層５２におけるゲート電極直下のキャリ
ア濃度を減少させる程度である。これにより、活性層５
２におけるゲート電極直下の部分に好影響を及ぼし、電
界効果トランジスタのゲート・ドレイン間の耐圧が向上
する。従って、反応性ドライエッチング時に残す第２の
絶縁膜５７の膜厚は実験により適宜選択することが好ま
しい。

【００８０】次に、図１５（ｂ）に示すように、反応性
ドライエッチング時に残った第２の絶縁膜５７をウェッ
トエッチングによって除去する。この際、ウェットエッ
チングのエッチング液がＧａＡｓ基板５０の一主面に平
行な方向に浸透するため、第２の絶縁膜５７に対するサ
イドエッチングも同時に行なわれる。このため、第２の
絶縁膜５７におけるゲート電極形成領域の開口部は図１
５（ｂ）に示すような形状になる。

【００８１】次に、図１５（ｃ）に示すように、ＧａＡ
ｓ基板５０に対するリセスエッチングを行なってリセス
構造を形成する。

【００８２】次に、図１６（ａ）に示すように、ゲート
電極となる金属膜６２を全面に蒸着した後、図１６
（ｂ）に示すように、金属膜６２に対するリフトオフを
行なうことによりゲート電極６３を形成すると、電界効
果トランジスタが得られる。

【００８３】このように、絶縁膜を１層にした製造方法
によっても、第１実施形態と同様の特性を得ることがで
きる。

【００８４】尚、第３実施形態においては、反応性ドラ
イエッチング時に残った第２の絶縁膜５７の除去にウェ
ットエッチングを用いたが、これに代えて、ケミカルド
ライエッチグ等の低ダメージなドライエッチングを用い
ることも可能である。

【００８５】また、第３実施形態においては、第１の絶
縁膜５６を保護膜としてアニール処理を行なったが、保
護膜を用いることなくアニール処理を行なってもよい。

【００８６】さらに、第３実施形態においては、第１の
絶縁膜５６としてシリコン酸化膜を用い、第２の絶縁膜
５７としてシリコン窒化膜を用いたが、これらは適宜変
更可能である。

【００８７】（第４実施形態） 次に、第４実施形態では、本発明の技術的思想をセルフ
アライメント型ＭＥＳＦＥＴに適用した例について説明
する。図１７（ａ）〜（ｃ）及び図１８（ａ）〜（ｄ）
は、第４実施形態に係る製造工程における半導体装置の
断面図である。

【００８８】まず、図１７（ａ）に示すように、半絶縁
性ＧａＡｓ基板７０の一主面上に、スパッタ法により厚
み６ｎｍのＷＳｉ膜７１ａを堆積する。そして、ＷＳｉ
膜７１ａの上に、フォトリソグラフィー工程を利用し、
ＦＥＴの活性層を形成しようとする部分が開口した第１
のレジストマスク７２を形成し、これを用いて、Ｓｉイ
オンを加速電圧３０ｋｅＶで注入して活性層７４ａを形
成する。

【００８９】次に、図１７（ｂ）に示すように、半絶縁
性ＧａＡｓ基板７０の上に、ゲートを形成しようとする
領域が開口した第２のレジストマスク７３を形成し、こ
のレジストマスク７３を用いて、Ｂイオンを前記Ｓｉイ
オン注入時における加速電圧よりも弱い加速電圧１０ｋ
ｅＶで注入する。このイオン注入によって、半絶縁性Ｇ
ａＡｓ基板７０の結晶構造に乱れが生じ、イオンが注入
された部分が高抵抗化される。つまり、活性層７４ａの
中央付近に、活性層７４ａよりも浅く高抵抗層７５が形
成される。

【００９０】次に、図１７（ｃ）に示すように、第２の
レジストマスク７３を残したままで全面上にＡｕ膜を蒸
着により堆積した後、リフトオフを行なって、Ａｕから
なるゲート上金属膜７６を形成する。

【００９１】次に、図１８（ａ）に示すように、ゲート
上金属膜７６をマスクとして、ＷＳｉ膜７１ａに対して
ＣＦ4 ガスを用いた反応性イオンエッチングを行い、ゲ
ート上金属膜７１ａと同じ平面形状を有するゲート電極
７１を形成する。

【００９２】次に、フォトリソグラフィー工程を利用
し、半絶縁性基板ＧａＡｓ基板７０上に、前記活性層７
４ａの上方となる部分が開口した第３のレジストマスク
７８を形成した後、Ｓｉイオンを加速電圧１００ｋｅＶ
で注入してｎ+ 型領域であるソース領域８０及びドレイ
ン領域８１を形成する。このとき、Ｓｉイオンの加速電
圧は、活性層７４ａの形成時におけるイオン注入の加速
電圧よりも大きいので、ソース領域８０及びドレイン領
域８１は、活性層７４ａよりも深く形成される。そし
て、活性層７４ａのうちゲート電極７１の下方つまり高
抵抗層７５の直下に位置する部分がチャネル領域７４と
して残存する。

【００９３】次に、図１８（ｃ）に示すように、第３の
レジストマスク７８を除去してアニールを行い、注入さ
れたＳｉを活性化させる。

【００９４】最後に、図１８（ｄ）に示すように、Ｓｉ
Ｎ膜８４を堆積した後、フォトリソグラフィー工程を用
いて、ＳｉＮ膜８４のソース領域８０及びドレイン領域
８１の上方となる部分の一部を開口する。そして、この
開口部にＡｕＧｅ・Ｎｉ・Ａｕを真空蒸着し、Ａｒガス
雰囲気中４５０℃で３分間シンターを行なって、ソース
領域８０及びドレイン領域８１の直上にそれぞれオーミ
ック電極であるソース電極８２及びドレイン電極８３を
形成する。これにより、ＭＥＳＦＥＴが形成される。

【００９５】図１８（ｄ）に示す構造を有するセルフア
ライメント型ＭＥＳＦＥＴにおいては、特にゲート電極
７１の下方における半絶縁性ＧａＡｓ基板７０内のキャ
リア濃度が特徴的な分布を示す。以下、その点について
考察を行なう。

【００９６】図１９は、本実施形態における厚みが６ｎ
ｍのＷＳｉ膜を介してスルー注入を行なった場合（高抵
抗層は形成されていない状態）のキャリアプロファイル
と、ベアー注入（ＷＳｉ＝０ｎｍ）を行なった場合のキ
ャリアプロファイルとを示し、いずれもＳＩＭＳ分析を
行なった結果得られたものである。同図において、横軸
は半絶縁性ＧａＡｓ基板の表面からの深さを示し、縦軸
はｎ型キャリア濃度を示す。両者のキャリアプロファイ
ルを比較すればわかるように、本実施形態では、不純物
濃度が濃い領域の深さが浅く、急峻なキャリアプロファ
イルが得られる。これは、チャネル領域の厚さが極めて
薄くできることを意味し、チャネル領域の厚さに逆比例
するＫ値が増大し、かつ伝達コンダクタンスｇｍも増大
することになる。

【００９７】したがって、本実施形態では、図１７
（ａ）に示す活性層７４ａの形成工程でＷＳｉ膜７１ａ
を介してＳｉイオンのスルー注入を行なっているので、
チャネル領域７４において急峻な注入プロファイルが得
られ、伝達コンダクタンスｇｍやＫ値の高い高性能なＭ
ＥＳＦＥＴが実現できる。

【００９８】一方、図１８（ｂ）に示す工程によって、
ゲート電極７１の直下となる領域には高抵抗層７５が形
成されているので、高いゲート・ドレイン間耐圧ＢＶｇ
ｄをも有する。

【００９９】すなわち、本実施形態では、一般的にはト
レードオフの関係にあるｇｍ，Ｋ値の向上とゲート・ド
レイン間耐圧の向上という２つの効果を同時に実現する
ことができるのである。加えて、低キャリア濃度層であ
る高抵抗層７５を介して、チャネル領域８４がゲート電
極と隔てられているので、ピエゾ電荷の発生も抑制さ
れ、ＦＥＴの性能が向上する。

【０１００】なお、前記図３２に示すようなＬＤＤ構造
を有するＭＥＳＦＥＴにおいて、本実施形態のような不
純物イオンのスルー注入とゲート直下における高抵抗層
の形成とを行なうことによっても、本実施形態と同様の
効果を得ることができる。特に、その場合、ＬＤＤ構造
によるＭＥＳＦＥＴの微細化，耐圧特性の向上を図るこ
とができる利点がある。ただし、図３２に示すような非
対称構造に限定されるものではない。

【０１０１】また、スルー注入を行なう場合、必ずしも
本実施形態のようにＷＳｉ膜７１ａを用いる必要はな
く、他の金属膜や絶縁膜等で不純物イオンの注入エネル
ギーを一定割合だけ低減する機能を有する膜を用いるこ
とにより、同様の効果を得ることができる。

【０１０２】なお、本実施形態では、ＭＥＳＦＥＴの活
性層７４ａを不純物イオンの注入により形成したが、エ
ピタキシャル結晶成長の際の不純物導入によって活性層
７４ａを形成しても、その後、高抵抗層７５を形成する
ことによって得られる効果が低減されることはない。

【０１０３】また、本実施形態では、ソース・ドレイン
領域及びチャネル領域を全てｎ型領域で形成したｎチャ
ネル型ＭＥＳＦＥＴについて説明したが、ｐ層埋め込み
構造からなる活性層を有するＭＥＳＦＥＴやｐチャネル
型ＭＥＳＦＥＴについても、不純物イオンのスルー注入
や高抵抗層の形成によって本実施形態と同様の効果を得
ることは言うまでもない。

【０１０４】（第５実施形態） 次に、本発明の技術的思想をｐｎ接合ゲートＦＥＴ（以
下、ＪＦＥＴという）に適用した例である第５実施形態
について説明する。図２０（ａ）〜（ｃ）及び図２１
（ａ）〜（ｄ）は、第５実施形態に係る製造工程におけ
る半導体装置の断面図である。

【０１０５】まず、図２０（ａ）〜（ｃ）に示す工程に
おいて、前記第４実施形態における図１７（ａ）〜
（ｃ）に示す工程とほぼ同様の処理を行なう。ただし、
本実施形態では、図２０（ｂ）に示す工程において、レ
ジストマスク７３を用いて、ＷＳｉ膜７１ａを介してＭ
ｇイオンのスルー注入を行ない、活性層７４ａの中央付
近に活性層７４ａよりも浅くｐ型領域９０を形成する。

【０１０６】その後、図２１（ａ）〜（ｄ）に示す工程
では、前記第４実施形態における図１８（ａ）〜（ｄ）
に示す工程と同様の処理を行なう。ただし、図２１
（ｃ）に示す工程では、レジストマスク７８を除去した
後、アニールを行なって、注入されたＳｉ・Ｍｇを活性
化させる。

【０１０７】以上の工程によって、本実施形態では、最
終的に、図２１（ｄ）に示すように、半絶縁性ＧａＡｓ
基板７０に、ゲート電極７１と、それぞれｎ+ 型領域で
あるソース領域８０及びドレイン領域８１と、低濃度の
ｎ型領域であるチャネル領域７４と、このチャネル領域
７４の直上かつゲート電極７１直下のｐ型領域９０とを
有するＪＦＥＴが形成される。

【０１０８】図２１（ｄ）に示す構造を有するＪＦＥＴ
においては、前記第４実施形態と同様に不純物イオンの
スルー注入によるＪＦＥＴの性能の向上効果が得られる
とともに、ゲート電極７１が直下のｐ型領域９０に対し
てセルフアライン的に形成されるため、高い均一性を有
するＪＦＥＴが容易に実現される。特に、ゲート電極７
１の直下にチャネル領域７４のキャリアとは逆導電型の
電荷が存在することにより、ピエゾ電荷の発生を効果的
に防止することができる。

【０１０９】なお、前記図３２に示すようなＬＤＤ構造
を有するＭＥＳＦＥＴのチャネル領域２３３の代わり
に、本実施形態のような不純物イオンのスルー注入によ
るチャネル領域７４と、ゲート電極７１直下のｐ型領域
９０とを形成することによっても、本実施形態と同様の
効果を得ることができる。特に、その場合、ＬＤＤ構造
によるＪＦＥＴの微細化，耐圧特性の向上を図ることが
できる利点がある。ただし、図３２に示すような非対称
構造に限定されるものではない。

【０１１０】また、スルー注入を行なう場合、必ずしも
本実施形態のようにＷＳｉ膜７１ａを用いる必要はな
く、他の金属膜や絶縁膜等で不純物イオンの注入エネル
ギーを一定割合だけ低減する機能を有する膜を用いるこ
とにより、同様の効果を得ることができる。

【０１１１】さらに、本実施形態では、ＪＦＥＴの活性
層７４ａを不純物イオンの注入により形成したが、エピ
タキシャル結晶成長の際の不純物導入によって活性層７
４ａを形成しても、その後、ｐ型領域９０を形成するこ
とによって得られる効果が低減されることはない。

【０１１２】また、本実施形態では、ソース・ドレイン
領域及びチャネル領域を全てｎ型領域で形成したｎチャ
ネル型ＪＦＥＴについて説明したが、ｐ層埋め込み構造
からなる活性層を有するＪＦＥＴやｐチャネル型ＪＦＥ
Ｔについても、不純物イオンのスルー注入や高抵抗層の
形成によって本実施形態と同様の効果を得ることは言う
までもない。

【０１１３】（第６実施形態） 次に、本発明の技術的思想をｐｉｎ接合ゲートＦＥＴ
（以下、ｐｉｎＦＥＴという）に適用した例である第６
実施形態について説明する。図２２（ａ）〜（ｃ）、図
２３（ａ）〜（ｃ）及び図２４（ａ），（ｂ）は、本実
施形態に係る製造工程における半導体装置の断面図であ
る。

【０１１４】まず、図２２（ａ），（ｂ）に示す工程
で、前記第４実施形態における図１７（ａ），（ｂ）に
示す工程とほぼ同様の処理を行なう。ただし、図２２
（ｂ）に示す工程では、レジストマスク７３を用いてＢ
イオンを加速電圧１５ｋｅＶで注入し、第４実施形態よ
りは深くかつ広く高抵抗層７５を形成する。

【０１１５】次に、図２２（ｃ）に示すように、図２２
（ｂ）で用いた第２のレジストマスク７３の開口部より
も狭い開口部を有する第３のレジストマスク７８を形成
し、この第３のレジストマスク７８を用いて、Ｍｇイオ
ンを加速電圧１０ｋｅＶで注入し、高抵抗層７５内にｐ
型領域９０を形成する。すなわち、活性層７４ａの中央
付近に活性層７４ａよりも浅い高抵抗層７５が形成さ
れ、さらに高抵抗層７５の中央付近に高抵抗層７５より
も浅いｐ型領域９０が形成されている。

【０１１６】次に、図２３（ａ）〜（ｃ）に示す工程に
おいて、それぞれ前記第４実施形態の図１７（ｃ）、図
１８（ａ），（ｂ）に示す工程とほぼ同様の処理を行な
って、ｐ型領域９０の直上にＷＳｉからなるゲート電極
７１とＡｕからなるゲート上金属膜７６とを形成すると
ともに、高抵抗層７５の両側にｎ+ 型領域であるソース
領域８０及びドレイン領域８１を形成する（図２３
（ｃ）参照）。ただし、本実施形態では、図２３（ｃ）
に示す工程において使用される第４のレジストマスク９
１は、ゲート電極７１及びゲート上金属膜７６の両側方
で高抵抗層７５の上方に相当する部分をも覆っている。

【０１１７】次に、図２４（ａ），（ｂ）に示す工程に
おいて、前記第４実施形態における図１８（ｃ），
（ｄ）に示す工程と同様の処理を行なう。つまり、半絶
縁性ＧａＡｓ基板７０内に注入されたＳｉ・Ｍｇを活性
化させ、ソース領域８０及びドレイン領域８１の直上に
それぞれにソース電極・ドレイン電極８２，８３を形成
する。以上により、ｐｉｎＦＥＴが形成される。

【０１１８】図２４（ｃ）に示すｐｉｎＦＥＴでは、前
記第４，５実施形態と同様に不純物イオンのスルー注入
によるｐｉｎＦＥＴの性能の向上効果が得られるととも
に、ｉ層（高抵抗層７５）の幅や深さを任意に変更可能
なため、設計の自由度の高いＦＥＴが容易に実現でき
る。

【０１１９】なお、前記図３２に示すようなＬＤＤ構造
を有するＭＥＳＦＥＴのチャネル領域２３３の代わり
に、本実施形態のような不純物イオンのスルー注入によ
るチャネル領域７４と、高抵抗層７５と、ゲート電極７
１直下のｐ型領域９０とを形成することによっても、本
実施形態と同様の効果を得ることができる。特に、その
場合、ＬＤＤ構造によるｐｉｎＦＥＴの微細化，耐圧特
性の向上を図ることができる利点がある。ただし、図３
２に示すような非対称構造に限定されるものではない。

【０１２０】また、スルー注入を行なう場合、必ずしも
本実施形態のようにＷＳｉ膜７１ａを用いる必要はな
く、他の金属膜や絶縁膜等で不純物イオンの注入エネル
ギーを一定割合だけ低減する機能を有する膜を用いるこ
とにより、同様の効果を得ることができる。

【０１２１】さらに、本実施形態では、ｐｉｎＦＥＴの
活性層７４ａを不純物イオンの注入により形成したが、
エピタキシャル結晶成長の際の不純物導入によって活性
層７４ａを形成しても、その後、ｐ型領域９０を形成す
ることによって得られる効果が低減されることはない。

【０１２２】また、本実施形態では、ソース・ドレイン
領域及びチャネル領域を全てｎ型領域で形成したｎチャ
ネル型ｐｉｎＦＥＴについて説明したが、ｐ層埋め込み
構造からなる活性層を有するｐｉｎＦＥＴやｐチャネル
型ｐｉｎＦＥＴについても、不純物イオンのスルー注入
や高抵抗層の形成によって本実施形態と同様の効果を得
ることは言うまでもない。

【０１２３】なお、本実施形態では、図２３（ｃ）に示
す工程において、半絶縁性ＧａＡｓ基板７０の活性層７
４ａ以外の領域だけでなく、ゲート電極７１及びゲート
上金属膜７６の両側方で高抵抗層７５の上方に相当する
部分をも覆うレジストマスクを用いたが、ゲート電極７
１及びゲート上金属膜７６の両側には、シリコン窒化膜
等を堆積した後異方性エッチングを行なってサイドウォ
ールを形成してもよい。その場合にも、シリコン窒化膜
を堆積する厚みを変更することで、高抵抗層７５の幅を
ある程度調整することは可能であるとともに、ソース領
域８０及びドレイン領域８１の内方側端部をゲート電極
７１に対してセルフアライン的に規定することができ
る。

【０１２４】また、図２２（ｂ）に示す工程で使用する
第２のレジストマスク７３の代わりに、図２２（ａ）で
用いた第１のレジストマスク７２をそのまま用いて、当
初は活性層７４ａの直上を全て高抵抗層７５としてお
き、図２３（ｃ）に示す工程で、ソース領域８０及びド
レイン領域８１の形成のための不純物イオンの注入によ
って、高抵抗層７５を狭めるようにしてもよい。

【０１２５】さらに、実施形態の図示は省略するが、上
記第６実施形態におけるｐ型領域９０の代わりにｎ型領
域を形成することで、ｎ型領域と側方のドレインとの間
には高抵抗層を存在させて耐圧を高く維持しながら、ｎ
型領域と下方のチャネル領域との距離を適宜調整して駆
動力の高いＦＥＴを容易に形成することができる。

【０１２６】（第７実施形態） 次に、第７実施例では、本発明の技術的思想をゲート長
よりも広いダメージ層を有するＭＥＳＦＥＴに適用した
例について説明する。図２５（ａ）〜図２５（ｅ）は、
第７実施形態に係る製造工程における半導体装置の断面
図である。

【０１２７】まず、図２５（ａ）に示すように、半絶縁
性ＧａＡｓ基板１００の一部に、活性層１０２と、ソー
ス領域１０４と、ドレイン領域１０５と、シリコン酸化
膜１０６と、シリコン窒化膜１０７と、ソース電極１０
９と、ドレイン電極１１０ととを形成する。この状態に
至るまでの工程は、上記各実施形態からも容易に理解で
きるので、図示及び説明を省略する。

【０１２８】次に、図２５（ｂ）に示すように、フォト
リソグラフィー技術により上記活性層１０２の一部（両
端部を除く部分）の上方のみが開口された第１のレジス
トマスク１０８を形成する。この開口部にはゲート形成
領域が含まれている。

【０１２９】次に、図２５（ｃ）に示すように、ＲＩＥ
によりシリコン窒化膜１０７及びシリコン酸化膜１０６
に対するドライエッチングを行う。このとき、本実施形
態において当初形成されたシリコン酸化膜１０６の厚み
は５０ｎｍ程度であり、ドライエッチングされた後のシ
リコン酸化膜１０６の厚みは数オングストローム〜２０
ｎｍ程度である。そして、このドライエッチングによっ
て前記第１実施形態と同様に、第１のレジストマスク１
０８の開口部下方において活性層１０２の表面付近にダ
メージ層Ｒｄｍが形成されている。

【０１３０】次に、図２５（ｄ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。この状態で、ＨＦ溶液によるウエットエッチングに
よりゲート電極形成領域のシリコン酸化膜１０６を除去
する。その後、酒石酸溶液によりゲート電極形成領域の
ＧａＡｓ基板１００をエッチングしてリセス構造を形成
する。このとき、活性層１０２のダメージ層Ｒｄｍのご
く表面近傍の部分は除去されるが、活性層１０２の表面
領域にはダメージ層Ｒｄｍが残存している。

【０１３１】次に、図２５（ｅ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。

【０１３２】本実施形態のポイントは、図２５（ｅ）に
示す状態で、活性層１０２の表面領域において、ゲート
電極１１３の直下だけでなくゲート電極１１３よりも広
い表面領域にダメージ層Ｒｄｍ（低キャリア濃度層）が
形成されていることである。本実施形態によって形成さ
れたＭＥＳＦＥＴは、ダメージ層Ｒｄｍがゲート電極１
１３と特にドレイン領域との間の表面領域に形成されて
いるので、さらに高いゲート−ドレイン耐圧（ＢＶｇ
ｄ）とを発揮することができる。

【０１３３】（第８実施形態） 次に、第８実施例では、本発明の技術的思想をオフセッ
ト形ＭＥＳＦＥＴに適用した例について説明する。図２
６（ａ）〜図２６（ｅ）は、第８実施形態に係る製造工
程における半導体装置の断面図である。

【０１３４】まず、図２６（ａ）〜図２６（ｃ）に示す
工程では、前記第７実施形態における図２５（ａ）〜図
２５（ｃ）に示す工程と同じ処理を行う。

【０１３５】本実施形態においても、当初形成されたシ
リコン酸化膜１０６の厚みは５０ｎｍ程度であり、図２
６（ｃ）に示すドライエッチングされた後のシリコン酸
化膜１０６の厚みは数オングストローム〜２０ｎｍ程度
である。そして、第１のレジストマスク１０８の開口部
下方において活性層１０２の表面付近にダメージ層Ｒｄ
ｍが形成されている。

【０１３６】次に、図２６（ｄ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。このとき、第２のレジストマスク１１１の開口部
は、ドレイン領域１０５から遠く離れた活性層１０２の
上からソース領域１０４上方のシリコン窒化膜１０７に
跨がる程度まで、ソース領域１０４側に偏るように形成
されている。この状態で、ＨＦ溶液によるウエットエッ
チングによりゲート電極形成領域のシリコン酸化膜１０
６を除去する。その後、酒石酸溶液によりゲート電極形
成領域のＧａＡｓ基板１００をエッチングしてリセス構
造を形成する。このとき、活性層１０２のダメージ層Ｒ
ｄｍの一部は除去されるが、活性層１０２の表面付近に
はキャリア濃度の低いダメージ層Ｒｄｍが残存してい
る。

【０１３７】次に、図２６（ｅ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。
その結果、ゲート電極１１３は、ソース領域１０４側で
はシリコン窒化膜１０７の開口部の端部に自己整合的に
形成される。言い換えると、ゲート電極１１３はダメー
ジ層Ｒｄｍのソース側端部付近の上に形成されている。

【０１３８】本実施形態のポイントは、図２６（ｅ）に
示す状態で、ゲート電極１１３の直下の活性層１０２に
ダメージ層Ｒｄｍ（低キャリア濃度層）が形成されてい
ることと、ゲート電極１１３が第１，第２絶縁膜１０
６，１０７の開口端に自己整合的に形成されたオフセッ
ト型構造をしていることである。本実施形態によって形
成されたＭＥＳＦＥＴは、ダメージ層Ｒｄｍの形成によ
り前述のような第７実施形態と同様の利点を有するとと
もに、このようなオフセット型ゲート構造により、顕著
に低いソース抵抗と顕著に高いゲート−ドレイン耐圧
（ＢＶｇｄ）とを発揮することができる。

【０１３９】（第９実施形態） 次に、第９実施例では、本発明の技術的思想を２種類の
低キャリア濃度層を有するＭＥＳＦＥＴに適用した例に
ついて説明する。図２７（ａ）〜図２７（ｅ）は、第９
実施形態に係る製造工程における半導体装置の断面図で
ある。

【０１４０】まず、図２７（ａ），図２７（ｂ）に示す
工程では、前記第７実施形態における図２５（ａ）〜図
２５（ｃ）に示す工程と同じ処理を行う（図２５（ｂ）
に示す状態は図示を省略する）。

【０１４１】本実施形態において、図２７（ｂ）に示す
状態で、第１のレジストマスク１０８の開口部下方にお
いて活性層１０２の表面付近に第１ダメージ層Ｒｄｍ１
が形成されている。

【０１４２】次に、図２７（ｃ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。この状態で、ＨＦ溶液によるウエットエッチングに
よりゲート電極形成領域のシリコン酸化膜１０６を除去
する。その後、酒石酸溶液によりゲート電極形成領域の
ＧａＡｓ基板１００をエッチングしてリセス構造を形成
する。このとき、第１ダメージ層Ｒｄｍ１のごく表面近
傍の部分は除去されるが、活性層１０２の表面領域には
第１ダメージ層Ｒｄｍ１が残存している。

【０１４３】次に、図２７（ｄ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。

【０１４４】次に、図２７（ｅ）に示すように、ＲＩＥ
によりシリコン酸化膜１０６の表面が露出している部分
のドライエッチングを行う。ただし、シリコン酸化膜１
０６を全て除去するのではなく、上層部のみを除去する
程度にドライエッチングを行う。このとき、図２７
（ｂ）に示す工程で形成された第１ダメージ層Ｒｄｍ１
のうちゲート電極１１３の直下の領域を除く部分のキャ
リア濃度がさらに低減され、キャリア濃度が極めて低い
第２ダメージ層Ｒｄｍ２が形成される。

【０１４５】本実施形態のポイントは、図２７（ｅ）に
示す状態で、ゲート電極１１３の直下の活性層１０２に
第１ダメージ層Ｒｄｍ１（第１低キャリア濃度層）が形
成されていることと、ゲート電極１１３の両側方の活性
層１０２に第２ダメージ層Ｒｄｍ２（第２低キャリア濃
度層）が形成されていることである。本実施形態によっ
て形成されたＭＥＳＦＥＴは、第１ダメージ層Ｒｄｍの
形成により前述のような第１実施形態及び第７実施形態
の利点を併せもつとともに、極めてキャリア濃度が低い
第２ダメージ層Ｒｄｍ２によって活性層１０２の電界が
緩和されるので、ＭＥＳＦＥＴのゲート−ドレイン耐圧
（ＢＶｇｄ）が飛躍的に向上する。

【０１４６】（第１０実施形態） 次に、第１０実施例では、本発明の技術的思想を２種類
の低キャリア濃度層を有する第２のオフセット形ＭＥＳ
ＦＥＴに適用した例について説明する。図２８（ａ）〜
図２８（ｅ）は、第１０実施形態に係る製造工程におけ
る半導体装置の断面図である。

【０１４７】まず、図２８（ａ），図２８（ｂ）に示す
工程では、前記第８実施形態における図２６（ａ）〜図
２６（ｃ）に示す工程と同じ処理を行う（図２６（ｂ）
に示す状態は図示を省略する）。

【０１４８】本実施形態において、図２８（ｂ）に示す
ドライエッチングされた後のシリコン酸化膜１０６の厚
みは数オングストローム〜２０ｎｍ程度である。そし
て、第１のレジストマスク１０８の開口部下方において
活性層１０２の表面付近に第１ダメージ層Ｒｄｍ１が形
成されている。

【０１４９】次に、図２８（ｃ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。このとき、第２のレジストマスク１１１の開口部
は、ドレイン領域１０５から遠く離れた活性層１０２の
上からソース領域１０４上方のシリコン窒化膜１０７に
跨がる程度まで、ソース領域１０４側に偏るように形成
されている。この状態で、ＨＦ溶液によるウエットエッ
チングによりゲート電極形成領域のシリコン酸化膜１０
６を除去する。その後、酒石酸溶液によりゲート電極形
成領域のＧａＡｓ基板１００をエッチングしてリセス構
造を形成する。このとき、活性層１０２の第１ダメージ
層Ｒｄｍ１の一部は除去されるが、活性層１０２の表面
領域には第１ダメージ層Ｒｄｍ１が残存している。

【０１５０】次に、図２８（ｄ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。
その結果、ゲート電極１１３は、ソース領域１０４側で
はシリコン窒化膜１０７の開口部の端部に自己整合的に
形成される。言い換えると、ゲート電極１１３は第１ダ
メージ層Ｒｄｍ１のソース側端部の領域上に形成されて
いる。

【０１５１】次に、図２８（ｅ）に示すように、ＲＩＥ
によりシリコン酸化膜１０６の表面が露出している部分
のドライエッチングを行う。ただし、シリコン酸化膜１
０６を全て除去するのではなく、上層部のみを除去する
程度にドライエッチングを行う。このとき、図２８
（ｂ）に示す工程で形成された第１ダメージ層Ｒｄｍ１
のうちゲート電極１１３の直下の領域を除く部分のキャ
リア濃度がさらに低減され、キャリア濃度が極めて低い
第２ダメージ層Ｒｄｍ２が形成される。

【０１５２】本実施形態のポイントは、図２８（ｅ）に
示す状態で、ゲート電極１１３よりも広い活性層１０２
の表面領域に第１ダメージ層Ｒｄｍ１（第１低キャリア
濃度層）が形成されていることと、ゲート電極１１３が
活性層１０２のソース側端部の領域上に第１，第２絶縁
膜の開口端に対して自己整合的に形成されたオフセット
型構造をしていることと、ゲート電極１１３の一側方の
活性層１０２に第２ダメージ層Ｒｄｍ２（第２低キャリ
ア濃度層）が形成されていることである。本実施形態に
よって形成されたＭＥＳＦＥＴは、ダメージ層Ｒｄｍの
形成により前述のような第１実施形態及び第７実施形態
の利点を併せもつとともに、極めてキャリア濃度が低い
第２ダメージ層Ｒｄｍ２によって活性層１０２の電界が
緩和されるので、ＭＥＳＦＥＴのゲート−ドレイン耐圧
（ＢＶｇｄ）が飛躍的に向上する。

【０１５３】なお、前記第１〜第１０実施形態におい
て、低キャリア濃度層の深さは２０〜５０ｎｍ程度が好
ましく、活性層の低キャリア濃度層を除くチャネル部分
の厚みは８０〜１５０ｎｍ程度が好ましく、活性層にお
けるキャリアの濃度は１〜３×１０¹⁷ ｃｍ ^-3 程度が好ま
しい。また、低キャリア濃度層におけるキャリアの濃度
は１０¹⁶ ｃｍ ^-3 以下が好ましく、さらに５×１０¹⁴ ｃｍ
^-3 〜５×１０¹⁵ ｃｍ ^-3 の範囲にあることがより好まし
い。

【０１５４】

【発明の効果】本発明の第１の半導体装置の製造方法に
よれば、ゲート電極直下におけるＦＥＴの動作に寄与す
るキャリアの濃度を低減することにより、従来と同等の
ゲート・ドレイン耐圧を確保しつつソース電極とドレイ
ン電極との間隔を縮小することができるため、ＦＥＴの
面積を縮小できるので、製造コストの低減を図ることが
できる。また、活性層におけるゲート電極直下部分のみ
のキャリア濃度を低減できるので、ピエゾ電荷が生じ難
くなり、しきい値電圧が変動し難い。このため、ＦＥＴ
の特性が安定すると共に歩留まりが向上する。そして、
ＦＥＴのゲート電極の直下かつチャネル領域の上に高抵
抗層が形成されるので、ゲート・ドレイン間耐圧の顕著
な向上を図ることができる。さらに、ＦＥＴのゲート電
極の下方に、チャネル領域と、その上の高抵抗層と、さ
らにその上のチャネル領域と同導電型の不純物拡散層と
が形成されるので、ＦＥＴにおける駆動力の向上と設計
の自 由度の拡大とを図ることができる。

【０１５５】本発明の第２の半導体装置の製造方法によ
れば、ゲート電極直下におけるＦＥＴの動作に寄与する
キャリアの濃度を低減することにより、従来と同等のゲ
ート・ドレイン耐圧を確保しつつソース電極とドレイン
電極との間隔を縮小することができるため、ＦＥＴの面
積を縮小できるので、製造コストの低減を図ることがで
きる。また、活性層におけるゲート電極直下部分のみの
キャリア濃度を低減できるので、ピエゾ電荷が生じ難く
なり、しきい値電圧が変動し難い。このため、ＦＥＴの
特性が安定すると共に歩留まりが向上する。そして、第
２の絶縁膜に対してオーバーエッチングを行なうことに
よって、ゲート電極の直下におけるキャリア濃度を低減
するようにしたので、オーバーエッチングの時間を最適
化するだけでゲート・ドレイン間の耐圧の向上を図るこ
とができる。

【０１５６】このため、さらに、従来と比べて、第１の
絶縁膜に対してオーバーエッチングを行なう点が異なる
のみであるから、従来の製造方法に比べて工程数を増加
させることなく前述した各効果が得られるので、本発明
の実用価値は極めて大きいと言える。

【０１５７】また、第１の絶縁膜をアニール処理の保護
膜として用いると共に電界効果トランジスタの最下層の
保護膜として用いることにより、工程の簡易化を図るこ
とができる。

【０１５８】また、第１の絶縁膜に対するオーバーエッ
チングはドライエッチングであり、第２の絶縁膜に対す
るエッチングをウェットエッチングとすることにより、
オーバーエッチングの影響を活性層におけるゲート電極
直下の部分に対して確実に及ぼすことができると共に活
性層にダメージを与えることなく第２の絶縁膜を除去で
きる。

【０１５９】また、第１の絶縁膜をシリコン酸化膜、第
２の絶縁膜をシリコン窒化膜とすることにより、第１の
絶縁膜よりもエッチングレートが大きい第２の絶縁膜を
確実に実現できる。

【０１６０】また、絶縁膜に対して活性層のキャリア濃
度が低減する程度にドライエッチングを行なうことによ
り、活性層におけるゲート電極直下部分のキャリア濃度
を低減しながら、過度のオーバーエッチングを回避でき
る。このため、電界効果トランジスタの面積を縮小で
き、リセス深さが浅くても高いゲート・ドレイン耐圧が
得られるので歩留まりが向上し、高いゲート・ドレイン
耐圧を維持しつつ電界効果トランジスタの特性を向上さ
せることが可能になる。また、ウェットエッチングによ
りゲート電極形成領域における絶縁層の下層部を除去す
るため、活性層にダメージを与えることなく絶縁膜の下
層部を除去することができる。

【０１６１】また、第１のレジストマスクの開口部がゲ
ート電極形成領域よりも広くなるように形成し、ソース
領域側にオフセットした領域を開口した第２のレジスト
マスクを形成することにより、ソース電極側にオフセッ
トしたゲート電極を有するＦＥＴを容易に形成でき、低
キャリア濃度層によるドレイン耐圧の向上と相俟って極
めて高いドレイン耐圧特性を得ることができる。特に、
ゲート電極を低キャリア濃度層の端部に対して自己整合
的に形成すれば、その効果を顕著に発揮できる。

【０１６２】また、ダメージ層のうちゲート電極直下の
部分を除く部分にさらにキャリア濃度の低い第２のダメ
ージ層を形成することにより、形成されたＦＥＴの活性
層表面における電界が緩和され、よって、ＦＥＴの特性
を損なうことなく、ドレイン耐圧の飛躍的な向上を図る
ことができる。

【０１６３】本発明の半導体装置によれば、チャネル領
域とゲート電極との間に低キャリア濃度層を設ける構成
としたので、高濃度かつ薄膜の活性層を形成して伝達コ
ンダクタンスｇｍ、Ｋ値を高く維持しながら、ＦＥＴの
ゲート・ドレイン間耐圧ＢＶｇｄの向上を図ることがで
きる。

【図面の簡単な説明】

【図１】第１実施形態の製造工程のうち第１の絶縁膜を
堆積するまでの各工程における半導体構造の変化を示す
断面図である。

【図２】第１実施形態の製造工程のうちゲート形成用レ
ジストマスクを形成するまでの工程における半導体構造
の変化を示す断面図である。

【図３】第１実施形態の製造工程のうちリセスエッチン
グを終了するまでの工程における半導体構造の変化を示
す断面図である。

【図４】第１実施形態の製造工程のうちゲート電極を形
成するまでの工程における半導体構造の変化を示す断面
図である。

【図５】第１実施形態によるＦＥＴの製造方法におい
て、シリコン窒化膜に対するオーバーエッチング時間
と、ソース・ドレイン間に流れる電流値Ｉｄｓｓ及びゲ
ート・ドレイン間に流れる電流値Ｉｇｄとの関係を示す
特性図である。

【図６】第１実施形態に係るＦＥＴの製造方法によって
作製されたパワーＦＥＴの高周波特性の測定結果を示
し、（ａ）はゲート・ドレイン間に流れる電流値Ｉｇｄ
と５０ｋＨｚ離調時の隣接チャネル漏洩電力抑圧比との
関係であり、（ｂ）はゲート・ドレイン間に流れる電流
値Ｉｇｄと１００ｋＨｚ離調時の隣接チャネル漏洩電力
抑圧比との関係である。

【図７】図６に示した５０ｋＨｚ離調時及び１００ｋＨ
ｚ離調時を説明する図である。

【図８】第１実施形態に係るＦＥＴの製造方法によって
作製されたパワーＦＥＴにおけるゲート・ドレイン間に
流れる電流値Ｉｇｄと電力付加効率との関係を示す特性
図である。

【図９】第１実施形態に係るＦＥＴの製造工程の進行に
伴って変化するゲート電極に加わる応力の影響によるＶ
ｔｈ（しきい値電圧）の変動を示す図である。

【図１０】第２実施形態の製造工程のうち第１，第２絶
縁膜をパターニングするまでの工程における半導体構造
の変化を示す断面図である。

【図１１】第２実施形態の製造工程のうちゲート形成用
レジストマスクを形成するまでの工程における半導体構
造の変化を示す断面図である。

【図１２】第２実施形態の製造工程のうちゲート電極を
形成するまでの工程における半導体構造の変化を示す断
面図である。

【図１３】第３実施形態の製造工程のうち第１絶縁膜を
堆積するまでの工程における半導体構造の変化を示す断
面図である。

【図１４】第３実施形態の製造工程のうちゲート電極を
形成するまでの工程における半導体構造の変化を示す断
面図である。

【図１５】第３実施形態の製造工程のうちリセスエッチ
ングを行うまでの工程における半導体構造の変化を示す
断面図である。

【図１６】第３実施形態の製造工程のうちゲート電極を
形成するまでの工程における半導体構造の変化を示す断
面図である。

【図１７】第４実施形態の製造工程のうちゲート上金属
膜を形成するまでの工程における半導体構造の変化を示
す断面図である。

【図１８】第４実施形態の製造工程のうちソース電極，
ドレイン電極等を形成するまでの工程における半導体構
造の変化を示す断面図である。

【図１９】本発明の膜を介した不純物イオンのスルー注
入によるキャリアプロファイルと従来のベアー注入によ
るキャリアプロファイルとを比較するＳＩＭＳの分析デ
ータである。

【図２０】第５実施形態の製造工程のうちゲート上金属
膜を形成するまでの工程における半導体構造の変化を示
す断面図である。

【図２１】第５実施形態の製造工程のうちソース電極，
ドレイン電極等を形成するまでの工程における半導体構
造の変化を示す断面図である。

【図２２】第６実施形態の製造工程のうちｐ型領域を形
成するまでの工程における半導体構造の変化を示す断面
図である。

【図２３】第６実施形態の製造工程のうちソース・ドレ
イン領域を形成するまでの工程における半導体構造の変
化を示す断面図である。

【図２４】第６実施形態の製造工程のうちソース電極及
びドレイン電極を形成するまでの工程における半導体構
造の変化を示す断面図である。

【図２５】第７実施形態の製造工程における半導体構造
の変化を示す断面図である。

【図２６】第８実施形態の製造工程における半導体構造
の変化を示す断面図である。

【図２７】第９実施形態の製造工程における構造の変化
を示す断面図である。

【図２８】第１０実施形態の製造工程における構造の変
化を示す断面図である。

【図２９】従来のＦＥＴの第１の製造方法による製造工
程のうち第１，第２絶縁膜を堆積するまでの工程におけ
る半導体構造の変化を示す断面図である。

【図３０】従来のＦＥＴの第１の製造方法による製造工
程のうち配線を形成するまでの工程における半導体構造
の変化を示す断面図である。

【図３１】従来のＦＥＴの第２の製造方法により得られ
るＦＥＴの断面図である。

【図３２】従来のＬＤＤ構造を有するＦＥＴの断面図で
ある。

【符号の説明】

１０ ＧａＡｓ基板（化合物半導体基板） １２ 活性層 １４ ソース領域 １５ ドレイン領域 １６ シリコン酸化膜（第１の絶縁層） １７ シリコン窒化膜（第２の絶縁層） １９ ソース電極 ２０ ドレイン電極 ２２ 第４のレジストマスク（レジストマスク） ２３ ゲート電極 ３０ ＧａＡｓ基板（化合物半導体基板） ３１ ＧａＡｓ活性層 ３２ ＧａＡｓ高濃度層 ３４ ＦＥＴ領域 ３５ シリコン酸化膜（第１の絶縁層） ３６ シリコン窒化膜（第２の絶縁層） ３８ ソース電極 ３９ ドレイン電極 ４０ 第３のレジストマスク（レジストマスク） ４１ ゲート電極 ５０ ＧａＡｓ基板（化合物半導体基板） ５２ 活性層 ５４ ソース領域 ５５ ドレイン領域 ５７ 第２の絶縁膜（絶縁膜） ５９ ソース電極 ６０ ドレイン電極 ６１ 第４のレジストマスク（レジストマスク） ６３ ゲート電極 ７０ ＧａＡｓ基板（化合物半導体基板） ７１ａ ＷＳｉ膜 ７１ ゲート電極 ７２ 第１のレジストマスク ７３ 第２のレジストマスク ７４ａ 活性層 ７４ チャネル領域 ７５ 高抵抗層（低キャリア濃度層） ７６ ゲート上金属膜 ７８ 第３のレジストマスク ８０ ソース領域 ８１ ドレイン領域 ８２ ソース電極 ８３ ドレイン電極 ８４ ＳｉＮ膜 ９０ ｐ型領域（低キャリア濃度層） ９１ 第４のレジストマスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 正戸 宏幸 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 松野 年伸 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平１−251665（ＪＰ，Ａ) 特開 昭63−62274（ＪＰ，Ａ) 特開 平４−132232（ＪＰ，Ａ) 特開 平２−105539（ＪＰ，Ａ) 特開 昭62−262466（ＪＰ，Ａ) 特開 昭60−34073（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 化合物半導体基板の一部にＦＥＴとして
   機能する半導体装置を形成する方法であって、 前記化合物半導体基板の一部に、前記ＦＥＴの動作のた
   めに必要なキャリア濃度を有し前記ＦＥＴのチャネル領
   域となる第１導電型の活性層を形成する工程と、 前記活性層の表面領域の少なくとも一部における前記キ
   ャリア濃度を低減して、前記活性層の表面領域の少なく
   とも一部に低キャリア濃度層を形成する工程と、 前記低キャリア濃度層の少なくとも一部の上に前記ＦＥ
   Ｔのゲート電極を形成する工程と、 前記化合物半導体基板の前記ゲート電極の両側方となる
   領域に不純物を導入して、前記活性層に接続される前記
   ＦＥＴのソース・ドレイン領域を形成する工程とを備
   え、 前記低キャリア濃度層を形成する工程では、低キャリア
   濃度層形成領域に電気抵抗値を高めるための不純物イオ
   ンを注入して、高抵抗層からなる低キャリア濃度層を形
   成するとともに、 前記高抵抗層からなる低キャリア濃度層を形成する工程
   では、前記ゲート電極の両側方を含む領域に電気抵抗値
   を高めるための不純物イオンを注入し、 前記高抵抗層の前記ゲート電極の直下方となる部分に不
   純物イオンを注入して、前記高抵抗層よりも浅い第１導
   電型の不純物拡散領域を形成する工程をさらに備えてい
   ることを特徴とする半導体装置の製造方法。
2. 【請求項２】 化合物半導体基板の一部にＦＥＴとして
   機能する半導体装置を形成する方法であって、 前記化合物半導体基板の一部に、前記ＦＥＴの動作のた
   めに必要なキャリア濃度を有し前記ＦＥＴのチャネル領
   域となる第１導電型の活性層を形成する工程と、 前記活性層の表面領域の少なくとも一部における前記キ
   ャリア濃度を低減して、前記活性層の表面領域の少なく
   とも一部に低キャリア濃度層を形成する工程と、 前記低キャリア濃度層の少なくとも一部の上に前記ＦＥ
   Ｔのゲート電極を形成する工程と、 前記化合物半導体基板の前記ゲート電極の両側方となる
   領域に不純物を導入して、前記活性層に接続される前記
   ＦＥＴのソース・ドレイン領域を形成する工程とを備
   え、 前記低キャリア濃度層を形成する工程は、 前記活性層の上に第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜の上に第２の絶縁膜を堆積する工程
   と、 前記第２の絶縁膜の上に、少なくともゲート電極形成領
   域を含む領域が開口した第１のレジストマスクを形成す
   る工程と、 前記第１のレジストマスクを用い、かつ前記第１絶縁膜
   よりも前記第２絶縁膜に対するエッチングレートが大き
   いエッチング剤を用いて、前記第２の絶縁膜に対してオ
   ーバーエッチングを行なうことにより、ゲート電極形成
   領域における前記第２の絶縁膜と前記第１の絶縁膜の上
   層部とを除去する工程と、 少なくともゲート形成領域が開口した第２のレジストマ
   スクを用いて、前記第１の絶縁膜に対してエッチングを
   行なうことにより、ゲート電極形成領域における前記第
   １の絶縁膜の下層部を除去する工程とを含み、 前記第２の絶縁膜に対するオーバーエッチングにより、
   前記活性層の前記第１のレジストマスクの開口部にある
   表面領域にダメージ層からなる低キャリア濃度層を形成
   することを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 前記第１の絶縁膜を形成する工程と前記第２の絶縁膜を
   形成する工程との間に、前記第１の絶縁膜を保護膜とし
   て前記活性層に対して該活性層を活性化させるアニール
   処理を行なう工程をさらに備えているとともに、 前記第１の絶縁膜を前記化合物半導体基板上に形成され
   るＦＥＴの保護膜として用いることを特徴とする半導体
   装置の製造方法。
4. 【請求項４】 請求項２又は３記載の半導体装置の製造
   方法において、 前記第２の絶縁膜と前記第１の絶縁膜の上層部とを除去
   する工程におけるオーバーエッチングはドライエッチン
   グであり、 前記第１の絶縁膜の下層部を除去する工程におけるエッ
   チングはウェットエッチングであることを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 請求項２，３又は４記載の半導体装置の
   製造方法において、 前記第１の絶縁膜はシリコン酸化膜であり、前記第２の
   絶縁膜はシリコン窒化膜であることを特徴とする半導体
   装置の製造方法。
6. 【請求項６】 化合物半導体基板の一部にＦＥＴとして
   機能する半導体装置を形成する方法であって、 前記化合物半導体基板の一部に、前記ＦＥＴの動作のた
   めに必要なキャリア濃度を有し前記ＦＥＴのチャネル領
   域となる第１導電型の活性層を形成する工程と、 前記活性層の表面領域の少なくとも一部における前記キ
   ャリア濃度を低減して、前記活性層の表面領域の少なく
   とも一部に低キャリア濃度層を形成する工程と、 前記低キャリア濃度層の少なくとも一部の上に前記ＦＥ
   Ｔのゲート電極を形成する工程と、 前記化合物半導体基板の前記ゲート電極の両側方となる
   領域に不純物を導入して、前記活性層に接続される前記
   ＦＥＴのソース・ドレイン領域を形成する工程とを備
   え、 前記活性層を形成する工程では、化合物半導体基板上の
   所定部位にイオンを選択的に注入し、 前記低キャリア濃度層を形成する工程は、 前記活性層の上に絶縁膜を堆積する工程と、 前記絶縁膜の上に少なくともゲート電極形成領域を含む
   領域が開口した第１のレジストマスクを形成する工程
   と、 前記第１のレジストマスクを用いて、前記絶縁膜に対し
   て前記活性層の表面付近のキャリア濃度が低減する程度
   にドライエッチングを行なうことにより、ゲート電極形
   成領域における前記絶縁膜の上層部を除去する工程と、 第２のレジストマスクを用いて、前記絶縁膜に対してウ
   ェットエッチングを行なうことにより、ゲート電極形成
   領域における前記絶縁領域の下層部を除去する工程とを
   含むことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項２記載の半導体装置の製造方法に
   おいて、 前記第１のレジストマスクを形成する工程では、前記第
   １のレジストマスクの開口部が前記ゲート電極形成領域
   よりも広くなるように形成し、 前記第２のレジストマスクを形成する工程では、前記ソ
   ース領域側にオフセットした領域を開口した第２のレジ
   ストマスクを形成することを特徴とする半導体装置の製
   造方法。
8. 【請求項８】 請求項７記載の半導体装置の製造方法に
   おいて、 前記第２のレジストマスクを形成する工程では、前記第
   ２の絶縁膜と第１の絶縁膜の上層部とを除去する工程で
   形成された開口部のうち前記ソース領域側の端部を含む
   ようにソース側にオフセットした領域を開口した第２の
   レジストマスクを形成し、 前記ゲート電極を形成する工程では、前記第２のレジス
   トマスクの上方からゲート電極となる金属膜を堆積した
   後、前記ゲート電極を残して前記第２のレジストマスク
   をリフトオフすることを特徴とする半導体装置の製造方
   法。
9. 【請求項９】 請求項７又は８記載の半導体装置の製造
   方法において、 前記ゲート電極を形成する工程の後に、前記第１の絶縁
   膜の下層部の下部を残してドライエッチングを行い、前
   記ダメージ層のうち前記ゲート電極直下の部分を除く除
   く部分のキャリア濃度をさらに低減して、第２のダメー
   ジ層を形成する工程をさらに備えていることを特徴とす
   る半導体装置の製造方法。
10. 【請求項１０】 化合物半導体基板上に搭載されＦＥＴ
    として機能する半導体装置であって、 前記化合物半導体基板の一部に前記ＦＥＴの動作に必要
    な濃度のキャリアを導入して形成されチャネル領域とし
    て機能する第１導電型の活性層と、 前記活性層の表面領域の少なくとも一部に形成され前記
    活性層よりも低いキャリア濃度を有する低キャリア濃度
    層と、 少なくとも前記低キャリア濃度層の一部の上に形成され
    たゲート電極と、 前記化合物半導体基板の前記ゲート電極の両側方となる
    領域に高濃度の不純物を導入して形成された第１導電型
    のソース・ドレイン領域とを備え、 前記低キャリア濃度層は、前記活性層の前記ゲート電極
    の直下よりも広い表面領域に形成されており、 前記低キャリア濃度層は、前記ゲート電極の直下となる
    表面領域に形成された第１の低キャリア濃度層と、前記
    ゲート電極の直下を除く表面領域に形成され前記第１の
    低濃度キャリア領域よりもキャリア濃度がさらに低い第
    ２の低キャリア濃度層とからなることを特徴とする半導
    体装置。