JPH08321518A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート・ドレイン耐圧を高く維持しつつ、高
性能なパワーＧａＡｓＭＥＳＦＥＴを歩留まり良く形成
できる製造方法を提供する。 【解決手段】 ＧａＡｓ基板１０の所定領域にｎ型の活
性層１２、ｎ⁺ 型のソース領域１４及びドレイン領域１
５を形成した後、シリコン酸化膜１６及びシリコン窒化
膜１７を堆積した後、ソース電極１９及びドレイン電極
２０を形成する。シリコン窒化膜１７の上に形成された
レジストマスク２１を用いてシリコン窒化膜１７に対し
てオーバーエッチングを行なうことにより、ゲート電極
形成領域のシリコン酸化膜１６の上層部を除去すると共
に活性層１２におけるゲート電極直下のキャリア濃度を
減少させる。これにより、ゲート・ドレイン間の耐圧が
向上する。その後、ウェットエッチングによりゲート電
極形成領域のシリコン酸化膜１６の下層部を除去した
後、その跡にゲート電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は化合物半導体を用
いた半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】半絶縁性の化合物半導体基板例えばＧａ
Ａｓ基板上に形成された金属−半導体接触形電界効果ト
ランジスタ（以下、ＭＥＳＦＥＴと呼ぶ）は、高周波帯
域において高利得且つ高効率が得られるパワーデバイス
として、近年、移動体通信機器等の送信デバイスとして
の需要が高まっている。このＭＥＳＦＥＴの製造方法に
おいて、活性層を形成する方法として、エピタキシャル
成長法を用いるものとイオン注入法を用いるものとの２
方法に大別される。

【０００３】図２９及び図３０は、選択イオン注入法を
用いた従来のＭＥＳＦＥＴの製造の各工程を示している
（出典：菅野卓雄監修、大森正道編「超高速化合物半導
体デバイス」７５ページ：培風館刊）。

【０００４】まず、図２９（ａ）に示すように、ＧａＡ
ｓよりなる半絶縁性基板２００の上にシリコン窒化膜２
０１を堆積した後、該シリコン窒化膜２０１の上に第１
のレジストマスク２０２を形成する。その後、第１のレ
ジストマスク２０２を用いてＳｉイオンを注入すること
により、半絶縁性基板２００上にチャネル領域となるｎ
型領域２０３を形成する。

【０００５】次に、図２９（ｂ）に示すように、シリコ
ン窒化膜２０１の上に形成された第２のレジストマスク
２０４を用いてＳｉイオンを注入することにより、半絶
縁性基板２００上にソース・ドレイン領域となるｎ⁺ 型
領域２０５を形成する。

【０００６】次に、図２９（ｃ）に示すように、シリコ
ン窒化膜２０１の上に絶縁膜２０６を形成した後、シリ
コン窒化膜２０１及び絶縁膜２０６を保護膜としてｎ型
領域２０３及びｎ⁺ 型領域２０５に対してアニール処理
を行なう。

【０００７】次に、図３０（ａ）に示すように、シリコ
ン窒化膜２０１及び絶縁膜２０６におけるｎ⁺ 型領域２
０５の上側に開口部を形成した後、該開口部にｎ⁺ 型領
域２０５と接続するオーミック電極２０７を形成する。

【０００８】次に、図３０（ｂ）に示すように、シリコ
ン窒化膜２０１及び絶縁膜２０６におけるｎ型領域２０
３の上側に開口部を形成した後、該開口部にゲート電極
２０８を形成すると共に、オーミック電極２０７の上に
第１層の金属配線２０９を形成する。

【０００９】次に、図３０（ｃ）に示すように、層間絶
縁膜２１０を堆積した後、該層間絶縁膜２１０の上に、
第１層の金属配線２０９と電気的に接続する第２の金属
配線２１１を形成する。

【００１０】ところで、大信号を取り扱うパワーＭＥＳ
ＦＥＴの高周波特性及び効率を向上させるためには、Ｍ
ＥＳＦＥＴの特性（例えば、伝達コンダクタンス：ｇｍ
やＫ値）を向上させることが必要であり、そのために
は、活性層を高濃度化し且つ薄膜化することが重要であ
る。

【００１１】しかしながら、パワーＭＥＳＦＥＴにおい
ては、ＭＥＳＦＥＴの特性の向上と共に高いゲート・ド
レイン間の耐圧を維持することが必要である。ところ
が、ゲート・ドレイン間の耐圧の向上は、ＭＥＳＦＥＴ
の特性つまり伝達コンダクタンス：ｇｍやＫ値の向上と
トレードオフの関係にある。

【００１２】そこで、ゲート・ドレイン間の耐圧を向上
させるために、図３１に示すように、半絶縁性基板２２
０上に形成された活性層２２１におけるゲート電極２２
２直下の部分をエッチングにより除去した構造（以下、
リセス構造と呼ぶ）が用いられている。図３１におい
て、２２３は絶縁層、２２４はソース電極、２２５はド
レイン電極、２２６はリセスされた空間部である。尚、
ゲート・ドレイン間の耐圧を向上させるために、図３１
に示すように、ゲート電極２２２とドレイン電極２２５
との距離をゲート電極２２２とソース電極２２４との距
離よりも大きくした非対称構造もしばしば用いられる。

【００１３】また、寸法の微細化と耐圧特性とを向上さ
せるために、従来のイオン注入を用いたセルフアライメ
ント型ＭＥＳＦＥＴにおいて、図３２に示すＬＤＤ構造
を採用したＭＥＳＦＥＴも知られている。同図に示すＭ
ＥＳＦＥＴの製造工程では、半絶縁性ＧａＡｓ基板２３
０の所定領域に活性層２３３を形成し、半絶縁性ＧａＡ
ｓ基板２３０上に高融点金属であるＷＳｉを全面に堆積
してＷＳｉ膜を形成した後、これをパターニングしてゲ
ート電極２３６を形成する。次に、ゲート電極２３６を
マスクとして低濃度不純物のイオン注入を行なって、低
濃度ソース・ドレインとなるｎ^- 型領域２４１，２４２
を形成した後、フォトリソグラフィーを用いてその外方
に高濃度不純物のイオン注入を行なって、ソース・ドレ
インとなるｎ⁺ 型領域（高濃度層）２３８，２３９を形
成する。さらに、ＳｉＮ膜２４３を堆積後、ＳｉＮ膜２
４３のうちｎ⁺ 型領域２３８，２３９の直上となる部分
の一部を開口し、この開口部にＡｕＧｅ・Ｎｉ・Ａｕか
らなるオーミック電極２４４，２４５を形成する。同図
に示すＭＥＳＦＥＴにおいては、ｎ⁺ 型領域２３８，２
３９とチャネル領域である活性層２３３との間には、低
濃度ソース・ドレインとして機能するｎ^- 型領域２４
１，２４２が設けられており、ソース側ｎ^- 型領域２４
１はドレイン側ｎ^- 型領域２４２よりも狭い。つまり、
図３１に示すＦＥＴと同様に、図３２に示すＦＥＴの構
造は左右非対称となっている。すなわち、ソース側ｎ⁺
型領域２３８とゲート電極２３６とを近付けることによ
りソース抵抗を低減する一方、ドレイン側ｎ⁺ 型領域２
３９とゲート電極２３６とを離すことによりゲート・ド
レイン間耐圧の向上を図るようにしている。

【００１４】

【発明が解決しようとする課題】しかしながら、前記従
来の化合物半導体基板の上に形成されるＭＥＳＦＥＴに
おいては、下記のような問題があった。

【００１５】第１に、図３１に示すリセス構造や図３２
に示すソース・ドレイン非対称の構造のみでは、ゲート
・ドレイン間の耐圧の向上には限界がある。

【００１６】第２に、ＧａＡｓ基板等の化合物半導体基
板を用いたＭＥＳＦＥＴにおいては、ゲート電極に加わ
る応力によりピエゾ電荷が生じ、しきい値電圧が変動す
ることが知られており、ＭＥＳＦＥＴの特性の向上及び
歩留まりの向上が十分に期待できないという問題があ
る。

【００１７】前記に鑑み、本発明の第１の目的は、ＦＥ
Ｔの特性の低下を招くことなくゲート・ドレイン間の耐
圧を向上させうる手段を講ずることにより、高性能なＦ
ＥＴを簡単に且つ歩留まり良く形成できる製造方法を提
供することにある。

【００１８】本発明の第２の目的は、化合物半導体基板
の表面付近に急峻なキャリアプロファイルを形成する手
段を講ずることにより、このキャリアプロファイルの特
性を利用した性能の高い半導体装置の形成を可能とする
半導体装置の製造方法を提供することにある。

【００１９】本発明の第３の目的は、化合物半導体基板
上に搭載されるＦＥＴとして、伝達コンダクタンスｇ
ｍ，Ｋ値の高いかつゲート・ドレイン間耐圧の高いＦＥ
Ｔの提供を図ることにある。

【００２０】

【課題を解決するための手段】前記第１の目的を達成す
るため、本発明では、請求項１〜１５に記載される手段
を講じている。すなわち、ゲート電極の直下でチャネル
領域の直上となる領域に、ＦＥＴの動作のためのキャリ
ア濃度が少ない低キャリア濃度層を形成することによ
り、ゲート・ドレイン間耐圧の高いＦＥＴを製造する方
法を提供するものである。

【００２１】具体的に請求項１の発明が講じた手段は、
化合物半導体基板の一部にＦＥＴとして機能する半導体
装置を形成する方法として、前記化合物半導体基板の一
部に、前記ＦＥＴの動作のために必要なキャリア濃度を
有し前記ＦＥＴのチャネル領域となる第１導電型の活性
層を形成する工程と、前記活性層の表面領域の少なくと
も一部における前記キャリア濃度を低減して、前記活性
層の表面領域の少なくとも一部に低キャリア濃度層を形
成する工程と、前記低キャリア濃度層の少なくとも一部
の上に前記ＦＥＴのゲート電極を形成する工程と前記化
合物半導体基板の前記ゲート電極の両側方となる領域に
不純物を導入して、前記活性層に接続される前記ＦＥＴ
のソース・ドレイン領域を形成する工程とを備えた方法
である。

【００２２】請求項１の構成により、低キャリア濃度層
を形成する工程によって、すでに形成された活性層のう
ちＦＥＴのゲート電極の直下となる表面領域だけに低キ
ャリア濃度層が形成される。そして、活性層の低キャリ
ア濃度層を除く部分がチャネル領域として機能する。し
たがって、高濃度かつ薄膜の活性層を形成して伝達コン
ダクタンスｇｍ、Ｋ値を高く維持しながら、ＦＥＴのゲ
ート・ドレイン間耐圧ＢＶｇｄを向上させることが可能
となる。また、チャネル領域が低キャリア濃度層を介し
てゲート電極と隔てられるので、チャネル領域における
ピエゾ電荷の発生が抑制されることになる。

【００２３】請求項２の発明が講じた手段は、請求項１
の構成において、前記低キャリア濃度層を形成する工程
では、低キャリア濃度層形成領域に電気抵抗値を高める
ための不純物イオンを注入して、高抵抗層からなる低キ
ャリア濃度層を形成する方法である。

【００２４】請求項２の構成により、低キャリア濃度層
を形成する工程によって、ゲート電極直下の領域が高抵
抗層となる。つまり、ＦＥＴのゲート電極の直下部分が
高抵抗層になるので、特にゲート・ドレイン間耐圧が向
上する。

【００２５】請求項３の発明が講じた手段は、請求項１
の構成において、前記低キャリア濃度層を形成する工程
では、低キャリア濃度層形成領域に不純物イオンを注入
して、第２導電型の不純物拡散層からなる低キャリア濃
度層を形成する方法である。

【００２６】請求項３の構成により、低キャリア濃度層
を形成する工程によって、ゲート電極の直下の領域が、
その下方のチャネル領域として機能する活性層とは逆導
電型の不純物が拡散した不純物拡散層となる。したがっ
て、ＦＥＴがｐｎ接合ゲートＦＥＴ（ＪＦＥＴ）とな
り、ゲート電極に対してセルフアライン的に各不純物拡
散層が形成されるので、高いｇｍ，Ｋ値と高い均一性と
を有するｐｎ接合ゲートＦＥＴが容易に形成される。ま
た、低キャリア濃度層にはチャネル領域のキャリアとは
逆導電型の電荷が多く存在することで、ピエゾ電荷の発
生の抑制作用が大きい。

【００２７】請求項４の発明が講じた手段は、請求項２
の構成において、前記高抵抗層からなる低キャリア濃度
層を形成する工程では前記ゲート電極の両側方を含む活
性層の表面領域に高抵抗層を形成し、さらに、前記高抵
抗層のうち前記ゲート電極の直下となる部分に不純物イ
オンを注入して、前記高抵抗層よりも浅い第２導電型の
不純物拡散領域を形成する工程を備えている方法であ
る。

【００２８】請求項４の構成により、低キャリア濃度層
を形成する工程によって、ゲート電極の下方及び両側方
の領域が高抵抗層となり、次の不純物拡散層を形成する
工程によって、ゲート電極の直下でかつ高抵抗層により
取り囲まれる領域にチャネル領域とは逆導電型の不純物
拡散層が形成される。つまり、ＦＥＴのゲート電極の下
方に、チャネル領域と、その上の高抵抗層と、さらにそ
の上のチャネル領域とは逆導電型の不純物拡散層とが形
成され、高いｇｍ，Ｋ値を有するｐｉｎ接合ゲートＦＥ
Ｔが得られる。さらに、高抵抗層の深さや幅を任意に変
更することが可能になるので、ｐｉｎ接合ゲートＦＥＴ
の設計の自由度が拡大する。

【００２９】請求項５の発明が講じた手段は、請求項２
の構成において、前記高抵抗層からなる低キャリア濃度
層を形成する工程では前記ゲート電極の両側方を含む活
性層の表面領域に高抵抗層を形成し、さらに、前記高抵
抗層のうち前記ゲート電極の直下となる部分に不純物イ
オンを注入して、前記高抵抗層よりも浅い第１導電型の
不純物拡散領域を形成する工程を備えている方法であ
る。

【００３０】請求項５の構成により、低キャリア濃度層
を形成する工程によって、ゲート電極の下方及び両側方
の領域が高抵抗層となり、次の不純物拡散層を形成する
工程によって、ゲート電極の直下でかつ高抵抗層により
取り囲まれる領域にチャネル領域と同導電型の不純物拡
散層が形成される。つまり、ゲート電極の下方に、チャ
ネル領域と、その上の高抵抗層と、さらにその上のチャ
ネル領域と同導電型の不純物拡散層とが形成される。そ
の場合、高抵抗層の幅を広くして深さを浅くすれば、横
方向におけるキャリアの移動を妨げて耐圧を高く維持し
ながら駆動力を向上させることが可能になる。そして、
高抵抗層や不純物拡散層の深さや幅を調整することでＦ
ＥＴの特性を変更することが可能になり、ＦＥＴの設計
の自由度が拡大する。

【００３１】請求項６の発明が講じた手段は、請求項２
又は３の構成において、前記活性層を形成する工程の前
に、化合物半導体基板上に不純物イオンの注入エネルギ
ーを一定割合だけ低減する機能を有する膜を堆積する工
程をさらに備えているとともに、前記活性層を形成する
工程では、前記膜を介して不純物イオンを化合物半導体
基板内に注入する方法である。

【００３２】請求項７の発明が講じた手段は、請求項６
の構成において、前記膜を堆積する工程では、前記膜と
して前記ＦＥＴのゲート電極形成用金属膜を堆積する方
法である。

【００３３】請求項６又は７の構成により、ゲート電極
の下方の活性層において、キャリアプロファイルが急峻
になるので、特に高い伝達コンダクタンスｇｍ，Ｋ値を
有するＦＥＴが得られる。

【００３４】請求項８の発明が講じた手段は、請求項１
の構成において、前記低キャリア濃度層を形成する工程
を、前記活性層の上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を堆積する工程
と、前記第２の絶縁膜の上に、少なくともゲート電極形
成領域を含む領域が開口した第１のレジストマスクを形
成する工程と、前記第１のレジストマスクを用い、かつ
前記第１絶縁膜よりも前記第２絶縁膜に対するエッチン
グレートが大きいエッチング剤を用いて、前記第２の絶
縁膜に対してオーバーエッチングを行なうことにより、
ゲート電極形成領域における前記第２の絶縁膜と前記第
１の絶縁膜の上層部とを除去する工程と、少なくともゲ
ート形成領域が開口した第２のレジストマスクを用い
て、前記第１の絶縁膜に対してエッチングを行なうこと
により、ゲート電極形成領域における前記第１の絶縁膜
の下層部を除去する工程とにより構成し、前記第２の絶
縁膜に対するオーバーエッチングにより、前記活性層の
前記第１のレジストマスクの開口部にある表面領域にダ
メージ層からなる低キャリア濃度層を形成する方法であ
る。

【００３５】請求項８の構成により、ゲート電極形成領
域が開口したレジストマスクを用いて上層の第２の絶縁
膜に対してオーバーエッチングを行なうと、下層の第１
の絶縁膜の上層部がエッチングされると共に、活性層に
おけるゲート電極直下の部分がオーバーエッチングの影
響を受け、キャリア濃度が低減され、低キャリア濃度層
が形成される。したがって、ピエゾ電荷の発生が抑制さ
れるとともに、ＦＥＴのゲート・ドレイン間の耐圧が向
上する。

【００３６】請求項９の発明が講じた手段は、請求項８
の構成において、前記第１の絶縁膜を形成する工程と前
記第２の絶縁膜を形成する工程との間に前記第１の絶縁
膜を保護膜として前記活性層に対して該活性層を活性化
させるアニール処理を行なう工程を備えていると共に前
記第１の絶縁膜を前記化合物半導体基板上に形成される
ＦＥＴの保護膜として用いる方法である。

【００３７】請求項９の構成により、第１の絶縁膜をア
ニール処理の保護膜として用いると共にＦＥＴの最下層
の保護膜として用いるため、工程の簡易化を図ることが
できる。

【００３８】請求項１０の発明が講じた手段は、請求項
８又は９の構成において、前記第１の絶縁膜の上層部を
除去する工程におけるオーバーエッチングをドライエッ
チングとし、前記第１の絶縁膜の下層部を除去する工程
におけるエッチングをウェットエッチングとする方法で
ある。

【００３９】請求項１０の構成により、第１の絶縁膜に
対するオーバーエッチングはドライエッチングであるた
めオーバーエッチングの影響を活性層におけるゲート電
極直下の部分に対して確実に及ぼすことができる。ま
た、第２の絶縁膜に対するエッチングはウェットエッチ
ングであるため活性層にダメージを与えることなく第２
の絶縁膜の下層部を除去することができる。

【００４０】請求項１１の発明が講じた手段は、請求項
８，９又は１０の構成において、前記第１の絶縁膜をシ
リコン酸化膜とし、前記第２の絶縁膜をシリコン窒化膜
とする方法である。

【００４１】請求項１１の構成により、第１の絶縁膜は
シリコン酸化膜であり、第２の絶縁膜はシリコン窒化膜
であるため、第１の絶縁膜よりも第２の絶縁膜に対して
エッチングレートが大きいエッチング剤を容易に選択で
きる。

【００４２】請求項１２の発明が講じた手段は、請求項
１の構成において、前記活性層を形成する工程では、化
合物半導体基板上の所定部位にイオンを選択的に注入
し、前記低キャリア濃度層を形成する工程を、前記活性
層の上に絶縁膜を堆積する工程と、前記絶縁膜の上に少
なくともゲート電極形成領域を含む領域が開口した第１
のレジストマスクを形成する工程と、前記第１のレジス
トマスクを用いて、前記絶縁膜に対して前記活性層の表
面付近のキャリア濃度が低減する程度にドライエッチン
グを行なうことにより、ゲート電極形成領域における前
記絶縁膜の上層部を除去する工程と、第２のレジストマ
スクを用いて、前記絶縁膜に対してウェットエッチング
を行なうことにより、ゲート電極形成領域における前記
絶縁領域の下層部を除去する工程とで構成する方法であ
る。

【００４３】請求項１２の構成により、絶縁膜に対して
活性層のキャリア濃度が低減する程度にドライエッチン
グを行なってゲート電極形成領域における絶縁層の上層
部を除去するため、活性層におけるゲート電極直下部分
のキャリア濃度を低減できるので、ゲート・ドレイン間
の耐圧が向上すると共にピエゾ電荷が生じ難くなる。ま
た、絶縁膜に対してウェットエッチングを行なってゲー
ト電極形成領域における絶縁層の下層部を除去するた
め、活性層にダメージを与えることなく第２の絶縁膜の
下層部を除去することができる。

【００４４】請求項１３の発明が講じた手段は、請求項
８の構成において、前記第１のレジストマスクを形成す
る工程では、前記第１のレジストマスクの開口部が前記
ゲート電極形成領域よりも広くなるように形成し、前記
第２のレジストマスクを形成する工程では、前記ソース
領域側にオフセットした領域を開口した第２のレジスト
マスクを形成する方法である。

【００４５】請求項１４の発明が講じた手段は、請求項
１３の構成において、前記第２のレジストマスクを形成
する工程では、前記第２の絶縁膜と第１の絶縁膜の上層
部とを除去する工程で形成された開口部のうち前記ソー
ス領域側の端部を含むようにソース側にオフセットした
領域を開口した第２のレジストマスクを形成し、前記ゲ
ート電極を形成する工程では、前記第２のレジストマス
クの上方からゲート電極となる金属膜を堆積した後、前
記ゲート電極を残して前記第２のレジストマスクをリフ
トオフする方法である。

【００４６】請求項１３又は１４の構成により、ソース
電極側にオフセットしたゲート電極を有するＦＥＴを容
易に形成できる。そして、このように形成されたＦＥＴ
は、高いドレイン耐圧と小さいソース抵抗とを有する。
したがって、低キャリア濃度層によるドレイン耐圧の向
上と相俟って極めて高いドレイン耐圧特性を得ることが
できる。特に、請求項２１の構成により、ゲート電極が
低キャリア濃度層のソース側端部に対して自己整合的に
形成されるので、前記作用が顕著になる。

【００４７】請求項１５の発明が講じた手段は、請求項
１３又は１４の構成において、前記ゲート電極を形成す
る工程の後に、前記第１の絶縁膜の下層部の下部を残し
てドライエッチングを行い、前記ダメージ層のうち前記
ゲート電極直下の部分を除く部分のキャリア濃度をさら
に低減して、第２のダメージ層を形成する工程をさらに
備えている方法である。

【００４８】請求項１５の構成により、ゲート電極とド
レイン電極との間の活性層の上部に第２のダメージ層が
形成される。したがって、形成されたＦＥＴの活性層表
面における電界が緩和されるので、ＦＥＴの特性を損な
うことなく、ドレイン耐圧を飛躍的に向上させることが
可能となる。

【００４９】次に、前記第２の目的を達成するために、
本発明では、請求項１６〜２２に記載される手段を講じ
ている。すなわち、化合物半導体基板の表面付近にキャ
リアとなる不純物イオンの注入を行なう際、不純物イオ
ンの注入エネルギーを一定割合だけ低減する機能を有す
る膜を介した注入（以下、スルー注入という）を行なう
ことにより、表面付近に急峻なキャリアプロファイルを
形成するようにしている。

【００５０】具体的に請求項１６の発明が講じた手段
は、化合物半導体基板上に不純物イオンの注入エネルギ
ーを一定割合だけ低減する機能を有する膜を堆積する工
程と、前記膜を介して化合物半導体基板内に不純物イオ
ンを注入する工程とを備えた方法である。

【００５１】請求項１７の発明が講じた手段は、請求項
１６の構成において、前記膜を半導体装置の電極を形成
するための金属膜とする方法である。

【００５２】請求項１８の発明が講じた手段は、請求項
１７の構成において、前記不純物イオンを注入する工程
では、前記化合物半導体基板の表面領域に第１導電型の
活性層を形成する方法である。

【００５３】請求項１６，１７又は１８の構成により、
不純物イオンの膜を介したスルー注入によって、化合物
半導体基板の表面付近の不純物プロファイルが急峻とな
り、この急峻なプロファイルを利用して、性能の高いＦ
ＥＴ等のデバイス形成が可能になる。

【００５４】請求項１９の発明が講じた手段は、請求項
１８の構成において、前記活性層の表面領域の少なくと
も一部に不純物イオンを注入して、前記活性層の表面領
域の少なくとも一部に高抵抗層を形成する工程と、前記
高抵抗層の少なくとも一部の上に半導体装置の電極を形
成する工程とをさらに備えている方法である。

【００５５】請求項１９の構成により、電極の直下部分
が高抵抗層になるので、特にゲート・ドレイン間耐圧の
高いＦＥＴ等のデバイスの形成が可能となる。

【００５６】請求項２０の発明が講じた手段は、請求項
１８の構成において、前記活性層の表面領域の少なくと
も一部に不純物イオンを注入して、前記活性層の表面領
域の少なくとも一部に第２導電型の不純物拡散層を形成
する工程と、前記高抵抗層の少なくとも一部の上に半導
体装置の電極を形成する工程とをさらに備えている方法
である。

【００５７】請求項２０の構成により、電極の下方にｐ
ｎ接合部が形成されるので、このｐｎ接合部を利用した
性能の高いｐｎ接合ゲートＦＥＴ等のデバイスの形成が
可能になる。

【００５８】請求項２１の発明が講じた手段は、請求項
１９の構成において、前記高抵抗層を形成する工程では
前記ゲート電極の両側方を含む活性層の表面領域に高抵
抗層を形成し、さらに前記高抵抗層のうち前記ゲート電
極の直下となる部分に不純物イオンを注入して、前記高
抵抗層よりも浅い第２導電型の不純物拡散領域を形成す
る工程を備えている方法である。

【００５９】請求項２１の構成により、電極の下方に、
活性層と、その上の高抵抗層と、さらにその上の活性層
とは逆導電型の不純物拡散層とからなるｐｉｎ接合部が
形成されるので、このｐｉｎ接合部を利用した性能の高
いかつ設計の自由度の高いｐｉｎ接合ゲートＦＥＴ等の
デバイスの形成が可能になる。

【００６０】請求項２２の発明が講じた手段は、請求項
１９の構成において、前記高抵抗層を形成する工程で
は、前記ゲート電極の両側方を含む活性層の表面領域に
高抵抗層を形成し、さらに前記高抵抗層のうち前記ゲー
ト電極の直下となる部分に不純物イオンを注入して、前
記高抵抗層よりも浅い第１導電型の不純物拡散領域を形
成する工程を備えている方法である。

【００６１】請求項２２の構成により、電極の下方に、
活性層と、その上の高抵抗層と、さらにその上の活性層
と同導電型の不純物拡散層とが形成されるので、高抵抗
層や不純物拡散層の深さ，幅を調整して、駆動力の大き
いかつ設計の自由度の高いＦＥＴ等のデバイスの形成が
可能になる。

【００６２】次に、前記第３の目的を達成するために、
本発明では、請求項２３〜３３に記載される手段を講じ
ている。すなわち、ＦＥＴのゲート電極とチャネル領域
となる活性層との間に、ＦＥＴの動作のためのキャリア
濃度が少ない低キャリア濃度層を設けることにより、高
い性能を維持しながら高いゲート・ドレイン間耐圧を得
るものである。

【００６３】具体的に請求項２３の発明が講じた手段
は、化合物半導体基板上に搭載されＦＥＴとして機能す
る半導体装置において、前記化合物半導体基板の一部に
前記ＦＥＴの動作に必要な濃度のキャリアを導入して形
成されチャネル領域として機能する第１導電型の活性層
と、前記活性層の表面領域の少なくとも一部に形成され
前記活性層よりも低いキャリア濃度を有する低キャリア
濃度層と、少なくとも前記低キャリア濃度層の一部の上
に形成されたゲート電極と、前記化合物半導体基板の前
記ゲート電極の両側方となる領域に高濃度の不純物を導
入して形成された第１導電型のソース・ドレイン領域と
を設ける構成としたものである。

【００６４】請求項２３の構成により、ＦＥＴのゲート
電極の下方に形成された活性層がＦＥＴの動作時におけ
るチャネル領域として機能する。そして、チャネル領域
とゲート電極との間に低キャリア濃度層が形成されてい
るので、高濃度かつ薄膜の活性層を形成して伝達コンダ
クタンスｇｍ、Ｋ値を高く維持しながら、ＦＥＴのゲー
ト・ドレイン間耐圧ＢＶｇｄを向上させることが可能と
なる。

【００６５】請求項２４の発明が講じた手段は、請求項
２３の構成において、前記低キャリア濃度層を高抵抗層
としたものである。

【００６６】請求項２４の構成により、請求項２３にお
ける低キャリア濃度層が高抵抗層となる。つまり、ＦＥ
Ｔのゲート電極の直下部分が高抵抗層になるので、特に
ゲート・ドレイン間耐圧が向上する。

【００６７】請求項２５の発明が講じた手段は、請求項
２３の構成において、前記低キャリア濃度層を第２導電
型の不純物拡散層としたものである。

【００６８】請求項２５の構成により、請求項２３にお
ける低キャリア濃度層が、その下方のチャネル領域とは
逆導電型の不純物が拡散した不純物拡散層となる。した
がって、ゲート電極に対してセルフアライン的に各不純
物拡散層を形成しうる構造となり、高いｇｍ，Ｋ値と高
い均一性とを有するｐｎ接合ゲートＦＥＴになる。

【００６９】請求項２６の発明が講じた手段は、請求項
２４の構成において、前記高抵抗層を前記活性層のうち
前記ゲート電極の両側方を含む領域に形成し、前記ゲー
ト電極の直下に、前記高抵抗層よりも浅い第２導電型の
不純物拡散層が形成されているように構成したものであ
る。

【００７０】請求項２６の構成により、ゲート電極の下
方に、チャネル領域となる活性層と、その上の高抵抗層
と、さらにその上のチャネル領域とは逆導電型の不純物
拡散層とが設けられて、高いｇｍ，Ｋ値を有するｐｉｎ
接合ゲートＦＥＴとなる。その場合、高抵抗層の深さや
幅を任意に変更することが可能になるので、ｐｉｎ接合
ゲートＦＥＴの設計の自由度が拡大する。

【００７１】請求項２７の発明が講じた手段は、請求項
２４において、前記高抵抗層を前記活性層の前記ゲート
電極の両側方を含む表面領域に形成し、前記ゲート電極
の直下に、前記高抵抗層よりも浅い第１導電型の不純物
拡散層が形成されているように構成したものである。

【００７２】請求項２７の構成により、ゲート電極の下
方に、チャネル領域となる活性層と、その上の高抵抗層
と、さらにその上のチャネル領域と同導電型の不純物拡
散層とが設けられている。したがって、高抵抗層や不純
物拡散層の深さ，幅を調整して、駆動力の大きいかつ設
計の自由度の高いＦＥＴの形成が可能になる。

【００７３】前記請求項２３〜２５における半導体装置
の各部の寸法や不純物濃度は、下記の値とすることが好
ましい。

【００７４】請求項２８に記載されるように、前記活性
層のキャリア濃度を、１〜３×１０¹⁷ｃｍ^-3とすること
が好ましい。

【００７５】請求項２９に記載されるように、前記低キ
ャリア濃度層におけるキャリア濃度は、１×１０¹⁶ｃｍ
^-3以下であることが好ましい。

【００７６】請求項３０に記載されるように、前記低キ
ャリア濃度層におけるキャリア濃度は、５．０×１０¹⁴
〜５×１０¹⁵ｃｍ^-3であることがより好ましい。

【００７７】請求項３１に記載されるように、前記活性
層のうち前記低キャリア濃度層を除くチャネル領域の厚
みを８０〜１５０ｎｍとし、前記低キャリア濃度層の深
さを２０〜５０ｎｍとすることが好ましい。

【００７８】また、請求項３２に記載されるように、請
求項３１の構成において、前記ドレイン領域に印加され
る電圧が高い程、前記活性層のうち前記低キャリア濃度
層を除くチャネル領域の厚みを大きく形成することが好
ましい。

【００７９】また、請求項３３の発明が講じた手段は、
請求項２３の構成において、前記低キャリア濃度層を前
記活性層のうち前記ゲート電極の直下よりも広い領域に
形成し、前記低キャリア濃度層を、前記ゲート電極の直
下に形成された第１の低キャリア濃度層と、前記ゲート
電極の直下を除く領域に形成された第２の低キャリア濃
度層とで構成したものである。

【００８０】請求項３３の構成により、ゲート・ドレイ
ン間の活性層表面における電界が緩和され、優秀な高周
波特性を維持しながらドレイン耐圧を飛躍的に向上させ
ることが可能となる。

【００８１】

【本発明の実施形態】

（第１実施形態）以下、本発明の第１実施形態に係る電
界効果トランジスタの製造方法について図１〜図４を参
照しながら説明する。

【００８２】まず、図１（ａ）に示すように、化合物半
導体基板としての半絶縁性のＧａＡｓ基板１０の一主面
上にフォトリソグラフィー技術により第１のレジストマ
スク１１を形成した後、該第１のレジストマスク１１を
用いＧａＡｓ基板１０の所定領域にＳｉイオンを加速電
圧８０ｋｅＶで注入してｎ型の活性層１２を形成する。

【００８３】次に、図１（ｂ）に示すように、ＧａＡｓ
基板１０の一主面上にフォトリソグラフィー技術により
第２のレジストマスク１３を形成した後、該第２のレジ
ストマスク１３を用いて活性層１２の所定領域にＳｉイ
オンを１５０ｋｅＶで注入してｎ⁺ 型のソース領域１４
及びドレイン領域１５を形成する。

【００８４】次に、図１（ｃ）に示すように、ＧａＡｓ
基板１０の一主面上に全面に亘って第１の絶縁膜として
のシリコン酸化膜１６を堆積した後、該シリコン酸化膜
１６を保護膜として８２０℃の温度下において１５分間
のアニール処理を行なうことにより注入されたＳｉを活
性化させる。

【００８５】次に、図２（ａ）に示すように、シリコン
酸化膜１６の上に第２の絶縁膜としてのシリコン窒化膜
１７を堆積した後、該シリコン窒化膜１７の上にフォト
リソグラフィー技術によりソース・ドレイン電極形成領
域が開口した第３のレジストマスク１８を形成する。

【００８６】次に、図２（ｂ）に示すように、第３のレ
ジストマスク１８を用いてシリコン酸化膜１６及びシリ
コン窒化膜１７に対してエッチングを行なうことにより
開口部を形成する。その後、前記開口部にＡｕＧｅ／Ｎ
ｉ／Ａｕを真空蒸着した後、Ａｒガス雰囲気中において
４５０℃の温度下における３分間のシンターを行なうこ
とにより、オーミック電極よりなるソース電極１９及び
ドレイン電極２０を形成する。

【００８７】次に、図２（ｃ）に示すように、シリコン
窒化膜１７の上にフォトリソグラフィ技術によりゲート
電極形成領域が開口した第４のレジストマスク２１を形
成する。

【００８８】次に、図３（ａ）に示すように、ＣＦ₄ ガ
スを用いた反応性ドライエッチング（以下、ＲＩＥと称
する）によってシリコン窒化膜１７に対するドライエッ
チングを行なう。本実施形態においては、シリコン窒化
膜１７の膜厚は０．５μｍであるため、シリコン窒化膜
１７に対するエッチングは約４分３０秒間で完了する。
ところが、第１実施形態においては、シリコン窒化膜１
７に対して６０秒間のオーバーエッチングを行なうこと
により、ゲート電極形成領域のシリコン酸化膜１６の上
層部を除去すると共に活性層１２におけるゲート電極直
下のキャリア濃度を減少させる。この場合、シリコン酸
化膜１６のＲＩＥによるエッチング速度はシリコン窒化
膜１７のＲＩＥによるエッチング速度よりも遅いので、
シリコン酸化膜１６の６０〜８０％程度がエッチングさ
れた状態である。

【００８９】次に、図３（ｂ）に示すように、ＨＦ溶液
によるウェットエッチングによりゲート電極形成領域の
シリコン酸化膜１６を除去する。

【００９０】次に、図３（ｃ）に示すように、酒石酸溶
液によりゲート電極形成領域に対してエッチングを行な
うことにより、リセス構造を形成する。このリセス構造
は、所定の電流値になるよう調整するためのものであっ
て、リセス深さとしては最大１０ｎｍ程度でよい。従来
のリセス深さは５０〜１００ｎｍであるから、本実施形
態のリセス深さは従来のリセス深さと比較して大幅に小
さい。このため、本実施形態においては、リセス深さの
面内バラツキは殆ど問題にならない。

【００９１】次に、図４（ａ）に示すように、ゲート電
極となる金属膜２２を全面に蒸着した後、図４（ｂ）に
示すように、金属膜２２に対するリフトオフを行なうこ
とによりゲート電極２３を形成する。

【００９２】第１実施形態における重要なポイントは、
シリコン窒化膜１７に対してオーバーエッチングを行な
うことによりシリコン酸化膜１６を少しエッチングして
いる点である。このオーバーエッチングにより、エッチ
ング時のダメージがシリコン酸化膜１６を介してチャネ
ル領域となる活性層１２のうちゲート電極２３の直下に
おけるキャリア濃度を減少させ、ゲート・ドレイン間の
耐圧が向上しているものと考えられる。

【００９３】図５は、第１実施形態による電界効果トラ
ンジスタ（ゲート幅：Ｗｇ＝３６ｍｍ、ゲート長：Ｌｇ
＝１．０μｍ）の製造方法において、シリコン窒化膜１
７に対するオーバーエッチング時間と、ソース・ドレイ
ン間に流れる電流値Ｉｄｓｓ及びゲート・ドレイン間に
流れる電流値Ｉｇｄとの関係を示している。尚、ソース
・ドレイン間の電流値Ｉｄｓｓは、ゲートの電位を０
（Ｖ）としたときのものであり、大きいほどパワーＦＥ
Ｔの特性としては良好である。また、ゲート・ドレイン
間の電流値Ｉｇｄは、ゲート・ドレイン間にショットキ
ー逆方向に１５Ｖを印加したときに流れる電流値であ
り、その絶対値が小さいほどゲート・ドレイン間の耐圧
が良好である。

【００９４】図５から明らかなように、シリコン窒化膜
１７に対するオーバーエッチング時間が０〜８０秒の間
ではソース・ドレイン間電流Ｉｄｓｓが殆ど変化せず且
つゲート・ドレイン間電流Ｉｇｄが減少している。しか
しながら、９０秒間のオーバーエッチングを行なうとソ
ース・ドレイン間電流Ｉｄｓｓが急激に減少する。従っ
て、オーバーエッチング時間を８０秒以内とすることに
より、従来のＦＥＴと同等のＦＥＴ特性を維持したま
ま、ゲート・ドレイン間電流Ｉｇｄを１／１０程度に低
減することが可能である。これは、オーバーエッチング
時間の最適化により活性層１２におけるゲート電極直下
部分のキャリア濃度が制御されたためと考えられる。

【００９５】図６は、第１実施形態に係る電界効果トラ
ンジスタの製造方法によって作製されたパワーＦＥＴの
高周波特性の測定結果を示している。

【００９６】図６（ａ），（ｂ）は、デジタル変調を用
いた通信系において最も重要な要素である５０ｋＨｚ，
１００ｋＨｚ離調時の隣接チャネル漏洩電力抑圧比（Ａ
ｄｊ）の測定結果である。ここでＡｄｊとは９００ＭＨ
ｚにおける信号のピークとノイズレベルとの比である。
また、図６（ａ）つまり−５０ｋＨｚのＡｄｊとは９０
０ＭＨｚから５０ｋＨｚ離れた位置におけるノイズの値
を採ったものであり、図６（ｂ）つまり−１００ｋＨｚ
のＡｄｊとは９００ＭＨｚから１００ｋＨｚ離れた位置
におけるノイズの値を採ったものである（図７を参
照）。信号のピークとノイズレベルとの比の絶対値が大
きいものほど良好である。また、ゲート・ドレイン間電
流Ｉｇｄの絶対値が小さいほど良好である。

【００９７】ゲート・ドレイン間電流Ｉｇｄが−６より
も正側のものが良品であるとして良品率を判断すると、
第１実施形態の方法により製造した電界効果トランジス
タは、図６（ａ）において８０％程度が良品となり、図
６（ｂ）においては９０％程度が良品となっている。図
６（ｂ）は、信号のピークから１００ｋＨｚ離れた点に
おけるノイズであるから、良品率は図６（ａ）の場合よ
りも当然に多く９０パーセント程度になっている。この
ように、第１実施形態に係る電界効果トランジスタの製
造方法によると、簡単な構成であるにも拘らずゲート・
ドレイン間電流Ｉｇｄの低減が可能である。つまり、リ
セス深さを低減してもゲート・ドレイン間の耐圧を向上
できるので、リセス深さのバラツキがなくなり、歩留ま
りの大幅な向上を図ることができる。

【００９８】図８は、ゲート・ドレイン間電流Ｉｇｄと
電力付加効率との関係を示している。この電力付加効率
とは、電界効果トランジスタのゲート電極に入力される
電力と、出力電力との比率である。図７からゲート・ド
レイン間電流Ｉｇｄの絶対値の低減に伴って電力付加効
率が向上することが分かり、第１実施形態の方法により
得られる電界効果トランジスタは携帯電話の通話時間の
延長に寄与することができる。

【００９９】ＧａＡｓ基板等の化合物半導体基板を用い
たＭＥＳＦＥＴにおいては、一般に、ゲート電極に加わ
る応力によってピエゾ電荷が生じ、しきい値電圧が変動
することが知られているが、第１実施形態の方法による
と、活性層のうちゲート電極直下の部分のみキャリア濃
度を低くできるので、ピエゾ電荷自体が生じ難く、しき
い値電圧の変動も少なくなっている。

【０１００】図５、図６及び図８に基づく説明から分か
るように、第１実施形態の方法は、ＭＥＳＦＥＴの特性
の安定及び歩留まりの向上に大きな影響を与える。

【０１０１】図９は、電界効果トランジスタの製造工程
の進行に伴って変化するゲート電極に加わる応力の影響
によるＶｔｈ（しきい値電圧）の変動を示している。図
９において、実線は第１実施形態の場合を示し、破線は
従来の方法の場合を示しており、第１実施形態の方法に
よるとＶｔｈの変動を緩和できることが分かる。

【０１０２】尚、第１実施形態においては、シリコン窒
化膜１７に対するオーバーエッチングにより残ったシリ
コン酸化膜１６の下層部をウェットエッチングにより除
去したが、これに代えて、ケミカルドライエッチグ等の
低ダメージなドライエッチングにより除去してもよい。

【０１０３】（第２実施形態）前述した第１実施形態
は、活性層の形成にイオン注入法を用いるＭＥＳＦＥＴ
であったが、本発明は、活性層の形成に結晶成長法を用
いるＭＥＳＦＥＴについても同様の効果が得られる。以
下、結晶成長法を用いたＭＥＳＦＥＴを第２実施形態と
して図１０〜図１２を参照しながら説明する。

【０１０４】まず、図１０（ａ）に示すように、ＭＢＥ
(Molecular beam epitaxy)法によりＧａＡｓ基板３０上
に、不純物としてＳｉが１×１０¹⁷ｃｍ^-3の濃度でドー
ピングされてなるＧａＡｓ活性層３１、及び不純物とし
てＳｉが５×１０¹⁸ｃｍ^-3の濃度でドーピングされてな
るＧａＡｓ高濃度層３２をそれぞれ結晶成長させる。こ
の場合、ＧａＡｓ活性層７１の厚さは０．２μｍであ
り、ＧａＡｓ高濃度層７２の厚さは５０ｎｍである。

【０１０５】次に、図１０（ｂ）に示すように、ＧａＡ
ｓ高濃度層３２上の所定領域に第１のレジストマスク３
３を形成した後、該第１のレジストマスク３３をマスク
にしてＧａＡｓ活性層３１及びＧａＡｓ高濃度層３２を
メサエッチングすることにより、図１０（ｃ）に示すよ
うに、ＦＥＴ領域３４を形成する。

【０１０６】次に、図１１（ａ）に示すように、ＧａＡ
ｓ基板３０の上に全面に亘ってシリコン酸化膜３５及び
シリコン窒化膜３６を順次形成した後、シリコン窒化膜
３６の上にソース・ドレイン形成領域が開口した第２の
レジストマスク３７を形成する。

【０１０７】次に、図１１（ｂ）に示すように、第２の
レジストマスク３７を用いてシリコン酸化膜３５及びシ
リコン窒化膜３６に対してエッチングを行なうことによ
りソース・ドレイン領域形成用の開口部を形成した後、
該開口部に電極用金属を埋め込むことによりソース電極
３８及びドレイン電極３９を形成する。

【０１０８】次に、図１１（ｃ）に示すように、シリコ
ン窒化膜３６の上にゲート電極形成領域が開口した第３
のレジストマスク４０を形成する。

【０１０９】次に、図１２（ａ）に示すように、第３の
レジストマスク４０を用いてシリコン窒化膜３６に対し
てエッチングを行なう。この場合、第１実施形態と同様
に、シリコン窒化膜３６に対して約６０秒のオーバーエ
ッチングを行なうことにより、シリコン窒化膜３６と共
にシリコン酸化膜３５の上層部を除去する。この場合、
シリコン窒化膜３６に対するオーバーエッチングの効果
は、ＧａＡｓ高濃度層３２のみでなくＧａＡｓ活性層３
１にも及んでいる。

【０１１０】次に、図１２（ｂ）に示すように、ウェッ
トエッチングによってシリコン酸化膜３６の下層部を除
去した後、ＧａＡｓ高濃度層３２に対してリセスエッチ
ングを行なう。ここで、ＧａＡｓ高濃度層３２を除去す
るのは、電界効果トランジスタのしきい値電圧を所定の
ものに調整するためである。

【０１１１】次に、図１２（ｃ）に示すように、ゲート
電極形成領域の開口部に電極用金属を埋め込むことによ
りＧａＡｓ活性層３１の上にゲート電極４１を形成する
と、電界効果トランジスタが完成する。

【０１１２】第２実施形態においては、活性層の形成に
エピタキシャル成長法を用いたが、エピタキシャル成長
法を用いる利点は、活性層の厚さ及び濃度の制御が容易
なために、設計通りのＦＥＴを製造し易いことである。

【０１１３】尚、前記各実施形態においては、活性層は
ｎ型単独の構造であったが、これに代えて、(1) ｎ型活
性層の下にｐ型の層を埋め込み、ｐｎ接合によりできた
空乏層を利用してｎ型活性層を実効的に薄くできるｐ層
埋め込み構造、又は、(2) ｐ型活性層を用いる構造の場
合にも、前記各実施形態の方法を適用できることは言う
までもない。

【０１１４】（第３実施形態）前記第１及び第２実施形
態においては、絶縁層は２層であったが、絶縁層が１層
の場合にも本発明の技術的思想は適用可能である。絶縁
層が１層の場合を第３実施形態として、図１３〜図１６
を参照しながら説明する。

【０１１５】まず、図１３（ａ）に示すように、ＧａＡ
ｓ基板５０の一主面上に第１のレジストマスク５１を形
成した後、該第１のレジストマスク５１を用いてＧａＡ
ｓ基板５０の所定領域にＳｉイオンを加速電圧８０ｋｅ
Ｖで注入してｎ型の活性層５２を形成する。

【０１１６】次に、図１３（ｂ）に示すように、ＧａＡ
ｓ基板５０の一主面上に第２のレジストマスク５３を形
成した後、該第２のレジストマスク５３を用いて活性層
５２の所定領域にＳｉイオンを１５０ｋｅＶで注入して
ｎ⁺ 型のソース領域５４及びドレイン領域５５を形成す
る。

【０１１７】次に、図１３（ｃ）に示すように、ＧａＡ
ｓ基板５０の一主面上に全面に亘って例えばシリコン酸
化膜よりなる第１の絶縁膜５６を堆積した後、該第１の
絶縁膜５６を保護膜としてアニール処理を行なうことに
より、すでに注入されたＳｉを活性化させる。

【０１１８】次に、図１４（ａ）に示すように、第１の
絶縁膜５６を除去した後、ＧａＡｓ基板５０の一主面上
に全面に亘って例えばシリコン窒化膜よりなる第２の絶
縁膜５７を堆積した後、該第２の絶縁膜５７の上にソー
ス・ドレイン電極形成領域が開口した第３のレジストマ
スク５８を形成する。

【０１１９】次に、図１４（ｂ）に示すように、第３の
レジストマスク５８を用いて第２の絶縁膜５７に対して
エッチングを行なうことにより開口部を形成する。その
後、前記開口部に電極形成用金属を堆積することにより
ソース電極５９及びドレイン電極６０を形成する。

【０１２０】次に、図１４（ｃ）に示すように、第２の
絶縁膜５７の上にゲート電極形成領域が開口した第４の
レジストマスク６１を形成する。

【０１２１】次に、図１５（ａ）に示すように、反応性
ドライエッチングにより第２の絶縁膜５７に対してエッ
チングを行なう。この場合、ゲート電極形成領域の第２
の絶縁膜５７の膜厚が３０ｎｍ程度になったところでエ
ッチングを終了する。この膜厚は、反応性ドライエッチ
ングにより活性層５２におけるゲート電極直下のキャリ
ア濃度を減少させる程度である。これにより、活性層５
２におけるゲート電極直下の部分に好影響を及ぼし、電
界効果トランジスタのゲート・ドレイン間の耐圧が向上
する。従って、反応性ドライエッチング時に残す第２の
絶縁膜５７の膜厚は実験により適宜選択することが好ま
しい。

【０１２２】次に、図１５（ｂ）に示すように、反応性
ドライエッチング時に残った第２の絶縁膜５７をウェッ
トエッチングによって除去する。この際、ウェットエッ
チングのエッチング液がＧａＡｓ基板５０の一主面に平
行な方向に浸透するため、第２の絶縁膜５７に対するサ
イドエッチングも同時に行なわれる。このため、第２の
絶縁膜５７におけるゲート電極形成領域の開口部は図１
５（ｂ）に示すような形状になる。

【０１２３】次に、図１５（ｃ）に示すように、ＧａＡ
ｓ基板５０に対するリセスエッチングを行なってリセス
構造を形成する。

【０１２４】次に、図１６（ａ）に示すように、ゲート
電極となる金属膜６２を全面に蒸着した後、図１６
（ｂ）に示すように、金属膜６２に対するリフトオフを
行なうことによりゲート電極６３を形成すると、電界効
果トランジスタが得られる。

【０１２５】このように、絶縁膜を１層にした製造方法
によっても、第１実施形態と同様の特性を得ることがで
きる。

【０１２６】尚、第３実施形態においては、反応性ドラ
イエッチング時に残った第２の絶縁膜５７の除去にウェ
ットエッチングを用いたが、これに代えて、ケミカルド
ライエッチグ等の低ダメージなドライエッチングを用い
ることも可能である。

【０１２７】また、第３実施形態においては、第１の絶
縁膜５６を保護膜としてアニール処理を行なったが、保
護膜を用いることなくアニール処理を行なってもよい。

【０１２８】さらに、第３実施形態においては、第１の
絶縁膜５６としてシリコン酸化膜を用い、第２の絶縁膜
５７としてシリコン窒化膜を用いたが、これらは適宜変
更可能である。

【０１２９】（第４実施形態）次に、第４実施形態で
は、本発明の技術的思想をセルフアライメント型ＭＥＳ
ＦＥＴに適用した例について説明する。図１７（ａ）〜
（ｃ）及び図１８（ａ）〜（ｄ）は、第４実施形態に係
る製造工程における半導体装置の断面図である。

【０１３０】まず、図１７（ａ）に示すように、半絶縁
性ＧａＡｓ基板７０の一主面上に、スパッタ法により厚
み６ｎｍのＷＳｉ膜７１ａを堆積する。そして、ＷＳｉ
膜７１ａの上に、フォトリソグラフィー工程を利用し、
ＦＥＴの活性層を形成しようとする部分が開口した第１
のレジストマスク７２を形成し、これを用いて、Ｓｉイ
オンを加速電圧３０ｋｅＶで注入して活性層７４ａを形
成する。

【０１３１】次に、図１７（ｂ）に示すように、半絶縁
性ＧａＡｓ基板７０の上に、ゲートを形成しようとする
領域が開口した第２のレジストマスク７３を形成し、こ
のレジストマスク７３を用いて、Ｂイオンを前記Ｓｉイ
オン注入時における加速電圧よりも弱い加速電圧１０ｋ
ｅＶで注入する。このイオン注入によって、半絶縁性Ｇ
ａＡｓ基板７０の結晶構造に乱れが生じ、イオンが注入
された部分が高抵抗化される。つまり、活性層７４ａの
中央付近に、活性層７４ａよりも浅く高抵抗層７５が形
成される。

【０１３２】次に、図１７（ｃ）に示すように、第２の
レジストマスク７３を残したままで全面上にＡｕ膜を蒸
着により堆積した後、リフトオフを行なって、Ａｕから
なるゲート上金属膜７６を形成する。

【０１３３】次に、図１８（ａ）に示すように、ゲート
上金属膜７６をマスクとして、ＷＳｉ膜７１ａに対して
ＣＦ4 ガスを用いた反応性イオンエッチングを行い、ゲ
ート上金属膜７１ａと同じ平面形状を有するゲート電極
７１を形成する。

【０１３４】次に、フォトリソグラフィー工程を利用
し、半絶縁性基板ＧａＡｓ基板７０上に、前記活性層７
４ａの上方となる部分が開口した第３のレジストマスク
７８を形成した後、Ｓｉイオンを加速電圧１００ｋｅＶ
で注入してｎ⁺ 型領域であるソース領域８０及びドレイ
ン領域８１を形成する。このとき、Ｓｉイオンの加速電
圧は、活性層７４ａの形成時におけるイオン注入の加速
電圧よりも大きいので、ソース領域８０及びドレイン領
域８１は、活性層７４ａよりも深く形成される。そし
て、活性層７４ａのうちゲート電極７１の下方つまり高
抵抗層７５の直下に位置する部分がチャネル領域７４と
して残存する。

【０１３５】次に、図１８（ｃ）に示すように、第３の
レジストマスク７８を除去してアニールを行い、注入さ
れたＳｉを活性化させる。

【０１３６】最後に、図１８（ｄ）に示すように、Ｓｉ
Ｎ膜８４を堆積した後、フォトリソグラフィー工程を用
いて、ＳｉＮ膜８４のソース領域８０及びドレイン領域
８１の上方となる部分の一部を開口する。そして、この
開口部にＡｕＧｅ・Ｎｉ・Ａｕを真空蒸着し、Ａｒガス
雰囲気中４５０℃で３分間シンターを行なって、ソース
領域８０及びドレイン領域８１の直上にそれぞれオーミ
ック電極であるソース電極８２及びドレイン電極８３を
形成する。これにより、ＭＥＳＦＥＴが形成される。

【０１３７】図１８（ｄ）に示す構造を有するセルフア
ライメント型ＭＥＳＦＥＴにおいては、特にゲート電極
７１の下方における半絶縁性ＧａＡｓ基板７０内のキャ
リア濃度が特徴的な分布を示す。以下、その点について
考察を行なう。

【０１３８】図１９は、本実施形態における厚みが６ｎ
ｍのＷＳｉ膜を介してスルー注入を行なった場合（高抵
抗層は形成されていない状態）のキャリアプロファイル
と、ベアー注入（ＷＳｉ＝０ｎｍ）を行なった場合のキ
ャリアプロファイルとを示し、いずれもＳＩＭＳ分析を
行なった結果得られたものである。同図において、横軸
は半絶縁性ＧａＡｓ基板の表面からの深さを示し、縦軸
はｎ型キャリア濃度を示す。両者のキャリアプロファイ
ルを比較すればわかるように、本実施形態では、不純物
濃度が濃い領域の深さが浅く、急峻なキャリアプロファ
イルが得られる。これは、チャネル領域の厚さが極めて
薄くできることを意味し、チャネル領域の厚さに逆比例
するＫ値が増大し、かつ伝達コンダクタンスｇｍも増大
することになる。

【０１３９】したがって、本実施形態では、図１７
（ａ）に示す活性層７４ａの形成工程でＷＳｉ膜７１ａ
を介してＳｉイオンのスルー注入を行なっているので、
チャネル領域７４において急峻な注入プロファイルが得
られ、伝達コンダクタンスｇｍやＫ値の高い高性能なＭ
ＥＳＦＥＴが実現できる。

【０１４０】一方、図１８（ｂ）に示す工程によって、
ゲート電極７１の直下となる領域には高抵抗層７５が形
成されているので、高いゲート・ドレイン間耐圧ＢＶｇ
ｄをも有する。

【０１４１】すなわち、本実施形態では、一般的にはト
レードオフの関係にあるｇｍ，Ｋ値の向上とゲート・ド
レイン間耐圧の向上という２つの効果を同時に実現する
ことができるのである。加えて、低キャリア濃度層であ
る高抵抗層７５を介して、チャネル領域８４がゲート電
極と隔てられているので、ピエゾ電荷の発生も抑制さ
れ、ＦＥＴの性能が向上する。

【０１４２】なお、前記図３２に示すようなＬＤＤ構造
を有するＭＥＳＦＥＴにおいて、本実施形態のような不
純物イオンのスルー注入とゲート直下における高抵抗層
の形成とを行なうことによっても、本実施形態と同様の
効果を得ることができる。特に、その場合、ＬＤＤ構造
によるＭＥＳＦＥＴの微細化，耐圧特性の向上を図るこ
とができる利点がある。ただし、図３２に示すような非
対称構造に限定されるものではない。

【０１４３】また、スルー注入を行なう場合、必ずしも
本実施形態のようにＷＳｉ膜７１ａを用いる必要はな
く、他の金属膜や絶縁膜等で不純物イオンの注入エネル
ギーを一定割合だけ低減する機能を有する膜を用いるこ
とにより、同様の効果を得ることができる。

【０１４４】なお、本実施形態では、ＭＥＳＦＥＴの活
性層７４ａを不純物イオンの注入により形成したが、エ
ピタキシャル結晶成長の際の不純物導入によって活性層
７４ａを形成しても、その後、高抵抗層７５を形成する
ことによって得られる効果が低減されることはない。

【０１４５】また、本実施形態では、ソース・ドレイン
領域及びチャネル領域を全てｎ型領域で形成したｎチャ
ネル型ＭＥＳＦＥＴについて説明したが、ｐ層埋め込み
構造からなる活性層を有するＭＥＳＦＥＴやｐチャネル
型ＭＥＳＦＥＴについても、不純物イオンのスルー注入
や高抵抗層の形成によって本実施形態と同様の効果を得
ることは言うまでもない。

【０１４６】（第５実施形態）次に、本発明の技術的思
想をｐｎ接合ゲートＦＥＴ（以下、ＪＦＥＴという）に
適用した例である第５実施形態について説明する。図２
０（ａ）〜（ｃ）及び図２１（ａ）〜（ｄ）は、第５実
施形態に係る製造工程における半導体装置の断面図であ
る。

【０１４７】まず、図２０（ａ）〜（ｃ）に示す工程に
おいて、前記第４実施形態における図１７（ａ）〜
（ｃ）に示す工程とほぼ同様の処理を行なう。ただし、
本実施形態では、図２０（ｂ）に示す工程において、レ
ジストマスク７３を用いて、ＷＳｉ膜７１ａを介してＭ
ｇイオンのスルー注入を行ない、活性層７４ａの中央付
近に活性層７４ａよりも浅くｐ型領域９０を形成する。

【０１４８】その後、図２１（ａ）〜（ｄ）に示す工程
では、前記第４実施形態における図１８（ａ）〜（ｄ）
に示す工程と同様の処理を行なう。ただし、図２１
（ｃ）に示す工程では、レジストマスク７８を除去した
後、アニールを行なって、注入されたＳｉ・Ｍｇを活性
化させる。

【０１４９】以上の工程によって、本実施形態では、最
終的に、図２１（ｄ）に示すように、半絶縁性ＧａＡｓ
基板７０に、ゲート電極７１と、それぞれｎ+ 型領域で
あるソース領域８０及びドレイン領域８１と、低濃度の
ｎ型領域であるチャネル領域７４と、このチャネル領域
７４の直上かつゲート電極７１直下のｐ型領域９０とを
有するＪＦＥＴが形成される。

【０１５０】図２１（ｄ）に示す構造を有するＪＦＥＴ
においては、前記第４実施形態と同様に不純物イオンの
スルー注入によるＪＦＥＴの性能の向上効果が得られる
とともに、ゲート電極７１が直下のｐ型領域９０に対し
てセルフアライン的に形成されるため、高い均一性を有
するＪＦＥＴが容易に実現される。特に、ゲート電極７
１の直下にチャネル領域７４のキャリアとは逆導電型の
電荷が存在することにより、ピエゾ電荷の発生を効果的
に防止することができる。

【０１５１】なお、前記図３２に示すようなＬＤＤ構造
を有するＭＥＳＦＥＴのチャネル領域２３３の代わり
に、本実施形態のような不純物イオンのスルー注入によ
るチャネル領域７４と、ゲート電極７１直下のｐ型領域
９０とを形成することによっても、本実施形態と同様の
効果を得ることができる。特に、その場合、ＬＤＤ構造
によるＪＦＥＴの微細化，耐圧特性の向上を図ることが
できる利点がある。ただし、図３２に示すような非対称
構造に限定されるものではない。

【０１５２】また、スルー注入を行なう場合、必ずしも
本実施形態のようにＷＳｉ膜７１ａを用いる必要はな
く、他の金属膜や絶縁膜等で不純物イオンの注入エネル
ギーを一定割合だけ低減する機能を有する膜を用いるこ
とにより、同様の効果を得ることができる。

【０１５３】さらに、本実施形態では、ＪＦＥＴの活性
層７４ａを不純物イオンの注入により形成したが、エピ
タキシャル結晶成長の際の不純物導入によって活性層７
４ａを形成しても、その後、ｐ型領域９０を形成するこ
とによって得られる効果が低減されることはない。

【０１５４】また、本実施形態では、ソース・ドレイン
領域及びチャネル領域を全てｎ型領域で形成したｎチャ
ネル型ＪＦＥＴについて説明したが、ｐ層埋め込み構造
からなる活性層を有するＪＦＥＴやｐチャネル型ＪＦＥ
Ｔについても、不純物イオンのスルー注入や高抵抗層の
形成によって本実施形態と同様の効果を得ることは言う
までもない。

【０１５５】（第６実施形態）次に、本発明の技術的思
想をｐｉｎ接合ゲートＦＥＴ（以下、ｐｉｎＦＥＴとい
う）に適用した例である第６実施形態について説明す
る。図２２（ａ）〜（ｃ）、図２３（ａ）〜（ｃ）及び
図２４（ａ），（ｂ）は、本実施形態に係る製造工程に
おける半導体装置の断面図である。

【０１５６】まず、図２２（ａ），（ｂ）に示す工程
で、前記第４実施形態における図１７（ａ），（ｂ）に
示す工程とほぼ同様の処理を行なう。ただし、図２２
（ｂ）に示す工程では、レジストマスク７３を用いてＢ
イオンを加速電圧１５ｋｅＶで注入し、第４実施形態よ
りは深くかつ広く高抵抗層７５を形成する。

【０１５７】次に、図２２（ｃ）に示すように、図２２
（ｂ）で用いた第２のレジストマスク７３の開口部より
も狭い開口部を有する第３のレジストマスク７８を形成
し、この第３のレジストマスク７８を用いて、Ｍｇイオ
ンを加速電圧１０ｋｅＶで注入し、高抵抗層７５内にｐ
型領域９０を形成する。すなわち、活性層７４ａの中央
付近に活性層７４ａよりも浅い高抵抗層７５が形成さ
れ、さらに高抵抗層７５の中央付近に高抵抗層７５より
も浅いｐ型領域９０が形成されている。

【０１５８】次に、図２３（ａ）〜（ｃ）に示す工程に
おいて、それぞれ前記第４実施形態の図１７（ｃ）、図
１８（ａ），（ｂ）に示す工程とほぼ同様の処理を行な
って、ｐ型領域９０の直上にＷＳｉからなるゲート電極
７１とＡｕからなるゲート上金属膜７６とを形成すると
ともに、高抵抗層７５の両側にｎ⁺ 型領域であるソース
領域８０及びドレイン領域８１を形成する（図２３
（ｃ）参照）。ただし、本実施形態では、図２３（ｃ）
に示す工程において使用される第４のレジストマスク９
１は、ゲート電極７１及びゲート上金属膜７６の両側方
で高抵抗層７５の上方に相当する部分をも覆っている。

【０１５９】次に、図２４（ａ），（ｂ）に示す工程に
おいて、前記第４実施形態における図１８（ｃ），
（ｄ）に示す工程と同様の処理を行なう。つまり、半絶
縁性ＧａＡｓ基板７０内に注入されたＳｉ・Ｍｇを活性
化させ、ソース領域８０及びドレイン領域８１の直上に
それぞれにソース電極・ドレイン電極８２，８３を形成
する。以上により、ｐｉｎＦＥＴが形成される。

【０１６０】図２４（ｃ）に示すｐｉｎＦＥＴでは、前
記第４，５実施形態と同様に不純物イオンのスルー注入
によるｐｉｎＦＥＴの性能の向上効果が得られるととも
に、ｉ層（高抵抗層７５）の幅や深さを任意に変更可能
なため、設計の自由度の高いＦＥＴが容易に実現でき
る。

【０１６１】なお、前記図３２に示すようなＬＤＤ構造
を有するＭＥＳＦＥＴのチャネル領域２３３の代わり
に、本実施形態のような不純物イオンのスルー注入によ
るチャネル領域７４と、高抵抗層７５と、ゲート電極７
１直下のｐ型領域９０とを形成することによっても、本
実施形態と同様の効果を得ることができる。特に、その
場合、ＬＤＤ構造によるｐｉｎＦＥＴの微細化，耐圧特
性の向上を図ることができる利点がある。ただし、図３
２に示すような非対称構造に限定されるものではない。

【０１６２】また、スルー注入を行なう場合、必ずしも
本実施形態のようにＷＳｉ膜７１ａを用いる必要はな
く、他の金属膜や絶縁膜等で不純物イオンの注入エネル
ギーを一定割合だけ低減する機能を有する膜を用いるこ
とにより、同様の効果を得ることができる。

【０１６３】さらに、本実施形態では、ｐｉｎＦＥＴの
活性層７４ａを不純物イオンの注入により形成したが、
エピタキシャル結晶成長の際の不純物導入によって活性
層７４ａを形成しても、その後、ｐ型領域９０を形成す
ることによって得られる効果が低減されることはない。

【０１６４】また、本実施形態では、ソース・ドレイン
領域及びチャネル領域を全てｎ型領域で形成したｎチャ
ネル型ｐｉｎＦＥＴについて説明したが、ｐ層埋め込み
構造からなる活性層を有するｐｉｎＦＥＴやｐチャネル
型ｐｉｎＦＥＴについても、不純物イオンのスルー注入
や高抵抗層の形成によって本実施形態と同様の効果を得
ることは言うまでもない。

【０１６５】なお、本実施形態では、図２３（ｃ）に示
す工程において、半絶縁性ＧａＡｓ基板７０の活性層７
４ａ以外の領域だけでなく、ゲート電極７１及びゲート
上金属膜７６の両側方で高抵抗層７５の上方に相当する
部分をも覆うレジストマスクを用いたが、ゲート電極７
１及びゲート上金属膜７６の両側には、シリコン窒化膜
等を堆積した後異方性エッチングを行なってサイドウォ
ールを形成してもよい。その場合にも、シリコン窒化膜
を堆積する厚みを変更することで、高抵抗層７５の幅を
ある程度調整することは可能であるとともに、ソース領
域８０及びドレイン領域８１の内方側端部をゲート電極
７１に対してセルフアライン的に規定することができ
る。

【０１６６】また、図２２（ｂ）に示す工程で使用する
第２のレジストマスク７３の代わりに、図２２（ａ）で
用いた第１のレジストマスク７２をそのまま用いて、当
初は活性層７４ａの直上を全て高抵抗層７５としてお
き、図２３（ｃ）に示す工程で、ソース領域８０及びド
レイン領域８１の形成のための不純物イオンの注入によ
って、高抵抗層７５を狭めるようにしてもよい。

【０１６７】さらに、実施形態の図示は省略するが、上
記第６実施形態におけるｐ型領域９０の代わりにｎ型領
域を形成することで、ｎ型領域と側方のドレインとの間
には高抵抗層を存在させて耐圧を高く維持しながら、ｎ
型領域と下方のチャネル領域との距離を適宜調整して駆
動力の高いＦＥＴを容易に形成することができる。

【０１６８】（第７実施形態）次に、第７実施例では、
本発明の技術的思想をゲート長よりも広いダメージ層を
有するＭＥＳＦＥＴに適用した例について説明する。図
２５（ａ）〜図２５（ｅ）は、第７実施形態に係る製造
工程における半導体装置の断面図である。

【０１６９】まず、図２５（ａ）に示すように、半絶縁
性ＧａＡｓ基板１００の一部に、活性層１０２と、ソー
ス領域１０４と、ドレイン領域１０５と、シリコン酸化
膜１０６と、シリコン窒化膜１０７と、ソース電極１０
９と、ドレイン電極１１０ととを形成する。この状態に
至るまでの工程は、上記各実施形態からも容易に理解で
きるので、図示及び説明を省略する。

【０１７０】次に、図２５（ｂ）に示すように、フォト
リソグラフィー技術により上記活性層１０２の一部（両
端部を除く部分）の上方のみが開口された第１のレジス
トマスク１０８を形成する。この開口部にはゲート形成
領域が含まれている。

【０１７１】次に、図２５（ｃ）に示すように、ＲＩＥ
によりシリコン窒化膜１０７及びシリコン酸化膜１０６
に対するドライエッチングを行う。このとき、本実施形
態において当初形成されたシリコン酸化膜１０６の厚み
は５０ｎｍ程度であり、ドライエッチングされた後のシ
リコン酸化膜１０６の厚みは数オングストローム〜２０
ｎｍ程度である。そして、このドライエッチングによっ
て前記第１実施形態と同様に、第１のレジストマスク１
０８の開口部下方において活性層１０２の表面付近にダ
メージ層Ｒｄｍが形成されている。

【０１７２】次に、図２５（ｄ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。この状態で、ＨＦ溶液によるウエットエッチングに
よりゲート電極形成領域のシリコン酸化膜１０６を除去
する。その後、酒石酸溶液によりゲート電極形成領域の
ＧａＡｓ基板１００をエッチングしてリセス構造を形成
する。このとき、活性層１０２のダメージ層Ｒｄｍのご
く表面近傍の部分は除去されるが、活性層１０２の表面
領域にはダメージ層Ｒｄｍが残存している。

【０１７３】次に、図２５（ｅ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。

【０１７４】本実施形態のポイントは、図２５（ｅ）に
示す状態で、活性層１０２の表面領域において、ゲート
電極１１３の直下だけでなくゲート電極１１３よりも広
い表面領域にダメージ層Ｒｄｍ（低キャリア濃度層）が
形成されていることである。本実施形態によって形成さ
れたＭＥＳＦＥＴは、ダメージ層Ｒｄｍがゲート電極１
１３と特にドレイン領域との間の表面領域に形成されて
いるので、さらに高いゲート−ドレイン耐圧（ＢＶｇ
ｄ）とを発揮することができる。

【０１７５】（第８実施形態）次に、第８実施例では、
本発明の技術的思想をオフセット形ＭＥＳＦＥＴに適用
した例について説明する。図２６（ａ）〜図２６（ｅ）
は、第８実施形態に係る製造工程における半導体装置の
断面図である。

【０１７６】まず、図２６（ａ）〜図２６（ｃ）に示す
工程では、前記第７実施形態における図２５（ａ）〜図
２５（ｃ）に示す工程と同じ処理を行う。

【０１７７】本実施形態においても、当初形成されたシ
リコン酸化膜１０６の厚みは５０ｎｍ程度であり、図２
６（ｃ）に示すドライエッチングされた後のシリコン酸
化膜１０６の厚みは数オングストローム〜２０ｎｍ程度
である。そして、第１のレジストマスク１０８の開口部
下方において活性層１０２の表面付近にダメージ層Ｒｄ
ｍが形成されている。

【０１７８】次に、図２６（ｄ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。このとき、第２のレジストマスク１１１の開口部
は、ドレイン領域１０５から遠く離れた活性層１０２の
上からソース領域１０４上方のシリコン窒化膜１０７に
跨がる程度まで、ソース領域１０４側に偏るように形成
されている。この状態で、ＨＦ溶液によるウエットエッ
チングによりゲート電極形成領域のシリコン酸化膜１０
６を除去する。その後、酒石酸溶液によりゲート電極形
成領域のＧａＡｓ基板１００をエッチングしてリセス構
造を形成する。このとき、活性層１０２のダメージ層Ｒ
ｄｍの一部は除去されるが、活性層１０２の表面付近に
はキャリア濃度の低いダメージ層Ｒｄｍが残存してい
る。

【０１７９】次に、図２６（ｅ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。
その結果、ゲート電極１１３は、ソース領域１０４側で
はシリコン窒化膜１０７の開口部の端部に自己整合的に
形成される。言い換えると、ゲート電極１１３はダメー
ジ層Ｒｄｍのソース側端部付近の上に形成されている。

【０１８０】本実施形態のポイントは、図２６（ｅ）に
示す状態で、ゲート電極１１３の直下の活性層１０２に
ダメージ層Ｒｄｍ（低キャリア濃度層）が形成されてい
ることと、ゲート電極１１３が第１，第２絶縁膜１０
６，１０７の開口端に自己整合的に形成されたオフセッ
ト型構造をしていることである。本実施形態によって形
成されたＭＥＳＦＥＴは、ダメージ層Ｒｄｍの形成によ
り前述のような第７実施形態と同様の利点を有するとと
もに、このようなオフセット型ゲート構造により、顕著
に低いソース抵抗と顕著に高いゲート−ドレイン耐圧
（ＢＶｇｄ）とを発揮することができる。

【０１８１】（第９実施形態）次に、第９実施例では、
本発明の技術的思想を２種類の低キャリア濃度層を有す
るＭＥＳＦＥＴに適用した例について説明する。図２７
（ａ）〜図２７（ｅ）は、第９実施形態に係る製造工程
における半導体装置の断面図である。

【０１８２】まず、図２７（ａ），図２７（ｂ）に示す
工程では、前記第７実施形態における図２５（ａ）〜図
２５（ｃ）に示す工程と同じ処理を行う（図２５（ｂ）
に示す状態は図示を省略する）。

【０１８３】本実施形態において、図２７（ｂ）に示す
状態で、第１のレジストマスク１０８の開口部下方にお
いて活性層１０２の表面付近に第１ダメージ層Ｒｄｍ１
が形成されている。

【０１８４】次に、図２７（ｃ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。この状態で、ＨＦ溶液によるウエットエッチングに
よりゲート電極形成領域のシリコン酸化膜１０６を除去
する。その後、酒石酸溶液によりゲート電極形成領域の
ＧａＡｓ基板１００をエッチングしてリセス構造を形成
する。このとき、第１ダメージ層Ｒｄｍ１のごく表面近
傍の部分は除去されるが、活性層１０２の表面領域には
第１ダメージ層Ｒｄｍ１が残存している。

【０１８５】次に、図２７（ｄ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。

【０１８６】次に、図２７（ｅ）に示すように、ＲＩＥ
によりシリコン酸化膜１０６の表面が露出している部分
のドライエッチングを行う。ただし、シリコン酸化膜１
０６を全て除去するのではなく、上層部のみを除去する
程度にドライエッチングを行う。このとき、図２７
（ｂ）に示す工程で形成された第１ダメージ層Ｒｄｍ１
のうちゲート電極１１３の直下の領域を除く部分のキャ
リア濃度がさらに低減され、キャリア濃度が極めて低い
第２ダメージ層Ｒｄｍ２が形成される。

【０１８７】本実施形態のポイントは、図２７（ｅ）に
示す状態で、ゲート電極１１３の直下の活性層１０２に
第１ダメージ層Ｒｄｍ１（第１低キャリア濃度層）が形
成されていることと、ゲート電極１１３の両側方の活性
層１０２に第２ダメージ層Ｒｄｍ２（第２低キャリア濃
度層）が形成されていることである。本実施形態によっ
て形成されたＭＥＳＦＥＴは、第１ダメージ層Ｒｄｍの
形成により前述のような第１実施形態及び第７実施形態
の利点を併せもつとともに、極めてキャリア濃度が低い
第２ダメージ層Ｒｄｍ２によって活性層１０２の電界が
緩和されるので、ＭＥＳＦＥＴのゲート−ドレイン耐圧
（ＢＶｇｄ）が飛躍的に向上する。

【０１８８】（第１０実施形態）次に、第１０実施例で
は、本発明の技術的思想を２種類の低キャリア濃度層を
有する第２のオフセット形ＭＥＳＦＥＴに適用した例に
ついて説明する。図２８（ａ）〜図２８（ｅ）は、第１
０実施形態に係る製造工程における半導体装置の断面図
である。

【０１８９】まず、図２８（ａ），図２８（ｂ）に示す
工程では、前記第８実施形態における図２６（ａ）〜図
２６（ｃ）に示す工程と同じ処理を行う（図２６（ｂ）
に示す状態は図示を省略する）。

【０１９０】本実施形態において、図２８（ｂ）に示す
ドライエッチングされた後のシリコン酸化膜１０６の厚
みは数オングストローム〜２０ｎｍ程度である。そし
て、第１のレジストマスク１０８の開口部下方において
活性層１０２の表面付近に第１ダメージ層Ｒｄｍ１が形
成されている。

【０１９１】次に、図２８（ｃ）に示すように、第１の
レジストマスク１０８を除去した後、ゲート電極形成領
域が開口された第２のレジストマスク１１１を形成す
る。このとき、第２のレジストマスク１１１の開口部
は、ドレイン領域１０５から遠く離れた活性層１０２の
上からソース領域１０４上方のシリコン窒化膜１０７に
跨がる程度まで、ソース領域１０４側に偏るように形成
されている。この状態で、ＨＦ溶液によるウエットエッ
チングによりゲート電極形成領域のシリコン酸化膜１０
６を除去する。その後、酒石酸溶液によりゲート電極形
成領域のＧａＡｓ基板１００をエッチングしてリセス構
造を形成する。このとき、活性層１０２の第１ダメージ
層Ｒｄｍ１の一部は除去されるが、活性層１０２の表面
領域には第１ダメージ層Ｒｄｍ１が残存している。

【０１９２】次に、図２８（ｄ）に示すように、ゲート
電極となる金属膜を堆積した後、金属膜に対するリフト
オフを行うことにより、ゲート電極１１３を形成する。
その結果、ゲート電極１１３は、ソース領域１０４側で
はシリコン窒化膜１０７の開口部の端部に自己整合的に
形成される。言い換えると、ゲート電極１１３は第１ダ
メージ層Ｒｄｍ１のソース側端部の領域上に形成されて
いる。

【０１９３】次に、図２８（ｅ）に示すように、ＲＩＥ
によりシリコン酸化膜１０６の表面が露出している部分
のドライエッチングを行う。ただし、シリコン酸化膜１
０６を全て除去するのではなく、上層部のみを除去する
程度にドライエッチングを行う。このとき、図２８
（ｂ）に示す工程で形成された第１ダメージ層Ｒｄｍ１
のうちゲート電極１１３の直下の領域を除く部分のキャ
リア濃度がさらに低減され、キャリア濃度が極めて低い
第２ダメージ層Ｒｄｍ２が形成される。

【０１９４】本実施形態のポイントは、図２８（ｅ）に
示す状態で、ゲート電極１１３よりも広い活性層１０２
の表面領域に第１ダメージ層Ｒｄｍ１（第１低キャリア
濃度層）が形成されていることと、ゲート電極１１３が
活性層１０２のソース側端部の領域上に第１，第２絶縁
膜の開口端に対して自己整合的に形成されたオフセット
型構造をしていることと、ゲート電極１１３の一側方の
活性層１０２に第２ダメージ層Ｒｄｍ２（第２低キャリ
ア濃度層）が形成されていることである。本実施形態に
よって形成されたＭＥＳＦＥＴは、ダメージ層Ｒｄｍの
形成により前述のような第１実施形態及び第７実施形態
の利点を併せもつとともに、極めてキャリア濃度が低い
第２ダメージ層Ｒｄｍ２によって活性層１０２の電界が
緩和されるので、ＭＥＳＦＥＴのゲート−ドレイン耐圧
（ＢＶｇｄ）が飛躍的に向上する。

【０１９５】なお、前記第１〜第１０実施形態におい
て、低キャリア濃度層の深さは２０〜５０ｎｍ程度が好
ましく、活性層の低キャリア濃度層を除くチャネル部分
の厚みは８０〜１５０ｎｍ程度が好ましく、活性層にお
けるキャリアの濃度は１〜３×１０¹⁷ｃｍ^-3程度が好ま
しい。また、低キャリア濃度層におけるキャリアの濃度
は１０¹⁶以下が好ましく、さらに５×１０¹⁴〜５×１０
¹⁵の範囲にあることがより好ましい。

【０１９６】

【発明の効果】請求項１の発明に係る半導体装置の製造
方法によれば、ゲート電極直下におけるＦＥＴの動作に
寄与するキャリアの濃度を低減することにより、従来と
同等のゲート・ドレイン耐圧を確保しつつソース電極と
ドレイン電極との間隔を縮小することができるため、Ｆ
ＥＴの面積を縮小できるので、製造コストの低減を図る
ことができる。また、活性層におけるゲート電極直下部
分のみのキャリア濃度を低減できるので、ピエゾ電荷が
生じ難くなり、しきい値電圧が変動し難い。このため、
ＦＥＴの特性が安定すると共に歩留まりが向上する。

【０１９７】請求項２の発明に係る半導体装置の製造方
法によれば、ＦＥＴのゲート電極の直下かつチャネル領
域の上に高抵抗層が形成されるので、ゲート・ドレイン
間耐圧の顕著な向上を図ることができる。

【０１９８】請求項３の発明に係る半導体装置の製造方
法によれば、ＦＥＴのゲート電極の直下かつチャネル領
域の上にチャネル領域とは逆導電型の不純物拡散層が形
成されるので、高いｇｍ，Ｋ値と高い均一性とを有する
ｐｎ接合ゲートＦＥＴを形成の容易化を図ることができ
る。

【０１９９】請求項４の発明に係る半導体装置の製造方
法によれば、ＦＥＴのゲート電極の下方に、チャネル領
域と、その上の高抵抗層と、さらにその上のチャネル領
域とは逆導電型の不純物拡散層とが形成されるので、ｐ
ｉｎ接合ゲートＦＥＴにおけるｇｍ，Ｋ値の向上と設計
の自由度の拡大とを図ることができる。

【０２００】請求項５の発明に係る半導体装置の製造方
法によれば、ＦＥＴのゲート電極の下方に、チャネル領
域と、その上の高抵抗層と、さらにその上のチャネル領
域と同導電型の不純物拡散層とが形成されるので、ＦＥ
Ｔにおける駆動力の向上と設計の自由度の拡大とを図る
ことができる。

【０２０１】請求項６又は７の発明に係る半導体装置の
製造方法によれば、前記２又は３の発明において、ゲー
ト電極の下方の活性層におけるキャリアプロファイルを
急峻に形成するようにしたので、特に高い伝達コンダク
タンスｇｍ，Ｋ値を有するＦＥＴの形成を図ることがで
きる。

【０２０２】請求項８の発明に係る半導体装置の製造方
法によれば、第２の絶縁膜に対してオーバーエッチング
を行なうことによって、ゲート電極の直下におけるキャ
リア濃度を低減するようにしたので、オーバーエッチン
グの時間を最適化するだけでゲート・ドレイン間の耐圧
の向上を図ることができる。

【０２０３】このため、請求項８の発明に係る半導体装
置の製造方法によれば、さらに、従来と比べて、第１の
絶縁膜に対してオーバーエッチングを行なう点が異なる
のみであるから、従来の製造方法に比べて工程数を増加
させることなく前述した各効果が得られるので、本発明
の実用価値は極めて大きいと言える。

【０２０４】請求項９の発明に係る半導体装置の製造方
法によれば、第１の絶縁膜をアニール処理の保護膜とし
て用いると共に電界効果トランジスタの最下層の保護膜
として用いるため、工程の簡易化を図ることができる。

【０２０５】請求項１０の発明に係る半導体装置の製造
方法によれば、第１の絶縁膜に対するオーバーエッチン
グはドライエッチングであり、第２の絶縁膜に対するエ
ッチングはウェットエッチングであるため、オーバーエ
ッチングの影響を活性層におけるゲート電極直下の部分
に対して確実に及ぼすことができると共に活性層にダメ
ージを与えることなく第２の絶縁膜を除去できる。

【０２０６】請求項１１の発明に係る半導体装置の製造
方法によれば、第１の絶縁膜はシリコン酸化膜であり、
第２の絶縁膜はシリコン窒化膜であるため、第１の絶縁
膜よりもエッチングレートが大きい第２の絶縁膜を確実
に実現できる。

【０２０７】請求項１２の発明に係る半導体装置の製造
方法によれば、絶縁膜に対して活性層のキャリア濃度が
低減する程度にドライエッチングを行なうため、活性層
におけるゲート電極直下部分のキャリア濃度を低減しな
がら、過度のオーバーエッチングを回避できる。このた
め、電界効果トランジスタの面積を縮小でき、リセス深
さが浅くても高いゲート・ドレイン耐圧が得られるので
歩留まりが向上し、高いゲート・ドレイン耐圧を維持し
つつ電界効果トランジスタの特性を向上させることが可
能になる。また、ウェットエッチングによりゲート電極
形成領域における絶縁層の下層部を除去するため、活性
層にダメージを与えることなく絶縁膜の下層部を除去す
ることができる。

【０２０８】請求項１３又は１４の発明に係る半導体装
置の製造方法によれば、第１のレジストマスクの開口部
がゲート電極形成領域よりも広くなるように形成し、ソ
ース領域側にオフセットした領域を開口した第２のレジ
ストマスクを形成するので、ソース電極側にオフセット
したゲート電極を有するＦＥＴを容易に形成でき、低キ
ャリア濃度層によるドレイン耐圧の向上と相俟って極め
て高いドレイン耐圧特性を得ることができる。特に、請
求項１４のごとくゲート電極を低キャリア濃度層の端部
に対して自己整合的に形成すれば、その効果を顕著に発
揮できる。

【０２０９】請求項１５の発明に係る半導体装置の製造
方法によれば、ダメージ層のうちゲート電極直下の部分
を除く部分にさらにキャリア濃度の低い第２のダメージ
層を形成するので、形成されたＦＥＴの活性層表面にお
ける電界が緩和され、よって、ＦＥＴの特性を損なうこ
となく、ドレイン耐圧の飛躍的な向上を図ることができ
る。

【０２１０】請求項１６，１７又は１８の発明に係る半
導体装置の製造方法によれば、不純物イオンの注入エネ
ルギーを一定割合だけ低減する機能を有する膜を介して
不純物イオンのスルー注入を行なって、化合物半導体基
板の表面付近の不純物プロファイルを急峻なプロファイ
ルとしたので、この急峻なプロファイルを利用した動作
速度の高いＦＥＴ等の形成を図ることができる。

【０２１１】請求項１９の発明に係る半導体装置の製造
方法によれば、電極の下方の活性層における不純物プロ
ファイルを急峻にしながら、活性層の直上かつ電極の直
下となる部分を高抵抗層にしたので、例えば活性層の両
側にソース・ドレインを形成すると、ゲート・ドレイン
間耐圧の高いかつ性能の高いＦＥＴが得られる。したが
って、このような不純物イオンのスルー注入と電極の直
下におけるキャリア濃度の低減とを利用した性能の高い
各種デバイスの形成を図ることができる。

【０２１２】請求項２０の発明に係る半導体装置の製造
方法によれば、電極の下方の活性層における不純物プロ
ファイルを急峻にしながら、電極の下方に活性層を含む
ｐｎ接合部を形成するようにしたので、このｐｎ接合部
を利用した性能の高いｐｎ接合ゲートＦＥＴ等のデバイ
スの形成を図ることができる。

【０２１３】請求項２１発明に係る半導体装置の製造方
法によれば、電極の下方に、活性層と、その上の高抵抗
層と、さらにその上の活性層とは逆導電型の不純物拡散
層とからなるｐｉｎ接合部を形成し、かつ活性層におけ
る不純物プロファイルを不純物イオンのスルー注入によ
り急峻にしたので、このｐｉｎ接合部を利用した性能の
高いかつ設計の自由度の高いｐｉｎ接合ゲートＦＥＴ等
のデバイスの形成を図ることができる。

【０２１４】請求項２２の発明に係る半導体装置の製造
方法によれば、電極の下方に、活性層と、その上の高抵
抗層と、さらにその上の活性層と同導電型の不純物拡散
層とを形成し、かつ活性層における不純物プロファイル
を不純物イオンのスルー注入により急峻にしたので、高
抵抗層や不純物拡散層の深さ，幅を調整することによっ
て、駆動力の大きいかつ設計の自由度の高いＦＥＴ等の
デバイスの形成を図ることができる。

【０２１５】請求項２３の発明に係るＦＥＴである半導
体装置によれば、チャネル領域とゲート電極との間に低
キャリア濃度層を設ける構成としたので、高濃度かつ薄
膜の活性層を形成して伝達コンダクタンスｇｍ、Ｋ値を
高く維持しながら、ＦＥＴのゲート・ドレイン間耐圧Ｂ
Ｖｇｄの向上を図ることができる。

【０２１６】請求項２４の発明に係る半導体装置によれ
ば、ＦＥＴのゲート電極の直下部分を高抵抗層からなる
低キャリア濃度層としたので、ゲート・ドレイン間耐圧
の顕著な向上を図ることができる。

【０２１７】請求項２５の発明に係る半導体装置によれ
ば、請求項２２における低キャリア濃度層をチャネル領
域とは逆導電型の不純物拡散層としたので、ｐｎ接合ゲ
ート構造を有するＦＥＴのｇｍ，Ｋ値と均一性との向上
を図ることができる。

【０２１８】請求項２６の発明に係る半導体装置によれ
ば、ゲート電極の下方に、チャネル領域となる活性層
と、その上の高抵抗層と、さらにその上のチャネル領域
とは逆導電型の不純物拡散層とを設ける構造としたの
で、ｐｉｎ接合ゲートＦＥＴのｇｍやＫ値の向上と設計
の自由度の拡大とを図ることができる。

【０２１９】請求項２７の発明に係る半導体装置によれ
ば、ゲート電極の下方に、チャネル領域となる活性層
と、その上の高抵抗層と、さらにその上のチャネル領域
と同導電型の不純物拡散層とを設ける構造としたので、
ＦＥＴの駆動力の向上と設計の自由度の拡大とを図るこ
とができる。

【０２２０】特に、請求項２３〜２５における半導体装
置の各部の寸法や不純物濃度を、請求項２８〜３２に記
載される値とすることにより、前述の効果をより顕著か
つ確実に発揮することができる。

【図面の簡単な説明】

【図１】第１実施形態の製造工程のうち第１の絶縁膜を
堆積するまでの各工程における半導体構造の変化を示す
断面図である。

【図２】第１実施形態の製造工程のうちゲート形成用レ
ジストマスクを形成するまでの工程における半導体構造
の変化を示す断面図である。

【図３】第１実施形態の製造工程のうちリセスエッチン
グを終了するまでの工程における半導体構造の変化を示
す断面図である。

【図４】第１実施形態の製造工程のうちゲート電極を形
成するまでの工程における半導体構造の変化を示す断面
図である。

【図５】第１実施形態によるＦＥＴの製造方法におい
て、シリコン窒化膜に対するオーバーエッチング時間
と、ソース・ドレイン間に流れる電流値Ｉｄｓｓ及びゲ
ート・ドレイン間に流れる電流値Ｉｇｄとの関係を示す
特性図である。

【図６】第１実施形態に係るＦＥＴの製造方法によって
作製されたパワーＦＥＴの高周波特性の測定結果を示
し、（ａ）はゲート・ドレイン間に流れる電流値Ｉｇｄ
と５０ｋＨｚ離調時の隣接チャネル漏洩電力抑圧比との
関係であり、（ｂ）はゲート・ドレイン間に流れる電流
値Ｉｇｄと１００ｋＨｚ離調時の隣接チャネル漏洩電力
抑圧比との関係である。

【図７】図６に示した５０ｋＨｚ離調時及び１００ｋＨ
ｚ離調時を説明する図である。

【図８】第１実施形態に係るＦＥＴの製造方法によって
作製されたパワーＦＥＴにおけるゲート・ドレイン間に
流れる電流値Ｉｇｄと電力付加効率との関係を示す特性
図である。

【図９】第１実施形態に係るＦＥＴの製造工程の進行に
伴って変化するゲート電極に加わる応力の影響によるＶ
ｔｈ（しきい値電圧）の変動を示す図である。

【図１０】第２実施形態の製造工程のうち第１，第２絶
縁膜をパターニングするまでの工程における半導体構造
の変化を示す断面図である。

【図１１】第２実施形態の製造工程のうちゲート形成用
レジストマスクを形成するまでの工程における半導体構
造の変化を示す断面図である。

【図１２】第２実施形態の製造工程のうちゲート電極を
形成するまでの工程における半導体構造の変化を示す断
面図である。

【図１３】第３実施形態の製造工程のうち第１絶縁膜を
堆積するまでの工程における半導体構造の変化を示す断
面図である。

【図１４】第３実施形態の製造工程のうちゲート電極を
形成するまでの工程における半導体構造の変化を示す断
面図である。

【図１５】第３実施形態の製造工程のうちリセスエッチ
ングを行うまでの工程における半導体構造の変化を示す
断面図である。

【図１６】第３実施形態の製造工程のうちゲート電極を
形成するまでの工程における半導体構造の変化を示す断
面図である。

【図１７】第４実施形態の製造工程のうちゲート上金属
膜を形成するまでの工程における半導体構造の変化を示
す断面図である。

【図１８】第４実施形態の製造工程のうちソース電極，
ドレイン電極等を形成するまでの工程における半導体構
造の変化を示す断面図である。

【図１９】本発明の膜を介した不純物イオンのスルー注
入によるキャリアプロファイルと従来のベアー注入によ
るキャリアプロファイルとを比較するＳＩＭＳの分析デ
ータである。

【図２０】第５実施形態の製造工程のうちゲート上金属
膜を形成するまでの工程における半導体構造の変化を示
す断面図である。

【図２１】第５実施形態の製造工程のうちソース電極，
ドレイン電極等を形成するまでの工程における半導体構
造の変化を示す断面図である。

【図２２】第６実施形態の製造工程のうちｐ型領域を形
成するまでの工程における半導体構造の変化を示す断面
図である。

【図２３】第６実施形態の製造工程のうちソース・ドレ
イン領域を形成するまでの工程における半導体構造の変
化を示す断面図である。

【図２４】第６実施形態の製造工程のうちソース電極及
びドレイン電極を形成するまでの工程における半導体構
造の変化を示す断面図である。

【図２５】第７実施形態の製造工程における半導体構造
の変化を示す断面図である。

【図２６】第８実施形態の製造工程における半導体構造
の変化を示す断面図である。

【図２７】第９実施形態の製造工程における構造の変化
を示す断面図である。

【図２８】第１０実施形態の製造工程における構造の変
化を示す断面図である。

【図２９】従来のＦＥＴの第１の製造方法による製造工
程のうち第１，第２絶縁膜を堆積するまでの工程におけ
る半導体構造の変化を示す断面図である。

【図３０】従来のＦＥＴの第１の製造方法による製造工
程のうち配線を形成するまでの工程における半導体構造
の変化を示す断面図である。

【図３１】従来のＦＥＴの第２の製造方法により得られ
るＦＥＴの断面図である。

【図３２】従来のＬＤＤ構造を有するＦＥＴの断面図で
ある。

【符号の説明】

１０ ＧａＡｓ基板（化合物半導体基板） １２ 活性層 １４ ソース領域 １５ ドレイン領域 １６ シリコン酸化膜（第１の絶縁層） １７ シリコン窒化膜（第２の絶縁層） １９ ソース電極 ２０ ドレイン電極 ２２ 第４のレジストマスク（レジストマスク） ２３ ゲート電極 ３０ ＧａＡｓ基板（化合物半導体基板） ３１ ＧａＡｓ活性層 ３２ ＧａＡｓ高濃度層 ３４ ＦＥＴ領域 ３５ シリコン酸化膜（第１の絶縁層） ３６ シリコン窒化膜（第２の絶縁層） ３８ ソース電極 ３９ ドレイン電極 ４０ 第３のレジストマスク（レジストマスク） ４１ ゲート電極 ５０ ＧａＡｓ基板（化合物半導体基板） ５２ 活性層 ５４ ソース領域 ５５ ドレイン領域 ５７ 第２の絶縁膜（絶縁膜） ５９ ソース電極 ６０ ドレイン電極 ６１ 第４のレジストマスク（レジストマスク） ６３ ゲート電極 ７０ ＧａＡｓ基板（化合物半導体基板） ７１ａ ＷＳｉ膜 ７１ ゲート電極 ７２ 第１のレジストマスク ７３ 第２のレジストマスク ７４ａ 活性層 ７４ チャネル領域 ７５ 高抵抗層（低キャリア濃度層） ７６ ゲート上金属膜 ７８ 第３のレジストマスク ８０ ソース領域 ８１ ドレイン領域 ８２ ソース電極 ８３ ドレイン電極 ８４ ＳｉＮ膜 ９０ ｐ型領域（低キャリア濃度層） ９１ 第４のレジストマスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 正戸 宏幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 松野 年伸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (33)

【特許請求の範囲】
1. 【請求項１】 化合物半導体基板の一部にＦＥＴとして
   機能する半導体装置を形成する方法であって、 前記化合物半導体基板の一部に、前記ＦＥＴの動作のた
   めに必要なキャリア濃度を有し前記ＦＥＴのチャネル領
   域となる第１導電型の活性層を形成する工程と、 前記活性層の表面領域の少なくとも一部における前記キ
   ャリア濃度を低減して、前記活性層の表面領域の少なく
   とも一部に低キャリア濃度層を形成する工程と、 前記低キャリア濃度層の少なくとも一部の上に前記ＦＥ
   Ｔのゲート電極を形成する工程と、 前記化合物半導体基板の前記ゲート電極の両側方となる
   領域に不純物を導入して、前記活性層に接続される前記
   ＦＥＴのソース・ドレイン領域を形成する工程とを備え
   ていることを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記低キャリア濃度層を形成する工程では、低キャリア
   濃度層形成領域に電気抵抗値を高めるための不純物イオ
   ンを注入して、高抵抗層からなる低キャリア濃度層を形
   成することを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項１記載の半導体装置の製造方法に
   おいて、 前記低キャリア濃度層を形成する工程では、低キャリア
   濃度層形成領域に不純物イオンを注入して、第２導電型
   の不純物拡散層からなる低キャリア濃度層を形成するこ
   とを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項２記載の半導体装置の製造方法に
   おいて、 前記高抵抗層からなる低キャリア濃度層を形成する工程
   では、前記ゲート電極の両側方を含む活性層の表面領域
   に高抵抗層を形成し、 前記高抵抗層のうち前記ゲート電極の直下方となる部分
   に不純物イオンを注入して、前記高抵抗層よりも浅い第
   ２導電型の不純物拡散領域を形成する工程をさらに備え
   ていることを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項２記載の半導体装置の製造方法に
   おいて、 前記高抵抗層からなる低キャリア濃度層を形成する工程
   では、前記ゲート電極の両側方を含む領域に電気抵抗値
   を高めるための不純物イオンを注入し、 前記高抵抗層の前記ゲート電極の直下方となる部分に不
   純物イオンを注入して、前記高抵抗層よりも浅い第１導
   電型の不純物拡散領域を形成する工程をさらに備えてい
   ることを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項２又は３記載の半導体装置の製造
   方法において、 前記活性層を形成する工程の前に、化合物半導体基板上
   に不純物イオンの注入エネルギーを一定割合だけ低減す
   る機能を有する膜を堆積する工程をさらに備えていると
   ともに、 前記活性層を形成する工程では、前記膜を介して不純物
   イオンを化合物半導体基板内に注入することを特徴とす
   る半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、 前記膜を堆積する工程では、前記膜として前記ＦＥＴの
   ゲート電極形成用金属膜を堆積することを特徴とする半
   導体装置の製造方法。
8. 【請求項８】 請求項１記載の半導体装置の製造方法に
   おいて、 前記低キャリア濃度層を形成する工程は、 前記活性層の上に第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜の上に第２の絶縁膜を堆積する工程
   と、 前記第２の絶縁膜の上に、少なくともゲート電極形成領
   域を含む領域が開口した第１のレジストマスクを形成す
   る工程と、 前記第１のレジストマスクを用い、かつ前記第１絶縁膜
   よりも前記第２絶縁膜に対するエッチングレートが大き
   いエッチング剤を用いて、前記第２の絶縁膜に対してオ
   ーバーエッチングを行なうことにより、ゲート電極形成
   領域における前記第２の絶縁膜と前記第１の絶縁膜の上
   層部とを除去する工程と、 少なくともゲート形成領域が開口した第２のレジストマ
   スクを用いて、前記第１の絶縁膜に対してエッチングを
   行なうことにより、ゲート電極形成領域における前記第
   １の絶縁膜の下層部を除去する工程とを含み、 前記第２の絶縁膜に対するオーバーエッチングにより、
   前記活性層の前記第１のレジストマスクの開口部にある
   表面領域にダメージ層からなる低キャリア濃度層を形成
   することを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項８記載の半導体装置の製造方法に
   おいて、 前記第１の絶縁膜を形成する工程と前記第２の絶縁膜を
   形成する工程との間に、前記第１の絶縁膜を保護膜とし
   て前記活性層に対して該活性層を活性化させるアニール
   処理を行なう工程をさらに備えているとともに、 前記第１の絶縁膜を前記化合物半導体基板上に形成され
   るＦＥＴの保護膜として用いることを特徴とする半導体
   装置の製造方法。
10. 【請求項１０】 請求項８又は９記載の半導体装置の製
    造方法において、 前記第２の絶縁膜と前記第１の絶縁膜の上層部とを除去
    する工程におけるオーバーエッチングはドライエッチン
    グであり、 前記第１の絶縁膜の下層部を除去する工程におけるエッ
    チングはウェットエッチングであることを特徴とする半
    導体装置の製造方法。
11. 【請求項１１】 請求項８，９又は１０記載の半導体装
    置の製造方法において、 前記第１の絶縁膜はシリコン酸化膜であり、前記第２の
    絶縁膜はシリコン窒化膜であることを特徴とする半導体
    装置の製造方法。
12. 【請求項１２】 請求項１記載の半導体装置の製造方法
    において、 前記活性層を形成する工程では、化合物半導体基板上の
    所定部位にイオンを選択的に注入し、 前記低キャリア濃度層を形成する工程は、 前記活性層の上に絶縁膜を堆積する工程と、 前記絶縁膜の上に少なくともゲート電極形成領域を含む
    領域が開口した第１のレジストマスクを形成する工程
    と、 前記第１のレジストマスクを用いて、前記絶縁膜に対し
    て前記活性層の表面付近のキャリア濃度が低減する程度
    にドライエッチングを行なうことにより、ゲート電極形
    成領域における前記絶縁膜の上層部を除去する工程と、 第２のレジストマスクを用いて、前記絶縁膜に対してウ
    ェットエッチングを行なうことにより、ゲート電極形成
    領域における前記絶縁領域の下層部を除去する工程とを
    含むことを特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項８記載の半導体装置の製造方法
    において、 前記第１のレジストマスクを形成する工程では、前記第
    １のレジストマスクの開口部が前記ゲート電極形成領域
    よりも広くなるように形成し、 前記第２のレジストマスクを形成する工程では、前記ソ
    ース領域側にオフセットした領域を開口した第２のレジ
    ストマスクを形成することを特徴とする半導体装置の製
    造方法。
14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 前記第２のレジストマスクを形成する工程では、前記第
    ２の絶縁膜と第１の絶縁膜の上層部とを除去する工程で
    形成された開口部のうち前記ソース領域側の端部を含む
    ようにソース側にオフセットした領域を開口した第２の
    レジストマスクを形成し、 前記ゲート電極を形成する工程では、前記第２のレジス
    トマスクの上方からゲート電極となる金属膜を堆積した
    後、前記ゲート電極を残して前記第２のレジストマスク
    をリフトオフすることを特徴とする半導体装置の製造方
    法。
15. 【請求項１５】 請求項１３又は１４記載の半導体装置
    の製造方法において、 前記ゲート電極を形成する工程の後に、前記第１の絶縁
    膜の下層部の下部を残してドライエッチングを行い、前
    記ダメージ層のうち前記ゲート電極直下の部分を除く除
    く部分のキャリア濃度をさらに低減して、第２のダメー
    ジ層を形成する工程をさらに備えていることを特徴とす
    る半導体装置の製造方法。
16. 【請求項１６】 化合物半導体基板上に搭載される半導
    体装置の製造方法において、 前記化合物半導体基板上に不純物イオンの注入エネルギ
    ーを一定割合だけ低減する機能を有する膜を堆積する工
    程と、 前記膜を介して化合物半導体基板内に不純物イオンを注
    入する工程とを備えていることを特徴とする半導体装置
    の製造方法。
17. 【請求項１７】 請求項１６記載の半導体装置の製造方
    法において、 前記膜は、前記半導体装置の電極を形成するための金属
    膜であることを特徴とする半導体装置の製造方法。
18. 【請求項１８】 請求項１７記載の半導体装置の製造方
    法において、 前記不純物イオンを注入する工程では、前記化合物半導
    体基板の表面から所定深さの部分に第１導電型の活性層
    を形成することを特徴とする半導体装置の製造方法。
19. 【請求項１９】 請求項１８記載の半導体装置の製造方
    法において、 前記活性層の表面領域の少なくとも一部に不純物イオン
    を注入して、前記活性層の表面領域の少なくとも一部に
    高抵抗層を形成する工程と、 前記高抵抗層の少なくとも一部の上に半導体装置の電極
    を形成する工程とをさらに備えていることを特徴とする
    半導体装置の製造方法。
20. 【請求項２０】 請求項１８記載の半導体装置の製造方
    法において、 前記活性層の表面領域の少なくとも一部に不純物イオン
    を注入して、前記活性層の表面領域の少なくとも一部に
    第２導電型の不純物拡散層を形成する工程と、 前記高抵抗層の少なくとも一部の上に半導体装置の電極
    を形成する工程とをさらに備えていることを特徴とする
    半導体装置の製造方法。
21. 【請求項２１】 請求項１９記載の半導体装置の製造方
    法において、 前記高抵抗層を形成する工程では、前記ゲート電極の両
    側方を含む活性層の表面領域に高抵抗層を形成し、 前記高抵抗層のうち前記ゲート電極の直下となる部分に
    不純物イオンを注入して、前記高抵抗層よりも浅い第２
    導電型の不純物拡散領域を形成する工程をさらに備えて
    いることを特徴とする半導体装置の製造方法。
22. 【請求項２２】 請求項１９記載の半導体装置の製造方
    法において、 前記高抵抗層を形成する工程では、前記ゲート電極の両
    側方を含む活性層の表面領域に高抵抗層を形成し、 前記高抵抗層の前記ゲート電極の直下となる領域に不純
    物イオンを注入して、前記高抵抗層よりも浅い第１導電
    型の不純物拡散領域を形成する工程をさらに備えている
    ことを特徴とする半導体装置の製造方法。
23. 【請求項２３】 化合物半導体基板上に搭載されＦＥＴ
    として機能する半導体装置であって、 前記化合物半導体基板の一部に前記ＦＥＴの動作に必要
    な濃度のキャリアを導入して形成されチャネル領域とし
    て機能する第１導電型の活性層と、 前記活性層の表面領域の少なくとも一部に形成され前記
    活性層よりも低いキャリア濃度を有する低キャリア濃度
    層と、 少なくとも前記低キャリア濃度層の一部の上に形成され
    たゲート電極と、 前記化合物半導体基板の前記ゲート電極の両側方となる
    領域に高濃度の不純物を導入して形成された第１導電型
    のソース・ドレイン領域とを備えたことを特徴とする半
    導体装置。
24. 【請求項２４】 請求項２３記載の半導体装置におい
    て、 前記低キャリア濃度層は、高抵抗層であることを特徴と
    する半導体装置。
25. 【請求項２５】 請求項２３記載の半導体装置におい
    て、 前記低キャリア濃度層は、第２導電型の不純物拡散層で
    あることを特徴とする半導体装置。
26. 【請求項２６】 請求項２４記載の半導体装置におい
    て、 前記高抵抗層は、前記活性層の前記ゲート電極の両側方
    を含む表面領域に形成されており、 前記高抵抗層の前記ゲート電極の直下には、前記高抵抗
    層よりも浅い第２導電型の不純物拡散層が形成されてい
    ることを特徴とする半導体装置。
27. 【請求項２７】 請求項２４記載の半導体装置におい
    て、 前記高抵抗層は、前記活性層の前記ゲート電極の両側方
    を含む表面領域に形成されており、 前記高抵抗層の前記ゲート電極の直下には、前記高抵抗
    層よりも浅い第１導電型の不純物拡散層が形成されてい
    ることを特徴とする半導体装置。
28. 【請求項２８】 請求項２３，２４又は２５記載の半導
    体装置において、 前記活性層のキャリア濃度は、１〜３×１０¹⁷ｃｍ^-3で
    あることを特徴とする半導体装置。
29. 【請求項２９】 請求項２３，２４又は２５記載の半導
    体装置において、 前記低キャリア濃度層のキャリア濃度は、１×１０¹⁶ｃ
    ｍ^-3以下であることを特徴とする半導体装置。
30. 【請求項３０】 請求項２３又は２４記載の半導体装置
    において、 前記低キャリア濃度層のキャリア濃度は、５．０×１０
    ¹⁴〜５×１０¹⁵ｃｍ^-3であることを特徴とする半導体装
    置。
31. 【請求項３１】 請求項２３，２４又は２５記載の半導
    体装置において、 前記低キャリア濃度層の深さは、２０〜５０ｎｍであ
    り、 前記活性層のうち前記低キャリア濃度層を除くチャネル
    領域の厚みは、８０〜１５０ｎｍであることを特徴とす
    る半導体装置。
32. 【請求項３２】 請求項３１記載の半導体装置におい
    て、 前記ドレイン領域に印加される電圧が高い程、前記活性
    層の厚みが大きく形成されていることを特徴とする半導
    体装置。
33. 【請求項３３】 請求項２３記載の半導体装置におい
    て、 前記低キャリア濃度層は、前記活性層の前記ゲート電極
    の直下よりも広い表面領域に形成されており、 前記低キャリア濃度層は、前記ゲート電極の直下となる
    表面領域に形成された第１の低キャリア濃度層と、前記
    ゲート電極の直下を除く表面領域に形成され前記第１の
    低濃度キャリア領域よりもキャリア濃度がさらに低い第
    ２の低キャリア濃度層とからなることを特徴とする半導
    体装置。