JP2663480B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［概要］ 電界効果トランジスタとその製造方法に関し、 一層微細化して、高速化させることを目的とし、 ゲート電極下の一導電型チャネル層と該チャネル層の
高濃度一導電型ソース層およびドレイン層との間に設け
られた一導電型中間濃度層と、 前記チャネル層の下部に設けられ、該チャネル層より
不純物濃度の低い反対導電型不純物層と、 前記一導電型中間濃度層の下部に設けられ、前記反対
導電型不純物層とは厚さが異なる第２の反対導電型不純
物とを具備してなることを特徴とする。
高濃度一導電型ソース層およびドレイン層との間に設け
られた一導電型中間濃度層と、 前記チャネル層の下部に設けられ、該チャネル層より
不純物濃度の低い反対導電型不純物層と、 前記一導電型中間濃度層の下部に設けられ、前記反対
導電型不純物層とは厚さが異なる第２の反対導電型不純
物とを具備してなることを特徴とする。
その製造方法として、半導体基板にイオン注入して一
導電型低濃度不純物チャネル層および該低濃度不純物チ
ャネル層下の反対導電型不純物層を形成する工程と、ゲ
ート電極と該ゲート電極周囲の絶縁膜を形成した後、イ
オン注入して一導電型高濃度不純物ソース層およびドレ
イン層を形成する工程と、 前記ゲート電極周囲の絶縁膜を除去し、イオン注入し
て一導電型中間濃度不純物層および該中間濃度不純物層
下の第２の反射導電型不純物層を形成する工程とが含ま
れてなることを特徴とする。
導電型低濃度不純物チャネル層および該低濃度不純物チ
ャネル層下の反対導電型不純物層を形成する工程と、ゲ
ート電極と該ゲート電極周囲の絶縁膜を形成した後、イ
オン注入して一導電型高濃度不純物ソース層およびドレ
イン層を形成する工程と、 前記ゲート電極周囲の絶縁膜を除去し、イオン注入し
て一導電型中間濃度不純物層および該中間濃度不純物層
下の第２の反射導電型不純物層を形成する工程とが含ま
れてなることを特徴とする。
［産業上の利用分野］ 本発明は半導体装置の製造方法のうち、特に、MESFET
（Metal Semiconductor FET）などの電界効果トランジ
スタ（FET;Field Effect Transistor）とその製造方法
に関する。
（Metal Semiconductor FET）などの電界効果トランジ
スタ（FET;Field Effect Transistor）とその製造方法
に関する。
例えば、化合物半導体からなるMESFETは低消費電力，
超高速化が可能で、且つ、基本素子構造が比較的簡単な
ためにコスト面から有利な半導体素子として知られてい
る。従つて、このような素子を更に高速化するための研
究開発が鋭意おこなわれている。
超高速化が可能で、且つ、基本素子構造が比較的簡単な
ためにコスト面から有利な半導体素子として知られてい
る。従つて、このような素子を更に高速化するための研
究開発が鋭意おこなわれている。
第３図（ａ）〜（ｅ）は従来のすでに公知となつてい
るMESFETの構造図を示しており、以下にそれを説明す
る。
るMESFETの構造図を示しており、以下にそれを説明す
る。
第３図（ａ）は従前より知られる一般構造のMESFETの
断面図で、１は半絶縁性GaAs基板,2は金属（例えばタン
グステン）または金属シリサイド（MSix）からなるゲー
ト電極,3はｎ−GaAs層からなる低濃度不純物チャネル
層,4はn+−GaAs層からなる高濃度不純物ソース層および
ドレイン層,5はAuGe/Auからなるソースまたはドレイン
電極である。ここに、AuGe/Au（金ゲルマニウム／金）
とは下層にAuGe膜、上層にAu膜を形成した２層積層の電
極膜のことを意味している。
断面図で、１は半絶縁性GaAs基板,2は金属（例えばタン
グステン）または金属シリサイド（MSix）からなるゲー
ト電極,3はｎ−GaAs層からなる低濃度不純物チャネル
層,4はn+−GaAs層からなる高濃度不純物ソース層および
ドレイン層,5はAuGe/Auからなるソースまたはドレイン
電極である。ここに、AuGe/Au（金ゲルマニウム／金）
とは下層にAuGe膜、上層にAu膜を形成した２層積層の電
極膜のことを意味している。
このようなMESFETによつて高速動作が可能で、GaAs系
FET素子では最大動作周波数15GHZの分周器が試作される
にいたつている。
FET素子では最大動作周波数15GHZの分周器が試作される
にいたつている。
しかし、更に高速動作を可能にするためにはゲート長
Lgを短くして、電流駆動能力を高める必要がある。とこ
ろが、ゲート長を更に短かくすると、しきい値電圧Vth
がゲート長に依存する、所謂、短チャネル効果が著しく
なつて、ゲート加工のバラツキによつてしきい値電圧の
均一性，再現性を低下させると云う問題がある。その原
因として考えられるのは、ソース層およびドレイン層４
端部からチャネル層のGaAs基板１への電流の浸み出し、
また、ゲートに対しドレインが高電位のために、ドレイ
ン層４端部でのゲート空乏層下への電流の廻り込み等で
ある。
Lgを短くして、電流駆動能力を高める必要がある。とこ
ろが、ゲート長を更に短かくすると、しきい値電圧Vth
がゲート長に依存する、所謂、短チャネル効果が著しく
なつて、ゲート加工のバラツキによつてしきい値電圧の
均一性，再現性を低下させると云う問題がある。その原
因として考えられるのは、ソース層およびドレイン層４
端部からチャネル層のGaAs基板１への電流の浸み出し、
また、ゲートに対しドレインが高電位のために、ドレイ
ン層４端部でのゲート空乏層下への電流の廻り込み等で
ある。
従つて、その対策として従来から第３図（ｂ）〜
（ｅ）の構造が提案されている。
（ｅ）の構造が提案されている。
まず、第３図（ｂ）は反対導電層埋込形構造（埋込ｐ
形構造）とも云うべきもので、これは上記した通常の素
子構造にp-−GaAs層６を埋め込んだ方式である。
形構造）とも云うべきもので、これは上記した通常の素
子構造にp-−GaAs層６を埋め込んだ方式である。
次の第３図（ｃ）はオフセット形構造で、ｎ−GaAs層
からなるチャネル層３′を長くして、ソース層およびド
レイン層４をゲート電極２から離した方式の構造であ
る。
からなるチャネル層３′を長くして、ソース層およびド
レイン層４をゲート電極２から離した方式の構造であ
る。
次の第３図（ｄ）は薄層チャネルに形構造で、ｎ−Ga
As層からなるチャネル層３″を薄く形成した方式の構造
である。
As層からなるチャネル層３″を薄く形成した方式の構造
である。
次の第３図（ｅ）はLDD形構造で、ソース層およびド
レイン層４をゲート電極２から離して、その層４とチャ
ネル層３との間にｎ′−GaAs層からなる中間濃度不純物
層７（以下、中間濃度層と略する）を設けた方式の著名
な構造である。
レイン層４をゲート電極２から離して、その層４とチャ
ネル層３との間にｎ′−GaAs層からなる中間濃度不純物
層７（以下、中間濃度層と略する）を設けた方式の著名
な構造である。
更に、図示していないが、これらを組み合わせた種々
の構造も提案されている。
の構造も提案されている。
［発明が解決しようとする課題］ 上記した第３図（ｂ）〜（ｅ）の構造によれば、ゲー
ト長Lgを約0.5μｍまで短くして、しきい値電圧Vthのゲ
ート長への依存性をほぼ消滅させる結果が得られる。
ト長Lgを約0.5μｍまで短くして、しきい値電圧Vthのゲ
ート長への依存性をほぼ消滅させる結果が得られる。
しかし、更にゲート長を短くしてLg＜0.5μｍとすれ
ば、しきい値VthのLgへの依存性が再び大きくなつて、
且つ、相互コンダクタンスGmが低下すると云う問題が起
こつてくる。
ば、しきい値VthのLgへの依存性が再び大きくなつて、
且つ、相互コンダクタンスGmが低下すると云う問題が起
こつてくる。
更に各構造個々の問題点を詳しく説明すれば、第３図
（ｂ）に示す反対導電層埋込形構造においては、電流の
浸み出しおよび廻り込みを減らす効果を大きくするため
にp-−GaAs層６の不純物濃度を高くする必要があるが、
そうすると寄生容量が増大して動作の高速化が害される
ことになる。
（ｂ）に示す反対導電層埋込形構造においては、電流の
浸み出しおよび廻り込みを減らす効果を大きくするため
にp-−GaAs層６の不純物濃度を高くする必要があるが、
そうすると寄生容量が増大して動作の高速化が害される
ことになる。
また、第３図（ｃ）に示すオフセット形構造では、両
側に突き出したチャネル層３′のオフセット分だけ寄生
抵抗が増加し、同じく高速化が阻害される。
側に突き出したチャネル層３′のオフセット分だけ寄生
抵抗が増加し、同じく高速化が阻害される。
次の第３図（ｄ）に示す薄層チャネル形構造では、ｎ
−GaAs層からなるチャネル層３″が薄くなるため、不純
物原子のピーク値が高くなり、且つ、そのピーク値がゲ
ート電極に近づくためにショットキー接合のビルトイン
電圧および逆耐圧が低下する問題が起こる。
−GaAs層からなるチャネル層３″が薄くなるため、不純
物原子のピーク値が高くなり、且つ、そのピーク値がゲ
ート電極に近づくためにショットキー接合のビルトイン
電圧および逆耐圧が低下する問題が起こる。
第３図（ｅ）に示すLDD形構造では、中間濃度層７が
0.2μｍになつて、ゲート長Lgとほぼ同じになり、且
つ、イオン注入不純物はガウス分布をしているために、
中間濃度層７の厚さがチャネル層３の厚さに影響を及ぼ
すようになり、短チャネル効果の抑制が減殺される欠点
がある。
0.2μｍになつて、ゲート長Lgとほぼ同じになり、且
つ、イオン注入不純物はガウス分布をしているために、
中間濃度層７の厚さがチャネル層３の厚さに影響を及ぼ
すようになり、短チャネル効果の抑制が減殺される欠点
がある。
本発明は、これらの問題点を軽減させて、ゲート電圧
を一層微細に形成し、更に高速化させることを目的とし
たFETとその製造方法を提案するものである。
を一層微細に形成し、更に高速化させることを目的とし
たFETとその製造方法を提案するものである。
上記の課題の解決は，半導体基板にイオン注入して一
導電型低濃度不純物チャネル層および該一導電型低濃度
不純物チャネル層の下に反対導電型不純物層を形成する
工程と，ゲート電極および該ゲート電極周囲に絶縁膜を
形成し，イオン注入して一導電型高濃度不純物ソース層
および一導電型高濃度不純物ドレイン層を形成する工程
と，前記ゲート電極周囲の絶縁膜を除去し，イオン注入
して一導電型中間濃度不純物層および該一導電型中間濃
度不純物層の下に第２の反対導電型不純物層を形成する
工程とを含む半導体装置の製造方法により達成される。
導電型低濃度不純物チャネル層および該一導電型低濃度
不純物チャネル層の下に反対導電型不純物層を形成する
工程と，ゲート電極および該ゲート電極周囲に絶縁膜を
形成し，イオン注入して一導電型高濃度不純物ソース層
および一導電型高濃度不純物ドレイン層を形成する工程
と，前記ゲート電極周囲の絶縁膜を除去し，イオン注入
して一導電型中間濃度不純物層および該一導電型中間濃
度不純物層の下に第２の反対導電型不純物層を形成する
工程とを含む半導体装置の製造方法により達成される。
［作用］ 即ち、本発明はチャネル層および中間濃度不純物層の
下部のみに反対導電型不純物層を設け、且つ、チャネル
層下の反対導電型不純物層と中間濃度不純物層下の反対
導電型不純物層（第２の反対導電型不純物層）との不純
物濃度および厚さを相異させる。そのように反対導電型
不純物層をチャネル層と中間濃度不純物層との下のみに
設けて、別々に不純物濃度を制御すると、ソース・ドレ
イン層および中間濃度不純物層の端部からチャネル層下
のGaAs基板１への電流の浸み出しを減少させ、且つ、チ
ャネル層への反対導電型不純物層の注入によつてチャネ
ル層の不純物濃度を補償（相殺;compensate）して、そ
の不純物濃度のピーク値を底部付近に形成させることが
できる。
下部のみに反対導電型不純物層を設け、且つ、チャネル
層下の反対導電型不純物層と中間濃度不純物層下の反対
導電型不純物層（第２の反対導電型不純物層）との不純
物濃度および厚さを相異させる。そのように反対導電型
不純物層をチャネル層と中間濃度不純物層との下のみに
設けて、別々に不純物濃度を制御すると、ソース・ドレ
イン層および中間濃度不純物層の端部からチャネル層下
のGaAs基板１への電流の浸み出しを減少させ、且つ、チ
ャネル層への反対導電型不純物層の注入によつてチャネ
ル層の不純物濃度を補償（相殺;compensate）して、そ
の不純物濃度のピーク値を底部付近に形成させることが
できる。
その結果、逆バイアス耐圧の低下を招くことなく、し
きい値電圧Vthのバラツキを減少し、相互コンダクタン
スGm（＝∂Id/∂Vg）も向上する。ここに、Idはドレイ
ン電流,Vgはゲート電極に印加される電圧を意味する。
きい値電圧Vthのバラツキを減少し、相互コンダクタン
スGm（＝∂Id/∂Vg）も向上する。ここに、Idはドレイ
ン電流,Vgはゲート電極に印加される電圧を意味する。
［実施例］ 以下、図面を参照して実施例によつて詳細に説明す
る。
る。
第１図は本発明にかかるMESFETの構造図を示してお
り、１は半絶縁性GaAs基板,2はゲート電極,3はｎ−GaAs
層からなる低濃度不純物チャネル層,4はn+−GaAs層から
なる高濃度不純物ソース層またはドレイン層,5はソース
またはドレイン電極,7はｎ′−GaAs層からなる中間濃度
層,10はチャネル層下のp-−GaAs層からなる押込層（反
対導電型不純物層）,11は中間濃度層下のｐ′−GaAs層
からなる埋込層（第２の反対導電型不純物層）である。
り、１は半絶縁性GaAs基板,2はゲート電極,3はｎ−GaAs
層からなる低濃度不純物チャネル層,4はn+−GaAs層から
なる高濃度不純物ソース層またはドレイン層,5はソース
またはドレイン電極,7はｎ′−GaAs層からなる中間濃度
層,10はチャネル層下のp-−GaAs層からなる押込層（反
対導電型不純物層）,11は中間濃度層下のｐ′−GaAs層
からなる埋込層（第２の反対導電型不純物層）である。
このような構造は、ゲート電極長Lg＜0.5μｍの短チ
ャネルMESFETにおいて特に有効であり、ｐ′−GaAs層か
らなる埋込層11は第３図（ｂ）に示す埋込層６と同様の
働きをする層で、ソース層，ドレイン層４および中間濃
度層７との間にpn接合ビルトイン電圧を発生させて、且
つ、その端部から電子が基板１に流れ出るのを防止する
役目をする。且つ、寄生容量を増やさないように埋込層
11全体がビルトイン電圧で空乏化するような不純物濃度
とする。それはチャネル層の不純物濃度の1/10（1/5〜1
/100）程度，厚さは中間濃度層７の１〜２倍程度であ
る。また、p-−GaAs層からなる埋込層10はチャネル層３
の不純物濃度を補償するために導入し、その不純物濃度
のピーク値をチャネル層底部近傍に一致させるように浅
くする。その濃度はチャネル層の不純物濃度の1/5（1/2
〜1/10）程度，厚さはチャネル層の厚さの0.5〜２倍程
度になる。
ャネルMESFETにおいて特に有効であり、ｐ′−GaAs層か
らなる埋込層11は第３図（ｂ）に示す埋込層６と同様の
働きをする層で、ソース層，ドレイン層４および中間濃
度層７との間にpn接合ビルトイン電圧を発生させて、且
つ、その端部から電子が基板１に流れ出るのを防止する
役目をする。且つ、寄生容量を増やさないように埋込層
11全体がビルトイン電圧で空乏化するような不純物濃度
とする。それはチャネル層の不純物濃度の1/10（1/5〜1
/100）程度，厚さは中間濃度層７の１〜２倍程度であ
る。また、p-−GaAs層からなる埋込層10はチャネル層３
の不純物濃度を補償するために導入し、その不純物濃度
のピーク値をチャネル層底部近傍に一致させるように浅
くする。その濃度はチャネル層の不純物濃度の1/5（1/2
〜1/10）程度，厚さはチャネル層の厚さの0.5〜２倍程
度になる。
また、このような構造は埋込層（反対導電型不純物
層）がソース層およびドレイン層４を包囲していないた
めに接合容量は少ない。更に、埋込層は個々に制御され
て形成されるから、LDD構造（第３図（ｅ））における
問題点も軽減される。
層）がソース層およびドレイン層４を包囲していないた
めに接合容量は少ない。更に、埋込層は個々に制御され
て形成されるから、LDD構造（第３図（ｅ））における
問題点も軽減される。
次に、第２図（ａ）〜（ｇ）は本発明にかかるMESFET
の形成方法の工程順断面図を示しており、以下に順を追
つて説明する。
の形成方法の工程順断面図を示しており、以下に順を追
つて説明する。
第２図（ａ）参照；半絶縁性GaAs基板１にSiO2膜から
なる絶縁膜マスク21を形成し、シリコン（Si+）イオン
を選択的に注入してｎ−GaAs層からなる低濃度不純物チ
ャネル層３を形成する。イオン注入条件は加速電圧40Ke
V,ドーズ量２×1012/cm2程度である。
なる絶縁膜マスク21を形成し、シリコン（Si+）イオン
を選択的に注入してｎ−GaAs層からなる低濃度不純物チ
ャネル層３を形成する。イオン注入条件は加速電圧40Ke
V,ドーズ量２×1012/cm2程度である。
第２図（ｂ）参照；次いで、絶縁膜マスク21を除去
し、新たな絶縁膜マスク22を設けて、マグネシウム（Mg
+）イオンを注入してp-GaAs層からなる埋込層10を形成
し、更に、850℃,10分間熱処理してチャネル層３と埋込
層10を画定する。Mg+イオン注入条件は加速電圧50KeV,
ドーズ量１×1012/cm2程度である。
し、新たな絶縁膜マスク22を設けて、マグネシウム（Mg
+）イオンを注入してp-GaAs層からなる埋込層10を形成
し、更に、850℃,10分間熱処理してチャネル層３と埋込
層10を画定する。Mg+イオン注入条件は加速電圧50KeV,
ドーズ量１×1012/cm2程度である。
第２図（ｃ）参照；次いで、絶縁膜マスク22を除去
し、スパッタ法によりWSix膜を被着し、フォトプロセス
によってパターンニングしてゲート電極２を形成する。
し、スパッタ法によりWSix膜を被着し、フォトプロセス
によってパターンニングしてゲート電極２を形成する。
第２図（ｄ）参照；次いで、化学気相成長（CVD）法
によりSiO2膜を被着し、弗素系ガスを用いた公知の異方
性エッチングによつてパターンニングしてゲート電極周
囲の絶縁膜（サイドウオール）23を形成し、再びSi+イ
オンを注入してn+−GaAs層からなる高濃度不純物ソース
層およびドレイン層４を形成する。イオン注入条件は加
速電圧120KeV,ドーズ量２×1013/cm2程度である。な
お、24はFETの形成される部分のみ露出させる絶縁膜で
ある。
によりSiO2膜を被着し、弗素系ガスを用いた公知の異方
性エッチングによつてパターンニングしてゲート電極周
囲の絶縁膜（サイドウオール）23を形成し、再びSi+イ
オンを注入してn+−GaAs層からなる高濃度不純物ソース
層およびドレイン層４を形成する。イオン注入条件は加
速電圧120KeV,ドーズ量２×1013/cm2程度である。な
お、24はFETの形成される部分のみ露出させる絶縁膜で
ある。
第２図（ｅ）参照；次いで、ゲート電極周囲の絶縁膜
23のみ除去し、Si+イオンを注入してｎ′−GaAs層から
なる中間濃度層７（第２層）を形成する。イオン注入条
件は加速電圧60KeV,ドーズ量５×1012/cm2程度である。
23のみ除去し、Si+イオンを注入してｎ′−GaAs層から
なる中間濃度層７（第２層）を形成する。イオン注入条
件は加速電圧60KeV,ドーズ量５×1012/cm2程度である。
第２図（ｆ）参照；次いで、ベリリウム（Be+）イオ
ンを注入してもｐ′−GaAs層からなる埋込層11を形成
し、750℃,5分間熱処理して画定する。Be+イオン注入条
件は加速電圧90KeV,ドーズ量２×1012/cm2程度である。
図中の25は絶縁膜マスクを示している。
ンを注入してもｐ′−GaAs層からなる埋込層11を形成
し、750℃,5分間熱処理して画定する。Be+イオン注入条
件は加速電圧90KeV,ドーズ量２×1012/cm2程度である。
図中の25は絶縁膜マスクを示している。
第２図（ｇ）参照；次いで、絶縁膜26を被着し、窓明
けしてAuGe/Au膜を被着し、リフトオフ法によつてソー
ス電極およびドレイン電極５を形成して完成させる。
けしてAuGe/Au膜を被着し、リフトオフ法によつてソー
ス電極およびドレイン電極５を形成して完成させる。
以上のような形成方法によつて、例えば、ゲート電極
長0.3μｍのｎチャネルMESFETを形成した結果による
と、ゲート長のバラツキが0.1μｍの場合、しきい値電
圧Vthのバラツキは従来の200mV程度のものが50mVにな
り、相互コンダクタンスGmは従来230mS/mmのものが、40
0mS/mmと改善される。
長0.3μｍのｎチャネルMESFETを形成した結果による
と、ゲート長のバラツキが0.1μｍの場合、しきい値電
圧Vthのバラツキは従来の200mV程度のものが50mVにな
り、相互コンダクタンスGmは従来230mS/mmのものが、40
0mS/mmと改善される。
なお、上記はｎチャネルGaAsMESFETの例であるが、本
発明はｎチャネルGaAsmMESFETやその他のJFET,ヘテロ接
合FET,埋込チャネル形MISFETにも適用でき、また、半導
体材料としてGaAs系の他、Si,Ge,InP,InSb等にも適用し
て同様な効果のあるものである。
発明はｎチャネルGaAsmMESFETやその他のJFET,ヘテロ接
合FET,埋込チャネル形MISFETにも適用でき、また、半導
体材料としてGaAs系の他、Si,Ge,InP,InSb等にも適用し
て同様な効果のあるものである。
［発明の効果］ 上記の説明から明らかなように、本発明によればゲー
ト長を0.5μｍ以下に形成して、しきい値電圧が安定
し、相互コンダクタンスが向上して、FETからなるICを
一層微細化することができ、その性能向上に大きく貢献
するものである。
ト長を0.5μｍ以下に形成して、しきい値電圧が安定
し、相互コンダクタンスが向上して、FETからなるICを
一層微細化することができ、その性能向上に大きく貢献
するものである。
第１図は本発明にかかるMESFETの構造図、 第２図（ａ）〜（ｇ）は本発明にかかるMESFETの形成方
法の工程順断面図、 第３図（ａ）〜（ｅ）は従来のMESFETの構造図である。 図において、 １は半絶縁性GaAs基板、 ２はゲート電極、 ３はｎ−GaAs層からなる低濃度不純物チャネル層、 ４はn+−GaAs層からなる高濃度不純物ソース層またはド
レイン層、 ５はソースまたはドレイン電極、 ７はｎ′−GaAs層からなる中間濃度層、 10はp-−GaAs層からなる埋込層、 11はｐ′−GaAs層からなる埋込層（第２層）、 21,22,25は絶縁膜マスク、 23はゲート電極周囲の絶縁膜、 24,26は絶縁膜 を示している。
法の工程順断面図、 第３図（ａ）〜（ｅ）は従来のMESFETの構造図である。 図において、 １は半絶縁性GaAs基板、 ２はゲート電極、 ３はｎ−GaAs層からなる低濃度不純物チャネル層、 ４はn+−GaAs層からなる高濃度不純物ソース層またはド
レイン層、 ５はソースまたはドレイン電極、 ７はｎ′−GaAs層からなる中間濃度層、 10はp-−GaAs層からなる埋込層、 11はｐ′−GaAs層からなる埋込層（第２層）、 21,22,25は絶縁膜マスク、 23はゲート電極周囲の絶縁膜、 24,26は絶縁膜 を示している。
Claims (1)
- 【請求項１】半導体基板にイオン注入して一導電型低濃
度不純物チャネル層および該一導電型低濃度不純物チャ
ネル層の下に反対導電型不純物層を形成する工程と， ゲート電極および該ゲート電極周囲に絶縁膜を形成し，
イオン注入して一導電型高濃度不純物ソース層および一
導電型高濃度不純物ドレイン層を形成する工程と， 前記ゲート電極周囲の絶縁膜を除去し，イオン注入して
一導電型中間濃度不純物層および該一導電型中間濃度不
純物層の下に第２の反対導電型不純物層を形成する工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034436A JP2663480B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034436A JP2663480B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208868A JPH01208868A (ja) | 1989-08-22 |
| JP2663480B2 true JP2663480B2 (ja) | 1997-10-15 |
Family
ID=12414174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034436A Expired - Fee Related JP2663480B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2663480B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187277A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS6279673A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1988
- 1988-02-16 JP JP63034436A patent/JP2663480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01208868A (ja) | 1989-08-22 |
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