JPH01208868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01208868A JPH01208868A JP3443688A JP3443688A JPH01208868A JP H01208868 A JPH01208868 A JP H01208868A JP 3443688 A JP3443688 A JP 3443688A JP 3443688 A JP3443688 A JP 3443688A JP H01208868 A JPH01208868 A JP H01208868A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
電界効果トランジスタとその製造方法に関し、−層微細
化して、高速化させることを目的とし、ゲート電極下の
一導電型チャネル層と該チャネル層の高濃度一導電型ソ
ース層およびドレイン層との間に設けられた一導電型中
間濃度層と、前記チャネル層の下部に設けられ、該チャ
ネル層より不゛純物濃度の低い反対導電型不純物層と、
前記一導電型中間濃度層の下部に設けられ、前記反対導
電型不純物層とは厚さが異なる第２の反対導電型不純物
層とを具備してなることを特徴とする。
化して、高速化させることを目的とし、ゲート電極下の
一導電型チャネル層と該チャネル層の高濃度一導電型ソ
ース層およびドレイン層との間に設けられた一導電型中
間濃度層と、前記チャネル層の下部に設けられ、該チャ
ネル層より不゛純物濃度の低い反対導電型不純物層と、
前記一導電型中間濃度層の下部に設けられ、前記反対導
電型不純物層とは厚さが異なる第２の反対導電型不純物
層とを具備してなることを特徴とする。
その製造方法として、半導体基板にイオン注入して一導
電型低濃度不純物チャネル層および該低濃度不純物チャ
ネル層下の反対導電型不純物層を形成する工程と、ゲー
ト電極と該ゲート電極周囲の絶縁膜を形成した後、イオ
ン注入して一導電型高濃度不純物ソース層およびドレイ
ン層を形成する工程と、 前記ゲート電極周囲の絶縁膜を除去し、イオン注入して
一導電型中間濃度不純物層および該中間濃度不純物層下
の第２の反対導電型不純物層を形成する工程とが含まれ
てなることを特徴とする。
電型低濃度不純物チャネル層および該低濃度不純物チャ
ネル層下の反対導電型不純物層を形成する工程と、ゲー
ト電極と該ゲート電極周囲の絶縁膜を形成した後、イオ
ン注入して一導電型高濃度不純物ソース層およびドレイ
ン層を形成する工程と、 前記ゲート電極周囲の絶縁膜を除去し、イオン注入して
一導電型中間濃度不純物層および該中間濃度不純物層下
の第２の反対導電型不純物層を形成する工程とが含まれ
てなることを特徴とする。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、特に、Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｆ Ｅ Ｔ）などの電界効果トランジスタ（Ｆ
Ｅ Ｔ ； Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）とその製造方法に関する。
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｆ Ｅ Ｔ）などの電界効果トランジスタ（Ｆ
Ｅ Ｔ ； Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）とその製造方法に関する。
例えば、化合物半導体からなるＭＥ Ｓ Ｆ ＥＴは低
消費電力、超高速化が可能で、且つ、基本素子構造が比
較的に簡単なためにコスト面から有利な半導体素子とし
て知られている。従って、このような素子を更に高速化
するための研究開発が鋭意おこなわれている。
消費電力、超高速化が可能で、且つ、基本素子構造が比
較的に簡単なためにコスト面から有利な半導体素子とし
て知られている。従って、このような素子を更に高速化
するための研究開発が鋭意おこなわれている。
［従来の技術］
第３図（ａ）〜（ｅｌは従来のすでに公知となっている
ＭＥＳＦＥＴの構造図を示しており、以下にそれを説明
する。
ＭＥＳＦＥＴの構造図を示しており、以下にそれを説明
する。
第３図（ａ）は従前より知られる一般構造のＭＥＳＦＥ
Ｔの断面図で、１は半絶縁性ＧａＡｓ基板、２は金属（
例えばタングステン）または金属シリサイド（ＭＳｉｘ
）からなるゲート電極、３はｎ −ＧａＡｓ層からな
る低濃度不純物チャネル層、４はｎ＋−ＧａＡｓ層から
なる高濃度不純物ソース層およびドレイン層、５はＡｕ
Ｇｅ／Ａｕからなるソースまたはドレイン電極である。
Ｔの断面図で、１は半絶縁性ＧａＡｓ基板、２は金属（
例えばタングステン）または金属シリサイド（ＭＳｉｘ
）からなるゲート電極、３はｎ −ＧａＡｓ層からな
る低濃度不純物チャネル層、４はｎ＋−ＧａＡｓ層から
なる高濃度不純物ソース層およびドレイン層、５はＡｕ
Ｇｅ／Ａｕからなるソースまたはドレイン電極である。
ここに、ＡｕＧｅ／Ａｕ （金ゲルマニウム／金）とは
下層にＡｕＧｅ膜、上層にＡｕ膜を形成した２層積層の
電極膜のことを意味している。
下層にＡｕＧｅ膜、上層にＡｕ膜を形成した２層積層の
電極膜のことを意味している。
このようなＭＥＳＦＥＴによって高速動作が可能で、Ｇ
ａＡｓ系ＦＥＴ素子では最大動作周波数１５ＧＨ２Ｏ分
周器が試作されるにいたっている。
ａＡｓ系ＦＥＴ素子では最大動作周波数１５ＧＨ２Ｏ分
周器が試作されるにいたっている。
しかし、更に高速動作を可能にするためにはゲート長Ｌ
ｇを短くして、電流駆動能力を高める必要がある。とこ
ろが、ゲート長を更に短かくすると、しきい値電圧ｖｔ
ｈがゲート長に依存する、所謂、短チヤネル効果が著し
くなって、ゲート加工のバラツキによってしきい値電圧
の均一性、再現性を低下させると云う問題がある。その
原因として考えられるのは、ソース層およびドレイン層
４端部からチャネル層下のＧａＡｓ基板１への電流の浸
み出し、また、ゲートに対しドレインが高電位のために
、ドレイン層４端部でのゲート空乏層下への電流の廻り
込み等である。
ｇを短くして、電流駆動能力を高める必要がある。とこ
ろが、ゲート長を更に短かくすると、しきい値電圧ｖｔ
ｈがゲート長に依存する、所謂、短チヤネル効果が著し
くなって、ゲート加工のバラツキによってしきい値電圧
の均一性、再現性を低下させると云う問題がある。その
原因として考えられるのは、ソース層およびドレイン層
４端部からチャネル層下のＧａＡｓ基板１への電流の浸
み出し、また、ゲートに対しドレインが高電位のために
、ドレイン層４端部でのゲート空乏層下への電流の廻り
込み等である。
従って、その対策として従来から第３図（ｂ）〜（ｅ）
の構造が提案されている。
の構造が提案されている。
まず、第３図世）は反対導電層埋込形構造（埋込ｐ形構
造）とも云うべきもので、これは上記した通常の素子構
造にｐ−−ＧａＡｓ層６を埋め込んだ方式である。
造）とも云うべきもので、これは上記した通常の素子構
造にｐ−−ＧａＡｓ層６を埋め込んだ方式である。
次の第３図（Ｃ）はオフセット形構造で、ｎ −ＧａＡ
ｓ層からなるチャネル層３′を長くして、ソース層およ
びドレイン層４をゲート電極２から離した方式の構造で
ある。
ｓ層からなるチャネル層３′を長くして、ソース層およ
びドレイン層４をゲート電極２から離した方式の構造で
ある。
次の第３図（ｄ＋は薄層チャネル形構造で、ｎ −Ｇａ
ＡｓＮからなるチャネル層３″を薄く形成した方式の構
造である。
ＡｓＮからなるチャネル層３″を薄く形成した方式の構
造である。
次の第３図（＋１４１はＬＤＤ形構造で、ソース層およ
びドレイン層４をゲート電極２から離して、その層４と
チャネル層３との間にｎ ’ −ＧａＡｓ層からなる中
間濃度不純物層７（以下、中間濃度層と略する）を設け
た方式の著名な構造である。
びドレイン層４をゲート電極２から離して、その層４と
チャネル層３との間にｎ ’ −ＧａＡｓ層からなる中
間濃度不純物層７（以下、中間濃度層と略する）を設け
た方式の著名な構造である。
更に、図示していないが、これらを組み合わせた種々の
構造も提案されている。
構造も提案されている。
［発明が解決しようとする課題コ
上記した第３１１（ｂ）〜（ｅ）の構造によれば、ゲー
ト長Ｌｇを約０．５μｍまで短くして、しきい値電圧ｖ
ｔｈのゲート長への依存性をほぼ消滅させる結果が得ら
れる。
ト長Ｌｇを約０．５μｍまで短くして、しきい値電圧ｖ
ｔｈのゲート長への依存性をほぼ消滅させる結果が得ら
れる。
しかし、更にゲート長を短くしてＬｇ ＜ ０．５μｍ
とすれば、しきい値電圧ｖｔｈのｔ、ｇへの依存性が再
び大きくなって、且つ、相互コンダクタンスＧｍが低下
すると云う問題が起こってくる。
とすれば、しきい値電圧ｖｔｈのｔ、ｇへの依存性が再
び大きくなって、且つ、相互コンダクタンスＧｍが低下
すると云う問題が起こってくる。
更に各構造側々の問題点を詳しく説明すれば、第３図（
ｂ）に示す反対導電層埋込形構造においては、電流の浸
み出しおよび廻り込みを減らす効果を大きくするために
ｐ”’ −ＧａＡｓ層６の不純物濃度を高くする必要が
あるが、そうすると寄生容量が増大して動作の高速化が
害されることになる。
ｂ）に示す反対導電層埋込形構造においては、電流の浸
み出しおよび廻り込みを減らす効果を大きくするために
ｐ”’ −ＧａＡｓ層６の不純物濃度を高くする必要が
あるが、そうすると寄生容量が増大して動作の高速化が
害されることになる。
また、第３図（０）に示すオフセット形構造では、両側
に突き出したチャネル層３１のオフセット分だけ寄生抵
抗が増加し、同じく高速化が阻害される。
に突き出したチャネル層３１のオフセット分だけ寄生抵
抗が増加し、同じく高速化が阻害される。
次の第３図（ｄ）に示す薄層チャネル形構造では、ｎ−
ＧａＡｓ層からなるチャネル層３″が薄くなるため、不
純物原子のピーク値が高くなり、且つ、そのピーク値が
ゲート電極に近づくためにショットキー接合のビルトイ
ン電圧および逆耐圧が低下する問題が起こる。
ＧａＡｓ層からなるチャネル層３″が薄くなるため、不
純物原子のピーク値が高くなり、且つ、そのピーク値が
ゲート電極に近づくためにショットキー接合のビルトイ
ン電圧および逆耐圧が低下する問題が起こる。
第３図ｔｅｌ）に示すＬＤＤ形構造では、中間濃度層７
が０．２μｍになって、ゲート長Ｌｇとほぼ同じになり
、且つ、イオン注入不純物はガウス分布をしているため
に、中間濃度Ｎ７の厚さがチャネルＮ３の厚さに影響を
及ぼすようになり、短チヤネル効果の抑制が減殺される
欠点がある。
が０．２μｍになって、ゲート長Ｌｇとほぼ同じになり
、且つ、イオン注入不純物はガウス分布をしているため
に、中間濃度Ｎ７の厚さがチャネルＮ３の厚さに影響を
及ぼすようになり、短チヤネル効果の抑制が減殺される
欠点がある。
本発明は、これらの問題点を軽減させて、ゲート電極を
−Ｎ微細に形成し、更に高速化させることを目的とした
ＦＥＴとその製造方法を提案するも゛のである。
−Ｎ微細に形成し、更に高速化させることを目的とした
ＦＥＴとその製造方法を提案するも゛のである。
［課題を解決するための手段］
その目的は、ゲート電極下の一導電型チャネル層と該チ
ャネル層の高濃度一導電型ソース層およびドレイン層と
の間に設けられた一導電型中間濃度層と、 前記チャネル層の下部に設けられ、該チャネル層より不
純物濃度の低い反対導電型不純物層と、前記一導電型中
間濃度層の下部に設けられ、前記反対導電型不純物層と
は厚さが異なる第２の反対導電型不純物層とを具備して
なるＦＥＴによって達成される。
ャネル層の高濃度一導電型ソース層およびドレイン層と
の間に設けられた一導電型中間濃度層と、 前記チャネル層の下部に設けられ、該チャネル層より不
純物濃度の低い反対導電型不純物層と、前記一導電型中
間濃度層の下部に設けられ、前記反対導電型不純物層と
は厚さが異なる第２の反対導電型不純物層とを具備して
なるＦＥＴによって達成される。
且つ、その形成方法として、半導体基板にイオン注入し
て一導電型中濃度層純物チャネル層および該低濃度不純
物チャネル層下の反対導電型不純物層を形成する工程と
、ゲート電極と該ゲート電極周囲の絶縁膜を形成した後
、イオン注入して一導電型中濃度層純物ソース層および
ドレイン層を形成する工程と、前記ゲート電極周囲の絶
縁膜を除去し、イオン注入して一導電型中間濃度不純物
層および該中間濃度不純物層下の第２の反対導電型不純
物層を形成する工程とが含まれることを特徴とする。
て一導電型中濃度層純物チャネル層および該低濃度不純
物チャネル層下の反対導電型不純物層を形成する工程と
、ゲート電極と該ゲート電極周囲の絶縁膜を形成した後
、イオン注入して一導電型中濃度層純物ソース層および
ドレイン層を形成する工程と、前記ゲート電極周囲の絶
縁膜を除去し、イオン注入して一導電型中間濃度不純物
層および該中間濃度不純物層下の第２の反対導電型不純
物層を形成する工程とが含まれることを特徴とする。
［作用］
即ち、本発明はチャネル層および中間濃度不純物層の下
部のみに反対導電型不純物層を設け、且つ、チャネル層
下の反対導電型不純物層と中間濃度不純物層下の反対導
電型不純物層（第２の反対導電型不純物Ｎ）との不純物
濃度および厚さを相異させる。そのように反対導電型不
純物層をチャネル層と中間濃度不純物層との下のみに設
けて、別々に不純物濃度を制御すると、ソース・ドレイ
ン層および中間濃度不純物層の端部からチャネル層下の
ＧａＡｓ基板１への電流の浸み出しを減少させ、且つ、
チャネル層への反対導電型不純物層の注入によってチャ
ネル層の不純物濃度を補償（相殺；ｃｏｍｐｅｎｓａｔ
ｅ） Ｌ／て、その不純物濃度のピーク値を底部付近に
形成させることができる。
部のみに反対導電型不純物層を設け、且つ、チャネル層
下の反対導電型不純物層と中間濃度不純物層下の反対導
電型不純物層（第２の反対導電型不純物Ｎ）との不純物
濃度および厚さを相異させる。そのように反対導電型不
純物層をチャネル層と中間濃度不純物層との下のみに設
けて、別々に不純物濃度を制御すると、ソース・ドレイ
ン層および中間濃度不純物層の端部からチャネル層下の
ＧａＡｓ基板１への電流の浸み出しを減少させ、且つ、
チャネル層への反対導電型不純物層の注入によってチャ
ネル層の不純物濃度を補償（相殺；ｃｏｍｐｅｎｓａｔ
ｅ） Ｌ／て、その不純物濃度のピーク値を底部付近に
形成させることができる。
その結果、逆バイアス耐圧の低下を招くことなく、しき
い値電圧ｖｔｈのバラツキが減少し、相互コンダクタン
スＧｍ （＝’ａＩｄ／９Ｖｇ）も向上する。ここに
、Ｉｄはドレイン電流、Ｖｇはゲート電極に印加される
電圧を意味する。
い値電圧ｖｔｈのバラツキが減少し、相互コンダクタン
スＧｍ （＝’ａＩｄ／９Ｖｇ）も向上する。ここに
、Ｉｄはドレイン電流、Ｖｇはゲート電極に印加される
電圧を意味する。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるＭＥＳＦＥＴの構造図を示して
おり、１は半絶縁性ＧａＡｓ基板、２はゲート電極、３
はｎ −ＧａＡｓ層からなる低濃度不純物チャネル層、
４はｎ” −ＧａＡｓ層からなる高濃度不純物ソース層
またはドレイン層、５はソースまたはドレイン電極、７
はｎ ” −ＧａＡｓ層からなる中間濃度層、 １０は
チャネル層下のｐ−−ＧａＡｓ層からなる埋込層（反対
導電型不純物層）、１１は中間濃度層下のｐ ’−Ｇａ
Ａｓ層からなる埋込層（第２の反対導電型不純物層）で
ある。
おり、１は半絶縁性ＧａＡｓ基板、２はゲート電極、３
はｎ −ＧａＡｓ層からなる低濃度不純物チャネル層、
４はｎ” −ＧａＡｓ層からなる高濃度不純物ソース層
またはドレイン層、５はソースまたはドレイン電極、７
はｎ ” −ＧａＡｓ層からなる中間濃度層、 １０は
チャネル層下のｐ−−ＧａＡｓ層からなる埋込層（反対
導電型不純物層）、１１は中間濃度層下のｐ ’−Ｇａ
Ａｓ層からなる埋込層（第２の反対導電型不純物層）で
ある。
このような構造は、ゲート電極長Ｌｇ ＜ ０．５μｍ
の短チャネルＭＥＳＦＥＴにおいて特に有効であり、ｐ
’ −ＧａＡｓ層からなる埋込層１１は第３図（ｂｌに
示す埋込層６と同様の働きをする層で、ソース層、ドレ
イン層４および中間濃度層７との間にｐｎ接合ビルトイ
ン電圧を発生させて、且つ、その端部から電子が基板１
に流れ出るのを防止する役目をする。且つ、寄生容量を
増やさないように埋込層１１全体がビルトイン電圧で空
乏化するような不純物濃度とする。それはチャネル層の
不純物層・ 度の１／１０（１１５〜１／１００）程
度、厚さは中間濃度層７の１〜２倍程度である。また、
ｐ−−ＧａＡｓ層からなる埋込層１０はチャネル層３の
不純物濃度を補償するために導入し、その不純物濃度の
ピーク値をチャネル層底部近傍に一致させるように浅く
する。その濃度はチャネル層の不純物濃度の１１５ （
１／２〜１ ／１０）程度、厚さはチャネル層の厚さの
０．５〜２倍程度になる。
の短チャネルＭＥＳＦＥＴにおいて特に有効であり、ｐ
’ −ＧａＡｓ層からなる埋込層１１は第３図（ｂｌに
示す埋込層６と同様の働きをする層で、ソース層、ドレ
イン層４および中間濃度層７との間にｐｎ接合ビルトイ
ン電圧を発生させて、且つ、その端部から電子が基板１
に流れ出るのを防止する役目をする。且つ、寄生容量を
増やさないように埋込層１１全体がビルトイン電圧で空
乏化するような不純物濃度とする。それはチャネル層の
不純物層・ 度の１／１０（１１５〜１／１００）程
度、厚さは中間濃度層７の１〜２倍程度である。また、
ｐ−−ＧａＡｓ層からなる埋込層１０はチャネル層３の
不純物濃度を補償するために導入し、その不純物濃度の
ピーク値をチャネル層底部近傍に一致させるように浅く
する。その濃度はチャネル層の不純物濃度の１１５ （
１／２〜１ ／１０）程度、厚さはチャネル層の厚さの
０．５〜２倍程度になる。
また、このような構造は埋込層（反対導電型不純物層）
がソース層およびドレイン層４を包囲していないために
接合容量は少ない。更に、埋込層は個々に制御されて形
成されるから、ＬＤＤ構造（第３図（ｅ））における問
題点も軽減される。
がソース層およびドレイン層４を包囲していないために
接合容量は少ない。更に、埋込層は個々に制御されて形
成されるから、ＬＤＤ構造（第３図（ｅ））における問
題点も軽減される。
次に、第２図（ａ）〜（ｇ）は本発明にかかるＭＥＳＦ
ＥＴの形成方法の工程順断面図を示しており、以下に順
を追って説明する。
ＥＴの形成方法の工程順断面図を示しており、以下に順
を追って説明する。
第２図（ａｌ参照；半絶縁性ＧａＡｓ基板１上に５ｉ０
２膜からなる絶縁膜マスク２１を形成し、シリコン（Ｓ
ｉ＋）イオンを選択的に注入してｎ −ＧａＡｓ層から
なる低濃度不純物チャネル層３を形成する。イオン注入
条件は加速電圧４０ＫｅＶ、 ドーズｆｉ２Ｘ１０／
ｄ程度である。
２膜からなる絶縁膜マスク２１を形成し、シリコン（Ｓ
ｉ＋）イオンを選択的に注入してｎ −ＧａＡｓ層から
なる低濃度不純物チャネル層３を形成する。イオン注入
条件は加速電圧４０ＫｅＶ、 ドーズｆｉ２Ｘ１０／
ｄ程度である。
第２図（ｂ）参照；次いで、絶縁膜マスク２１を除去し
、新たな絶縁膜マスク２２を設けて、マグネシウム（Ｍ
ｇ” ）イオンを注入してｐ−−ＧａＡｓ層からなる埋
込層ｌＯを形成し、更に、８５０℃、１０分間熱処理し
てチャネル層３と埋込層ｌＯを画定する。Ｍｇ＋イオン
注入条件は加速電圧５０ＫｅＶ、 ドーズ量ｌＸｌＯ
１２／−程度である。
、新たな絶縁膜マスク２２を設けて、マグネシウム（Ｍ
ｇ” ）イオンを注入してｐ−−ＧａＡｓ層からなる埋
込層ｌＯを形成し、更に、８５０℃、１０分間熱処理し
てチャネル層３と埋込層ｌＯを画定する。Ｍｇ＋イオン
注入条件は加速電圧５０ＫｅＶ、 ドーズ量ｌＸｌＯ
１２／−程度である。
第２図（Ｃ）参照；次いで、絶縁膜マスク２２を除去し
、スパッタ法によりＷＳｉｘ膜を被着し、フォトプロセ
スによってパターンニングしてゲート電極２を形成する
。
、スパッタ法によりＷＳｉｘ膜を被着し、フォトプロセ
スによってパターンニングしてゲート電極２を形成する
。
第２図（ｄ）参照；次いで、化学気相成長（ＣＶＤ）法
により５ｉ０２膜を被着し、弗素系ガスを用いた公知の
異方性エツチングによってパターンニングしてゲート電
極周囲の絶縁膜（サイドウオール）２３を形成し、再び
Ｓｉ＋イオンを注入してｎ＋−ＧａＡｓ層からなる高濃
度不純物ソース層およびドレイン層４を形成する。イオ
ン注入条件は加速電圧１２０ＫｅＶ、 ドーズ量２Ｘ
１０”／ａ！程度である。なお、２４はＦＢＴの形成さ
れる部分のみ露出させる絶縁膜である。
により５ｉ０２膜を被着し、弗素系ガスを用いた公知の
異方性エツチングによってパターンニングしてゲート電
極周囲の絶縁膜（サイドウオール）２３を形成し、再び
Ｓｉ＋イオンを注入してｎ＋−ＧａＡｓ層からなる高濃
度不純物ソース層およびドレイン層４を形成する。イオ
ン注入条件は加速電圧１２０ＫｅＶ、 ドーズ量２Ｘ
１０”／ａ！程度である。なお、２４はＦＢＴの形成さ
れる部分のみ露出させる絶縁膜である。
第２図（ｅ）参照；次いで、ゲート電極周囲の絶縁膜２
３のみ除去し、ｓｉ＋イオンを注入してｎ ’ −Ｇａ
Ａｓ層からなる中間濃度層７（第２層）を形成する。
３のみ除去し、ｓｉ＋イオンを注入してｎ ’ −Ｇａ
Ａｓ層からなる中間濃度層７（第２層）を形成する。
イオン注入条件は加速電圧６ＢｅＶ、ドーズ量５ ｘ
１０” −′／ｄ程度である。
１０” −′／ｄ程度である。
第２図（ｆ）参照；次いで、ベリリウム（Ｂｅ” ）イ
オンを注入してＩ） ’ −ＧａＡｓｊｉＪからなる埋
込層１１を形成し、７５０℃、５分間熱処理して画定す
る。Ｂｅ”イオン注入条件は加速電圧９０ＫｅＶ、
ドーズ１２Ｘ１０１２／ｃｄ程度である。図中の２５は
絶縁膜マスクを示している。
オンを注入してＩ） ’ −ＧａＡｓｊｉＪからなる埋
込層１１を形成し、７５０℃、５分間熱処理して画定す
る。Ｂｅ”イオン注入条件は加速電圧９０ＫｅＶ、
ドーズ１２Ｘ１０１２／ｃｄ程度である。図中の２５は
絶縁膜マスクを示している。
第２図（ｇ）参照；次いで、絶縁膜２６を被着し、窓開
けしてＡｕＧｅ／Ａｕ膜を被着し、リフトオフ法によっ
てソース電極およびドレイン電極５を形成して完成させ
る。
けしてＡｕＧｅ／Ａｕ膜を被着し、リフトオフ法によっ
てソース電極およびドレイン電極５を形成して完成させ
る。
以上のような形成法によって、例えば、ゲート電極長０
．３μｍのｎチャネル層下 Ｓ Ｆ ＥＴを形成した結
果によると、ゲート長のバラツキが０．１μｍの場合、
しきい値電圧ｖｔｈのバラツキは従来の２００ｍＶ程度
のものが５０ｍＶになり、相互コンダクタンスＧｍは従
来２３０ｍ５／ｍｍのものが４００ｍ５／＋ｎｍと改善
される。
．３μｍのｎチャネル層下 Ｓ Ｆ ＥＴを形成した結
果によると、ゲート長のバラツキが０．１μｍの場合、
しきい値電圧ｖｔｈのバラツキは従来の２００ｍＶ程度
のものが５０ｍＶになり、相互コンダクタンスＧｍは従
来２３０ｍ５／ｍｍのものが４００ｍ５／＋ｎｍと改善
される。
なお、上記はｎチャネルＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ
Ｔの例であるが、本発明はｎチャネルＧａＡｓＭＥＳＦ
ＥＴやその他のＪＦＥＴ、ヘテロ接合ＦＥＴ、埋込チャ
ネル形ＭＩＳＦＥＴにも適用でき、また、半導体材料と
してＧａＡｓ系の他、Ｓｔ、 Ｇｅ＋ ＩｎＰ、 Ｉｎ
Ｓｂ等にも適用して同様の効果のあるものである。
Ｔの例であるが、本発明はｎチャネルＧａＡｓＭＥＳＦ
ＥＴやその他のＪＦＥＴ、ヘテロ接合ＦＥＴ、埋込チャ
ネル形ＭＩＳＦＥＴにも適用でき、また、半導体材料と
してＧａＡｓ系の他、Ｓｔ、 Ｇｅ＋ ＩｎＰ、 Ｉｎ
Ｓｂ等にも適用して同様の効果のあるものである。
［発明の効果］
上記の説明から明らかなように、本発明によればゲート
長を０．５μｍ以下に形成して、しきい値電圧が安定し
、相互コンダクタンスが向上して、ＦＥＴからなるＩＣ
を一層微細化することができ、その性能向上に大きく貢
献するものである。
長を０．５μｍ以下に形成して、しきい値電圧が安定し
、相互コンダクタンスが向上して、ＦＥＴからなるＩＣ
を一層微細化することができ、その性能向上に大きく貢
献するものである。
第１図は本発明にかかるＭＥＳＦＥＴの構造図、第２図
（ａ）〜（沿は本発明にかかるＭＥ Ｓ Ｆ ＥＴの形
成方法の工程順断面図、 第３図（ａ）〜（ｅ）は従来のＭＥ Ｓ Ｆ ＥＴの構
造図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はゲート電極、 ３はｎ −ＧａＡｓ層からなる低濃度不純物チャネル層
、４はｎ” −ＧａＡｓｊｇからなる高濃度不純物ソー
ス層またはドレイン層、 ５はソースまたはドレイン電極、 ７はｎ ” −ＧａＡｓ層からなる中間濃度層、１０は
ｐ−−ＧａＡｓ層からなる埋込層、１１はｐ’−ＧａＡ
ｓ層からなる埋込Ｎ（第２層）、２１、２２．２５は絶
縁膜マスク、 ２３はゲート電極周囲の絶縁膜、 ２４、２６は絶縁膜 奉禿ｅＪ４ ｔｓｎ’ ＞ｂ ＭＥＳＦＥＴ ｔｒＡ連
Ｅ第１ 図 本託補１２か）を多へ方広哨」むＱ断め口笛２ 図
（ａ）〜（沿は本発明にかかるＭＥ Ｓ Ｆ ＥＴの形
成方法の工程順断面図、 第３図（ａ）〜（ｅ）は従来のＭＥ Ｓ Ｆ ＥＴの構
造図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はゲート電極、 ３はｎ −ＧａＡｓ層からなる低濃度不純物チャネル層
、４はｎ” −ＧａＡｓｊｇからなる高濃度不純物ソー
ス層またはドレイン層、 ５はソースまたはドレイン電極、 ７はｎ ” −ＧａＡｓ層からなる中間濃度層、１０は
ｐ−−ＧａＡｓ層からなる埋込層、１１はｐ’−ＧａＡ
ｓ層からなる埋込Ｎ（第２層）、２１、２２．２５は絶
縁膜マスク、 ２３はゲート電極周囲の絶縁膜、 ２４、２６は絶縁膜 奉禿ｅＪ４ ｔｓｎ’ ＞ｂ ＭＥＳＦＥＴ ｔｒＡ連
Ｅ第１ 図 本託補１２か）を多へ方広哨」むＱ断め口笛２ 図
Claims (2)
- （１）ゲート電極下の一導電型チャネル層と該チャネル
層の高濃度一導電型ソース層およびドレイン層との間に
設けられた一導電型中間濃度層と、前記チャネル層の下
部に設けられ、該チャネル層より不純物濃度の低い反対
導電型不純物層と、前記一導電型中間濃度層の下部に設
けられ、前記反対導電型不純物層とは厚さが異なる第２
の反対導電型不純物層とを具備してなることを特徴とす
る半導体装置。 - （２）半導体基板にイオン注入して一導電型低濃度不純
物チャネル層および該低濃度不純物チャネル層下の反対
導電型不純物層を形成する工程と、ゲート電極と該ゲー
ト電極周囲の絶縁膜を形成した後、イオン注入して一導
電型高濃度不純物ソース層およびドレイン層を形成する
工程と、 前記ゲート電極周囲の絶縁膜を除去し、イオン注入して
一導電型中間濃度不純物層および該中間濃度不純物層下
の第２の反対導電型不純物層を形成する工程とが含まれ
てなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034436A JP2663480B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034436A JP2663480B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208868A true JPH01208868A (ja) | 1989-08-22 |
| JP2663480B2 JP2663480B2 (ja) | 1997-10-15 |
Family
ID=12414174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034436A Expired - Fee Related JP2663480B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663480B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187277A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS6279673A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1988
- 1988-02-16 JP JP63034436A patent/JP2663480B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187277A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS6279673A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663480B2 (ja) | 1997-10-15 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |