JP2679077B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2679077B2 JP2679077B2 JP63034435A JP3443588A JP2679077B2 JP 2679077 B2 JP2679077 B2 JP 2679077B2 JP 63034435 A JP63034435 A JP 63034435A JP 3443588 A JP3443588 A JP 3443588A JP 2679077 B2 JP2679077 B2 JP 2679077B2
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Description
【発明の詳細な説明】 ［概要］ 電界効果トランジスタとその製造方法に関し、 一層微細化して、高速化させることを目的とし、 ゲート電極下に設けられた一導電型チャネル層は表面
部分より底部分が高濃度になる濃度分布を有し、且つ、
該一導電型チャネル層下に反対導電型不純物層を具備し
てなることを特徴とする。
部分より底部分が高濃度になる濃度分布を有し、且つ、
該一導電型チャネル層下に反対導電型不純物層を具備し
てなることを特徴とする。
その製造方法として、半導体基板にイオン注入して一
導電型低濃度不純物チャネル層を形成する工程と、ゲー
ト電極（または、ゲート電極およびゲート電極周囲の絶
縁膜）形成部分を除く部分をマスクして、反対導電型不
純物層をイオン注入し前記一導電型低濃度不純物チャネ
ル層に底部分が高濃度になる濃度分布を与え、且つ、該
一導電型低濃度不純物チャネル層下に反対導電型不純物
層を形成する工程と、 ゲート電極（または、ゲート電極およびゲート電極周
囲の絶縁膜）を形成し、イオン注入して一導電型高濃度
不純物ソース層およびドレイン層を形成する工程とが含
まれることを特徴とする。
導電型低濃度不純物チャネル層を形成する工程と、ゲー
ト電極（または、ゲート電極およびゲート電極周囲の絶
縁膜）形成部分を除く部分をマスクして、反対導電型不
純物層をイオン注入し前記一導電型低濃度不純物チャネ
ル層に底部分が高濃度になる濃度分布を与え、且つ、該
一導電型低濃度不純物チャネル層下に反対導電型不純物
層を形成する工程と、 ゲート電極（または、ゲート電極およびゲート電極周
囲の絶縁膜）を形成し、イオン注入して一導電型高濃度
不純物ソース層およびドレイン層を形成する工程とが含
まれることを特徴とする。
［産業上の利用分野］ 本発明は半導体装置の製造方法のうち、特に、MESFET
（Metal Semiconductor FET）などの電界効果トランジ
スタ（FET;Field Effect Transistor）とその製造方法
に関する。
（Metal Semiconductor FET）などの電界効果トランジ
スタ（FET;Field Effect Transistor）とその製造方法
に関する。
例えば、化合物半導体からなるMESFETは低消費電力，
超高速化が可能で、且つ、基本素子構造が比較的に簡単
なためにコスト面から有利な半導体素子として知られて
いる。従つて、このような素子を更に高速化するための
研究開発が鋭意おこなわれている。
超高速化が可能で、且つ、基本素子構造が比較的に簡単
なためにコスト面から有利な半導体素子として知られて
いる。従つて、このような素子を更に高速化するための
研究開発が鋭意おこなわれている。
［従来の技術］ 第５図（ａ）〜（ｅ）は従来のすでに公知となつてい
るMESFETの構造図を示しており、以下にそれを説明す
る。
るMESFETの構造図を示しており、以下にそれを説明す
る。
第５図（ａ）は従前より知られる一般構造のMESFETの
断面図で、１は半絶縁性GaAs基板,2は金属（例えばタン
グステン）または金属シリサイド（MSix）からなるゲー
ト電極,3はｎ−GaAs層からなる低濃度不純物チャネル
層,4はn+−GaAs層からなる高濃度不純物ソース層および
ドレイン層,5はAuGe/Auからなるソースまたはドレイン
電極である。ここで、AuGe/Au（金ゲルマニウム／金）
とは下層にAuGe膜、上層にAu膜を形成した２層積層の電
極膜のことを意味している。
断面図で、１は半絶縁性GaAs基板,2は金属（例えばタン
グステン）または金属シリサイド（MSix）からなるゲー
ト電極,3はｎ−GaAs層からなる低濃度不純物チャネル
層,4はn+−GaAs層からなる高濃度不純物ソース層および
ドレイン層,5はAuGe/Auからなるソースまたはドレイン
電極である。ここで、AuGe/Au（金ゲルマニウム／金）
とは下層にAuGe膜、上層にAu膜を形成した２層積層の電
極膜のことを意味している。
このようなMESFETによつて高速動作が可能で、GaAs系
FET素子では最大動作周波数15GHZの分周器が試作される
にいたつている。
FET素子では最大動作周波数15GHZの分周器が試作される
にいたつている。
しかし、更に高速動作を可能にするためにはゲート長
Lgを短くして、電流駆動能力を高める必要がある。とこ
ろが、ゲート長を更に短かくすると、しきい値電圧Vth
がゲート長に依存する、所謂、短チャネル効果が著しく
なつて、ゲート加工のバラツキによつてしきい値電圧の
均一性，再現性を低下させると云う問題がある。その原
因として考えられるのは、ソース層およびドレイン層４
端部からチャネル層下のGaAs基板１への電流の浸み出
し、また、ゲートに対しドレインが高電位のために、ド
レイン層４端部でのゲート空乏層下への電流の廻り込み
等である。
Lgを短くして、電流駆動能力を高める必要がある。とこ
ろが、ゲート長を更に短かくすると、しきい値電圧Vth
がゲート長に依存する、所謂、短チャネル効果が著しく
なつて、ゲート加工のバラツキによつてしきい値電圧の
均一性，再現性を低下させると云う問題がある。その原
因として考えられるのは、ソース層およびドレイン層４
端部からチャネル層下のGaAs基板１への電流の浸み出
し、また、ゲートに対しドレインが高電位のために、ド
レイン層４端部でのゲート空乏層下への電流の廻り込み
等である。
従つて、その対策として従来から第５図（ｂ）〜
（ｅ）の構造が提案されている。
（ｅ）の構造が提案されている。
まず、第５図（ｂ）は反対導電層埋込形構造（埋込ｐ
形構造）とも云うべきもので、これは上記した通常の素
子構造にp-−GaAs層６を埋め込んだ方式である。
形構造）とも云うべきもので、これは上記した通常の素
子構造にp-−GaAs層６を埋め込んだ方式である。
次の第５図（ｃ）はオフセット形構造で、ｎ−GaAs層
からなるチャネル層３′を長くして、ソース層およびド
レイン層４をゲート電極２から離した方式の構造であ
る。
からなるチャネル層３′を長くして、ソース層およびド
レイン層４をゲート電極２から離した方式の構造であ
る。
次の第５図（ｄ）は薄層チャネル形構造で、ｎ−GaAs
層からなるチャネル層３″を薄く形成した方式の構造で
ある。
層からなるチャネル層３″を薄く形成した方式の構造で
ある。
次の第５図（ｅ）はLDD形構造で、ソース層およびド
レイン層４をゲート電極２から離して、その層４とチャ
ネル層３との間にｎ′−GaAs層からなる中間濃度不純物
層７（以下、中間濃度層と略する）を設けた方式の著名
な構造である。
レイン層４をゲート電極２から離して、その層４とチャ
ネル層３との間にｎ′−GaAs層からなる中間濃度不純物
層７（以下、中間濃度層と略する）を設けた方式の著名
な構造である。
更に、図示していないが、これらを組み合わせた種々
の構造も提案されている。
の構造も提案されている。
［発明が解決しようとする課題］ 上記した第５図（ｂ）〜（ｅ）の構造によれば、ゲー
ト長Lgを約0.5μｍまで短くして、しきい値電圧Vthのゲ
ート長への依存性をほぼ消滅させる結果が得られる。
ト長Lgを約0.5μｍまで短くして、しきい値電圧Vthのゲ
ート長への依存性をほぼ消滅させる結果が得られる。
しかし、更にゲート長を短くしてLg＜0.5μｍとすれ
ば、しきい値電圧VthのLgへの依存性が再び大きくなつ
て、相互コンダクタンスGmが低下すると云う問題が起こ
つてくる。
ば、しきい値電圧VthのLgへの依存性が再び大きくなつ
て、相互コンダクタンスGmが低下すると云う問題が起こ
つてくる。
更に各構造個々の問題点を詳しく説明すれば、第５図
（ｂ）に示す反対導電層埋込形構造においては、電流の
浸み出しおよび廻り込みの抑制効果を大きくするために
p-−GaAs層６の不純物濃度を高くする必要があるが、そ
うすると寄生容量が増大して動作の高速化が害されるこ
とになる。
（ｂ）に示す反対導電層埋込形構造においては、電流の
浸み出しおよび廻り込みの抑制効果を大きくするために
p-−GaAs層６の不純物濃度を高くする必要があるが、そ
うすると寄生容量が増大して動作の高速化が害されるこ
とになる。
また、第５図（ｃ）に示すオフセット形構造では、両
側に突き出したチャネル層３′のオフセット分だけ寄生
抵抗が増加し、同じく高速化が阻害される。
側に突き出したチャネル層３′のオフセット分だけ寄生
抵抗が増加し、同じく高速化が阻害される。
次の第５図（ｄ）に示す薄層チャネル形構造では、ｎ
−GaAs層からなるチャネル層３″が薄くなるため、不純
物濃度分布のピーク値が高くなり、且つ、そのピーク値
がゲート電極に近づくためにショットキー接合のビルト
イン電圧および逆耐圧が低下する問題が起こる。
−GaAs層からなるチャネル層３″が薄くなるため、不純
物濃度分布のピーク値が高くなり、且つ、そのピーク値
がゲート電極に近づくためにショットキー接合のビルト
イン電圧および逆耐圧が低下する問題が起こる。
第５図（ｅ）に示すLDD形構造では、中間濃度層７が
0.2μｍになつて、ゲート長Lgとほぼ同じになり、且
つ、イオン注入不純物はガウス分布をしているために、
中間濃度層７の厚さがチャネル層３の厚さに影響を及ぼ
すようになり、短チャネル効果の抑制が減殺される欠点
がある。
0.2μｍになつて、ゲート長Lgとほぼ同じになり、且
つ、イオン注入不純物はガウス分布をしているために、
中間濃度層７の厚さがチャネル層３の厚さに影響を及ぼ
すようになり、短チャネル効果の抑制が減殺される欠点
がある。
本発明は、これらの問題点を軽減させて、ゲート電極
を一層微細に形成し、更に高速化させることを目的とし
たFETとその製造方法を提案するものである。
を一層微細に形成し、更に高速化させることを目的とし
たFETとその製造方法を提案するものである。
［課題を解決するための手段］ 上記課題の解決は， （１）ゲート電極下に設けられ，表面部より内部が高濃
度になる濃度分布を持つ一導電型チャネル層と，該一導
電型チャネル層の下に設けられ，且つ該一導電型チャネ
ル層より低濃度の反対導電型不純物層を有する半導体装
置，あるいは （２）半導体基板にイオン注入して一導電型低濃度不純
物チャネル層を形成する工程と，ゲート電極形成部分お
よびゲート電極周囲の絶縁膜形成部分を除く部分をマス
クにして，前記一導電型不純物チャネル層下に該一導電
型不純物チャネル層より低濃度の反対導電型不純物層を
形成する工程と，前記マスクを用いて，反対導電型不純
物イオンを注入し，前記一導電型不純物チャネル層に表
面部より内部が高濃度になる濃度分布を与える工程と，
前記ゲート電極およびゲート電極周囲の絶縁膜を形成
し，イオン注入して一導電型不純物ソース層およびドレ
イン層を形成する工程と，前記ゲート電極周囲の絶縁膜
を除去し，イオン注入して一導電型中間濃度不純物層を
形成する工程とを含む半導体装置の製造方法，あるいは （３）半導体基板にイオン注入して一導電型低濃度不純
物チャネル層を形成する工程と，ゲート電極形成部分を
除く部分をマスクにして，反対導電型不純物イオンを注
入し，前記一導電型不純物チャネル層下に該一導電型不
純物チャネル層より低濃度の反対導電型不純物層を形成
する工程と，前記マスクを用いて，前記一導電型不純物
チャネル層に表面部より内部が高濃度になる濃度分布を
与える工程と，前記ゲート電極を形成し，イオン注入し
て一導電型不純物ソース層およびドレイン層を形成する
工程とを含む半導体装置の製造方法により達成される。
度になる濃度分布を持つ一導電型チャネル層と，該一導
電型チャネル層の下に設けられ，且つ該一導電型チャネ
ル層より低濃度の反対導電型不純物層を有する半導体装
置，あるいは （２）半導体基板にイオン注入して一導電型低濃度不純
物チャネル層を形成する工程と，ゲート電極形成部分お
よびゲート電極周囲の絶縁膜形成部分を除く部分をマス
クにして，前記一導電型不純物チャネル層下に該一導電
型不純物チャネル層より低濃度の反対導電型不純物層を
形成する工程と，前記マスクを用いて，反対導電型不純
物イオンを注入し，前記一導電型不純物チャネル層に表
面部より内部が高濃度になる濃度分布を与える工程と，
前記ゲート電極およびゲート電極周囲の絶縁膜を形成
し，イオン注入して一導電型不純物ソース層およびドレ
イン層を形成する工程と，前記ゲート電極周囲の絶縁膜
を除去し，イオン注入して一導電型中間濃度不純物層を
形成する工程とを含む半導体装置の製造方法，あるいは （３）半導体基板にイオン注入して一導電型低濃度不純
物チャネル層を形成する工程と，ゲート電極形成部分を
除く部分をマスクにして，反対導電型不純物イオンを注
入し，前記一導電型不純物チャネル層下に該一導電型不
純物チャネル層より低濃度の反対導電型不純物層を形成
する工程と，前記マスクを用いて，前記一導電型不純物
チャネル層に表面部より内部が高濃度になる濃度分布を
与える工程と，前記ゲート電極を形成し，イオン注入し
て一導電型不純物ソース層およびドレイン層を形成する
工程とを含む半導体装置の製造方法により達成される。
［作用］ 即ち、本発明は一導電型低濃度不純物チャネル層の下
のみに反対導電型不純物層を設け、且つ、一導電型低濃
度不純物チャネル層に重ねて反対導電型不純物層を該一
導電型低濃度不純物チャネル層よりも浅くイオン注入す
る。そうすると、チャネル層の不純物濃度を補償（相
殺;compensate）して、その不純物濃度のピーク値を底
部に形成させることができ、且つ、表面、底部ともに不
純物濃度分布が急峻になつて、実効的なチャネル層の厚
さは薄くなる。しかも、チャネル層の表面近傍の不純物
濃度が低くなるため、ゲート電極のショットキーバリア
の高さおよび逆バイアス耐圧の低下を防止することがで
き、更に、ソース層およびドレイン層の周囲には反対導
電型不純物層が存在しないから、その接合容量が減少し
て高速化に役立つ。
のみに反対導電型不純物層を設け、且つ、一導電型低濃
度不純物チャネル層に重ねて反対導電型不純物層を該一
導電型低濃度不純物チャネル層よりも浅くイオン注入す
る。そうすると、チャネル層の不純物濃度を補償（相
殺;compensate）して、その不純物濃度のピーク値を底
部に形成させることができ、且つ、表面、底部ともに不
純物濃度分布が急峻になつて、実効的なチャネル層の厚
さは薄くなる。しかも、チャネル層の表面近傍の不純物
濃度が低くなるため、ゲート電極のショットキーバリア
の高さおよび逆バイアス耐圧の低下を防止することがで
き、更に、ソース層およびドレイン層の周囲には反対導
電型不純物層が存在しないから、その接合容量が減少し
て高速化に役立つ。
［実施例］ 以下、図面を参照して実施例によつて詳細に説明す
る。
る。
第１図（ａ），（ｂ）は本発明にかかるMESFETの構造
図を示しており、１は半絶縁性GaAs基板,2はゲート電
極,4はn+−GaAs層からなる高濃度不純物ソース層または
ドレイン層,5はソースまたはドレイン電極,7はｎ′−Ga
As層からなる中間濃度層,10はｎ−GaAs層からなる低濃
度不純物チャネル層,11はチャネル層下のp-−GaAs層か
らなる埋込層（反対導電型不純物層）である。
図を示しており、１は半絶縁性GaAs基板,2はゲート電
極,4はn+−GaAs層からなる高濃度不純物ソース層または
ドレイン層,5はソースまたはドレイン電極,7はｎ′−Ga
As層からなる中間濃度層,10はｎ−GaAs層からなる低濃
度不純物チャネル層,11はチャネル層下のp-−GaAs層か
らなる埋込層（反対導電型不純物層）である。
チャネル層10はその不純物濃度のピーク値を底部に形
成して、表面，底部ともに不純物濃度分布が急峻にな
り、且つ、実効的なチャネル厚さは薄くなつている。そ
のチャネル層の不純物濃度分布を第２図に図示してお
り、実線が実効的チャネル層，一点鎖線が実際のチャネ
ル層，点線が注入した反対導電型不純物層である。
成して、表面，底部ともに不純物濃度分布が急峻にな
り、且つ、実効的なチャネル厚さは薄くなつている。そ
のチャネル層の不純物濃度分布を第２図に図示してお
り、実線が実効的チャネル層，一点鎖線が実際のチャネ
ル層，点線が注入した反対導電型不純物層である。
このような構成は短チャネルMESFETにおいて有効で、
短チャネル効果が抑制されて、且つ、寄生容量を少なく
することができる。
短チャネル効果が抑制されて、且つ、寄生容量を少なく
することができる。
次に、その形成方法を説明すると、第３図（ａ）〜
（ｆ）は第１図（ａ）に示すMESFETの形成方法（Ｉ）の
工程順断面図である。
（ｆ）は第１図（ａ）に示すMESFETの形成方法（Ｉ）の
工程順断面図である。
第３図（ａ）参照；半絶縁性GaAs基板１上にSiO2膜から
なる絶縁膜マスク21を形成し、シリコン（Si+）イオン
を選択的に注入してｎ−GaAs層からなる低濃度不純物チ
ャネル層10を形成する。イオン注入条件は加速電圧40Ke
V,ドーズ量２×1012/cm2程度である。
なる絶縁膜マスク21を形成し、シリコン（Si+）イオン
を選択的に注入してｎ−GaAs層からなる低濃度不純物チ
ャネル層10を形成する。イオン注入条件は加速電圧40Ke
V,ドーズ量２×1012/cm2程度である。
第３図（ｂ）参照；次いで、絶縁膜マスク21を除去し、
新たなSi3N4膜からなる絶縁膜マスク22を設けて、ベリ
リウム（Be+）イオンを注入してp-−GaAs層からなる埋
込層11を形成し、更に、マグネシウム（Mg+）イオンを
注入してチャネル層10の不純物濃度を補償して、その不
純物濃度のピーク位置が底部になるように補正した後、
850℃,10分間熱処理してチャネル層10と埋込層11を画定
する。この時、Be+イオン注入条件は加速電圧50KeV,ド
ーズ量５×1011/cm2程度、Mg+イオン注入条件は加速電
圧30KeV,ドーズ量５×1011/cm2程度にする。
新たなSi3N4膜からなる絶縁膜マスク22を設けて、ベリ
リウム（Be+）イオンを注入してp-−GaAs層からなる埋
込層11を形成し、更に、マグネシウム（Mg+）イオンを
注入してチャネル層10の不純物濃度を補償して、その不
純物濃度のピーク位置が底部になるように補正した後、
850℃,10分間熱処理してチャネル層10と埋込層11を画定
する。この時、Be+イオン注入条件は加速電圧50KeV,ド
ーズ量５×1011/cm2程度、Mg+イオン注入条件は加速電
圧30KeV,ドーズ量５×1011/cm2程度にする。
第３図（ｃ）参照；次いで、絶縁膜マスク22をそのまま
残して、その上に化学気相成長（CVD）法でSiO2膜を堆
積して異方性エッチングし、そのSiO2膜23を絶縁膜マス
ク22の側面にのみ残存させ、続いて、スパッタ法により
W Six膜を堆積し、フォトプロセスによつてパターニン
グしてゲート電極２を形成する。このSiO2膜23がゲート
電極周囲の絶縁膜（サイドウオール）である。
残して、その上に化学気相成長（CVD）法でSiO2膜を堆
積して異方性エッチングし、そのSiO2膜23を絶縁膜マス
ク22の側面にのみ残存させ、続いて、スパッタ法により
W Six膜を堆積し、フォトプロセスによつてパターニン
グしてゲート電極２を形成する。このSiO2膜23がゲート
電極周囲の絶縁膜（サイドウオール）である。
第３図（ｄ）参照；次いで、絶縁膜マスク22のみエッチ
ング除去してSiO2膜23を残存させ、更に、ソース・ドレ
インのみ露出させる絶縁膜24を形成した後、Si+イオン
を注入してn+−GaAs層からなる高濃度不純物ソース層お
よびドレイン層４を形成する。イオン注入条件は加速電
圧120KeV,ドーズ量２×1013/cm2程度である。
ング除去してSiO2膜23を残存させ、更に、ソース・ドレ
インのみ露出させる絶縁膜24を形成した後、Si+イオン
を注入してn+−GaAs層からなる高濃度不純物ソース層お
よびドレイン層４を形成する。イオン注入条件は加速電
圧120KeV,ドーズ量２×1013/cm2程度である。
第３図（ｅ）参照；次いで、ゲート電極周囲のSiO2膜23
を除去し、Si+イオンを注入し、750℃,5分間熱処理して
ｎ′−GaAs層からなる中間濃度層７を形成する。イオン
注入条件は加速電圧60KeV,ドーズ量５×1012/cm2程度で
ある。
を除去し、Si+イオンを注入し、750℃,5分間熱処理して
ｎ′−GaAs層からなる中間濃度層７を形成する。イオン
注入条件は加速電圧60KeV,ドーズ量５×1012/cm2程度で
ある。
第３図（ｆ）参照；次いで、絶縁膜26を被着し、窓開け
してAuGe/Au膜を被着し、リフトオフ法によつてソース
電極およびドレイン電極５を形成して完成させる。
してAuGe/Au膜を被着し、リフトオフ法によつてソース
電極およびドレイン電極５を形成して完成させる。
次の第４図（ａ）〜（ｅ）は第１図（ｂ）に示すMESF
ETの形成方法（II）の工程順断面図である。
ETの形成方法（II）の工程順断面図である。
第４図（ａ）参照；上記形成法と同様にして、半絶縁性
GaAs基板１上にSiO2膜からなる絶縁膜マスク21を形成
し、シリコン（Si+）イオンを選択的に注入してｎ−GaA
s層からなる低濃度不純物チャネル層10を形成する。
GaAs基板１上にSiO2膜からなる絶縁膜マスク21を形成
し、シリコン（Si+）イオンを選択的に注入してｎ−GaA
s層からなる低濃度不純物チャネル層10を形成する。
第４図（ｂ）参照；次いで、絶縁膜マスク21を除去し、
新たなSi3N4膜からなる絶縁膜マスク22を設けて、その
上にCVD法でSiO2膜を堆積して異方性エッチングして、
そのSiO2膜23を絶縁膜マスク22の側面にのみ残存させた
後、ベリリウム（Be+）イオンを注入してp-−GaAs層か
らなる埋込層11を形成し、次に、マグネシウム（Mg+）
イオンを注入してチャネル層10の不純物濃度を補償し
て、その不純物濃度のピーク値を底部に形成させ、次に
850℃,10分間熱処理してチャネル層10と埋込層11を画定
する。ここに、SiO2膜23を被着する理由は、微細窓の形
成が絶縁膜マスク22のみでは困難なためである。
新たなSi3N4膜からなる絶縁膜マスク22を設けて、その
上にCVD法でSiO2膜を堆積して異方性エッチングして、
そのSiO2膜23を絶縁膜マスク22の側面にのみ残存させた
後、ベリリウム（Be+）イオンを注入してp-−GaAs層か
らなる埋込層11を形成し、次に、マグネシウム（Mg+）
イオンを注入してチャネル層10の不純物濃度を補償し
て、その不純物濃度のピーク値を底部に形成させ、次に
850℃,10分間熱処理してチャネル層10と埋込層11を画定
する。ここに、SiO2膜23を被着する理由は、微細窓の形
成が絶縁膜マスク22のみでは困難なためである。
第４図（ｃ）参照；次いで、SiO2膜23,絶縁膜マスク22
をそのまま残して、スパッタ法によりW Six膜を堆積
し、フォトプロセスによつてパターンニングしてゲート
電極２を形成する。
をそのまま残して、スパッタ法によりW Six膜を堆積
し、フォトプロセスによつてパターンニングしてゲート
電極２を形成する。
第４図（ｄ）参照；次いでSiO2膜23,絶縁膜マスク22を
エッチング除去し、更に、ソース・ドレインのみ露出さ
せる絶縁膜24を形成した後、Si+イオンを注入し、750
℃,5分間熱処理してn+−GaAs層からなる高濃度不純物ソ
ース層およびドレイン層３を形成する。
エッチング除去し、更に、ソース・ドレインのみ露出さ
せる絶縁膜24を形成した後、Si+イオンを注入し、750
℃,5分間熱処理してn+−GaAs層からなる高濃度不純物ソ
ース層およびドレイン層３を形成する。
第４図（ｅ）参照；次いで、絶縁膜26を被着し、窓開け
してAuGe/Au膜を被着し、リフトオフ法によつてソース
電極およびドレイン電極５を形成して完成させる。
してAuGe/Au膜を被着し、リフトオフ法によつてソース
電極およびドレイン電極５を形成して完成させる。
上記のような形成法によつて、例えば、ゲート電極長
0.3μｍのｎチャネルMESFETを形成した結果によれば、
ゲート長のバラツキが0.1μｍの場合、しきい値電圧Vth
のバラツキは従来の200mV程度のものが50mVに改善さ
れ、相互コンダクタンスGmは従来230mS/mmのものが380m
S/mmと65％向上し、且つ、ゲート容量は25Pf/cmのもの
が20Pf/cmとなつて20％低減される。
0.3μｍのｎチャネルMESFETを形成した結果によれば、
ゲート長のバラツキが0.1μｍの場合、しきい値電圧Vth
のバラツキは従来の200mV程度のものが50mVに改善さ
れ、相互コンダクタンスGmは従来230mS/mmのものが380m
S/mmと65％向上し、且つ、ゲート容量は25Pf/cmのもの
が20Pf/cmとなつて20％低減される。
なお、上記はｎチャネルGaAsMESFETの例であるが、本
発明はｎチャネルGaAsMESFETやその他のJFET,ヘテロ接
合FET,埋込チャネル形MISFETにも適用でき、また、半導
体材料としてGaAs系の他、Si,Ge,InP,InSb等にも適用で
きるものである。
発明はｎチャネルGaAsMESFETやその他のJFET,ヘテロ接
合FET,埋込チャネル形MISFETにも適用でき、また、半導
体材料としてGaAs系の他、Si,Ge,InP,InSb等にも適用で
きるものである。
［発明の効果］ 上記の説明から明らかなように、本発明によればゲー
ト長を0.5μｍ以下に形成して、しきい値電圧が安定
し、相互コンダクタンスが向上して、FETからなるICを
一層微細化することができ、その高性能化に大きく寄与
するものである。
ト長を0.5μｍ以下に形成して、しきい値電圧が安定
し、相互コンダクタンスが向上して、FETからなるICを
一層微細化することができ、その高性能化に大きく寄与
するものである。
第１図（ａ），（ｂ）は本発明にかかるMESFETの構造
図、 第２図はチャネル層の不純物濃度分布図、 第３図（ａ）〜（ｆ）は本発明にかかるMESFETの形成方
法（Ｉ）の工程順断面図、 第４図（ａ）〜（ｅ）は本発明にかかるMESFETの形成方
法（II）の工程順断面図、 第５図（ａ）〜（ｅ）は従来のMESFETの構造図である。 図において、 １は半絶縁性GaAs基板、 ２はゲート電極、 3,10はｎ−GaAs層からなる低濃度不純物チャネル層、 ４はn+−GaAs層からなる高濃度不純物ソース層またはド
レイン層、 ５はソースまたはドレイン電極、 ７はｎ′−GaAs層からなる中間濃度層、 11はp-−GaAs層からなる埋込層、 21はSiO2膜からなる絶縁膜マスク、 22はSi3N4膜からなる絶縁膜マスク、 23はSiO2膜（ゲート電極周囲の絶縁膜）、 24,26は絶縁膜 を示している。
図、 第２図はチャネル層の不純物濃度分布図、 第３図（ａ）〜（ｆ）は本発明にかかるMESFETの形成方
法（Ｉ）の工程順断面図、 第４図（ａ）〜（ｅ）は本発明にかかるMESFETの形成方
法（II）の工程順断面図、 第５図（ａ）〜（ｅ）は従来のMESFETの構造図である。 図において、 １は半絶縁性GaAs基板、 ２はゲート電極、 3,10はｎ−GaAs層からなる低濃度不純物チャネル層、 ４はn+−GaAs層からなる高濃度不純物ソース層またはド
レイン層、 ５はソースまたはドレイン電極、 ７はｎ′−GaAs層からなる中間濃度層、 11はp-−GaAs層からなる埋込層、 21はSiO2膜からなる絶縁膜マスク、 22はSi3N4膜からなる絶縁膜マスク、 23はSiO2膜（ゲート電極周囲の絶縁膜）、 24,26は絶縁膜 を示している。
Claims (3)
- 【請求項１】ゲート電極下に設けられ，表面部より内部
が高濃度になる濃度分布を持つ一導電型チャネル層と，
該一導電型チャネル層の下に設けられ，且つ該一導電型
チャネル層より低濃度の反対導電型不純物層を有するこ
とを特徴とする半導体装置。 - 【請求項２】半導体基板にイオン注入して一導電型低濃
度不純物チャネル層を形成する工程と， ゲート電極形成部分およびゲート電極周囲の絶縁膜形成
部分を除く部分をマスクにして，前記一導電型不純物チ
ャネル層下に該一導電型不純物チャネル層より低濃度の
反対導電型不純物層を形成する工程と， 前記マスクを用いて，反対導電型不純物イオンを注入
し，前記一導電型不純物チャネル層に表面部より内部が
高濃度になる濃度分布を与える工程と， 前記ゲート電極およびゲート電極周囲の絶縁膜を形成
し，イオン注入して一導電型不純物ソース層およびドレ
イン層を形成する工程と， 前記ゲート電極周囲の絶縁膜を除去し，イオン注入して
一導電型中間濃度不純物層を形成する工程 とを含むことを特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板にイオン注入して一導電型低濃
度不純物チャネル層を形成する工程と， ゲート電極形成部分を除く部分をマスクにして，反対導
電型不純物イオンを注入し，前記一導電型不純物チャネ
ル層下に該一導電型不純物チャネル層より低濃度の反対
導電型不純物層を形成する工程と， 前記マスクを用いて，前記一導電型不純物チャネル層に
表面部より内部が高濃度になる濃度分布を与える工程
と， 前記ゲート電極を形成し，イオン注入して一導電型不純
物ソース層およびドレイン層を形成する工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034435A JP2679077B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034435A JP2679077B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208867A JPH01208867A (ja) | 1989-08-22 |
| JP2679077B2 true JP2679077B2 (ja) | 1997-11-19 |
Family
ID=12414144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034435A Expired - Fee Related JP2679077B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679077B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3298601B2 (ja) * | 1994-09-14 | 2002-07-02 | 住友電気工業株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP2009266938A (ja) * | 2008-04-23 | 2009-11-12 | Rohm Co Ltd | 半導体素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165460A (ja) * | 1983-03-10 | 1984-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS61187277A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
-
1988
- 1988-02-16 JP JP63034435A patent/JP2679077B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01208867A (ja) | 1989-08-22 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |