JPH01208867A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01208867A JPH01208867A JP3443588A JP3443588A JPH01208867A JP H01208867 A JPH01208867 A JP H01208867A JP 3443588 A JP3443588 A JP 3443588A JP 3443588 A JP3443588 A JP 3443588A JP H01208867 A JPH01208867 A JP H01208867A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
電界効果トランジスタとその製造方法に関し、−層微細
化して、高速化させることを目的とし、ゲート電極下に
設けられたー導電型チャネル層は表面部分より底部分が
高濃度になる濃度分布を有し、且つ、該一導電型チャネ
ル層下に反対導電型不純物層を具備してなることを特徴
とする。
化して、高速化させることを目的とし、ゲート電極下に
設けられたー導電型チャネル層は表面部分より底部分が
高濃度になる濃度分布を有し、且つ、該一導電型チャネ
ル層下に反対導電型不純物層を具備してなることを特徴
とする。
その製造方法として、半導体基板にイオン注入して一導
電型低濃度不純物チャネル層を形成する工程と、ゲート
電極（または、ゲート電極およびゲート電極周囲の絶縁
膜）形成部分を除く部分をマスクして、反対導電型不純
物層をイオン注入し前記一導電型低濃度不純物チャネル
層に底部分が高濃度になる濃度分布を与え、且つ、該一
導電型低濃度不純物チャネル層下に反対導電型不純物層
を形成する工程と、 ゲート電極（または、ゲート電極およびゲート電極周囲
の絶縁膜）を形成し、イオン注入して一導電型高濃度不
純物ソース層およびドレイン層を形成する工程とが含ま
れることを特徴とする。
電型低濃度不純物チャネル層を形成する工程と、ゲート
電極（または、ゲート電極およびゲート電極周囲の絶縁
膜）形成部分を除く部分をマスクして、反対導電型不純
物層をイオン注入し前記一導電型低濃度不純物チャネル
層に底部分が高濃度になる濃度分布を与え、且つ、該一
導電型低濃度不純物チャネル層下に反対導電型不純物層
を形成する工程と、 ゲート電極（または、ゲート電極およびゲート電極周囲
の絶縁膜）を形成し、イオン注入して一導電型高濃度不
純物ソース層およびドレイン層を形成する工程とが含ま
れることを特徴とする。
［産業上の利用分野コ
本発明は半導体装置の製造方法のうち、特に、Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｆ Ｅ Ｔ）などの電界効果トランジスタ（Ｆ
Ｅ Ｔ ； Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）とその製造方法に関する。
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｆ Ｅ Ｔ）などの電界効果トランジスタ（Ｆ
Ｅ Ｔ ； Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）とその製造方法に関する。
例えば、化合物半導体からなるＭＥＳＦＥＴは低消費電
力、超高速化が可能で、且つ、基本素子構造が比較的に
簡単なためにコスト面から有利な半導体素子として知ら
れている。従って、このような素子を更に高速化するた
めの研究開発が鋭意おこなわれている。
力、超高速化が可能で、且つ、基本素子構造が比較的に
簡単なためにコスト面から有利な半導体素子として知ら
れている。従って、このような素子を更に高速化するた
めの研究開発が鋭意おこなわれている。
［従来の技術〕
第５図（ａ）〜（ｅ）は従来のすでに公知となっている
ＭＥＳＦＥＴの構造図を示しており、以下にそれを説明
する。
ＭＥＳＦＥＴの構造図を示しており、以下にそれを説明
する。
第５図（ａ）は従前より知られる一般構造のＭＥＳＦＥ
Ｔの断面間で、１は半絶縁性ＧａＡｓ基板、２は金属（
例えばタングステン）または金属シリサイド（ＭＳｉｘ
）からなるゲート電極、３はｎ −ＧａＡｓ層からな
る低濃度不純物チャネル層、４はｎ＋−ＧａＡｓ層から
なる高濃度不純物ソース層およびドレイン層、５はＡｕ
Ｇｅ／Ａｕからなるソースまたはドレイン電極である。
Ｔの断面間で、１は半絶縁性ＧａＡｓ基板、２は金属（
例えばタングステン）または金属シリサイド（ＭＳｉｘ
）からなるゲート電極、３はｎ −ＧａＡｓ層からな
る低濃度不純物チャネル層、４はｎ＋−ＧａＡｓ層から
なる高濃度不純物ソース層およびドレイン層、５はＡｕ
Ｇｅ／Ａｕからなるソースまたはドレイン電極である。
ここに、＾ｕＧｅ／Ａｕ （金ゲルマニウム／金）とは
下層にＡｕＧｅ膜、上層にＡｕ膜を形成した２Ｎ積層の
電極膜のことを意味している。
下層にＡｕＧｅ膜、上層にＡｕ膜を形成した２Ｎ積層の
電極膜のことを意味している。
このようなＭＥＳＦＥＴによって高速動作が可能で、Ｇ
ａＡｓ系ＦＥＴ素子では最大動作周波数１５ＧＨｚＯ分
周器が試作されるにいたっている。
ａＡｓ系ＦＥＴ素子では最大動作周波数１５ＧＨｚＯ分
周器が試作されるにいたっている。
しかし、更に高速動作を可能にするためにはゲート長ｔ
、ｇを短くして、電流駆動能力を高める必要がある。と
ころが、ゲート長を更に短かくすると、しきい値電圧ｖ
ｔｈがゲート長に依存する、所謂、短チヤネル効果が著
しくなって、ゲート加工のバラツキによってしきい値電
圧の均一性、再現性を低下させると云う問題がある。そ
の原因として考えられるのは、ソース層およびドレイン
層４端部からチャネル層下のＧａＡｓ基板１への電流の
浸み出し、また、ゲートに対しドレインが高電位のため
に、ドレイン層４端部でのゲート空乏層下への電流の廻
り込み等である。
、ｇを短くして、電流駆動能力を高める必要がある。と
ころが、ゲート長を更に短かくすると、しきい値電圧ｖ
ｔｈがゲート長に依存する、所謂、短チヤネル効果が著
しくなって、ゲート加工のバラツキによってしきい値電
圧の均一性、再現性を低下させると云う問題がある。そ
の原因として考えられるのは、ソース層およびドレイン
層４端部からチャネル層下のＧａＡｓ基板１への電流の
浸み出し、また、ゲートに対しドレインが高電位のため
に、ドレイン層４端部でのゲート空乏層下への電流の廻
り込み等である。
従って、その対策として従来から第３図（ｂ）〜Ｔｅ）
の構造が提案されている。
の構造が提案されている。
まず、第５図（ｂ）は反対導電層埋込形構造（埋込ｐ形
構造）とも云うべきもので、これは上記した通常の素子
構造にｐ−−ＧａＡｓ層６を埋め込んだ方式である。
構造）とも云うべきもので、これは上記した通常の素子
構造にｐ−−ＧａＡｓ層６を埋め込んだ方式である。
次の第５図（Ｃ１はオフセット形構造で、ｎ −ＧａＡ
ｓ層からなるチャネルＮ３１を長くして、ソース層およ
びドレイン層４をゲート電極２から離した方式の構造で
ある。
ｓ層からなるチャネルＮ３１を長くして、ソース層およ
びドレイン層４をゲート電極２から離した方式の構造で
ある。
次の第５図（ｄ）は薄層チャネル形構造で、ｎ −Ｇａ
Ａｓ層からなるチャネル層３′′を薄く形成した方式の
構造である。
Ａｓ層からなるチャネル層３′′を薄く形成した方式の
構造である。
次の第５図（ｅｌはＬＤＤ形構造で、ソース層およびド
レイン層４をゲート電極２から離して、その層４とチャ
ネル層３との間にｎ ’ −ＧａＡｓ層からなる中間濃
度不純物層７ （以下、中間濃度層と略する）を設けた
方式の著名な構造である。
レイン層４をゲート電極２から離して、その層４とチャ
ネル層３との間にｎ ’ −ＧａＡｓ層からなる中間濃
度不純物層７ （以下、中間濃度層と略する）を設けた
方式の著名な構造である。
更に、図示していないが、これらを組み合わせた種々の
構造も提案されている。
構造も提案されている。
［発明が解決しようとする課題］
上記した第５図（ｂｌ〜（８１の構造によれば、ゲート
長Ｌｇを約０．５μｍまで短（して、しきい値電圧ｖｔ
ｈのゲート長への依存性をほぼ消滅させる結果が得られ
る。
長Ｌｇを約０．５μｍまで短（して、しきい値電圧ｖｔ
ｈのゲート長への依存性をほぼ消滅させる結果が得られ
る。
しかし、更にゲート長を短くしてＬｇ ＜ ０．５μｍ
とすれば、しきい値電圧ｖｔｈのＬｇへの依存性が再び
大きくなって、相互コンダクタンスＧｍが低下すると云
う問題が起こってくる。
とすれば、しきい値電圧ｖｔｈのＬｇへの依存性が再び
大きくなって、相互コンダクタンスＧｍが低下すると云
う問題が起こってくる。
更に各構造価々の問題点を詳しく説明すれば、第５図（
ｂ）に示す反対導電層埋込形構造においては、電流の浸
み出しおよび廻り込みの抑制効果を大きくするためにｐ
−−ＧａＡｓ層６の不純物濃度を高くする必要があるが
、そうすると寄生容量が増大して動作の高速化が害され
ることになる。
ｂ）に示す反対導電層埋込形構造においては、電流の浸
み出しおよび廻り込みの抑制効果を大きくするためにｐ
−−ＧａＡｓ層６の不純物濃度を高くする必要があるが
、そうすると寄生容量が増大して動作の高速化が害され
ることになる。
また、第５図［Ｃ）に示すオフセット形構造では、両側
に突き出したチャネル層３°のオフセット分だけ寄生抵
抗が増加し、同じく高速化が阻害される。
に突き出したチャネル層３°のオフセット分だけ寄生抵
抗が増加し、同じく高速化が阻害される。
次の第５図（ｄ）に示す薄層チャネル形構造では、ｎ−
ＧａＡｓ層からなるチャネル層３″が薄くなるため、不
純物原子のピーク値が高くなり、且つ、そのピーク値が
ゲート電極に近づくためにショットキー接合のビルトイ
ン電圧および逆耐圧が低下する問題が起こる。
ＧａＡｓ層からなるチャネル層３″が薄くなるため、不
純物原子のピーク値が高くなり、且つ、そのピーク値が
ゲート電極に近づくためにショットキー接合のビルトイ
ン電圧および逆耐圧が低下する問題が起こる。
第５図Ｔｅｌに示すＬＤＤ形構造では、中間濃度層７が
０．２μｍになって、ゲート長ｔ、ｇとほぼ同じになり
、且つ、イオン注入不純物はガウス分布をしているため
に、中間濃度Ｎ７の厚さがチャネル層３の厚さに影響を
及ぼすようになり、短チヤネル効果の抑制が減殺される
欠点がある。
０．２μｍになって、ゲート長ｔ、ｇとほぼ同じになり
、且つ、イオン注入不純物はガウス分布をしているため
に、中間濃度Ｎ７の厚さがチャネル層３の厚さに影響を
及ぼすようになり、短チヤネル効果の抑制が減殺される
欠点がある。
本発明は、これらの問題点を軽減させて、ゲート電極を
一層微細に形成し、更に高速化させることを目的とした
ＦＥＴとその製造方法を提案するものである。
一層微細に形成し、更に高速化させることを目的とした
ＦＥＴとその製造方法を提案するものである。
［課題を解決するための手段］
その目的は、ゲート電極下に設けられた一導電型チャネ
ル層は表面部分より底部分が高濃度になる濃度分布を有
し、且つ、該一導電型チャネル層下に反対導電型不純物
層を具備してなるＦＥＴによって達成される。
ル層は表面部分より底部分が高濃度になる濃度分布を有
し、且つ、該一導電型チャネル層下に反対導電型不純物
層を具備してなるＦＥＴによって達成される。
その形成方法として、半導体基板にイオン注入して一導
電型低濃度不純物チャネル層を形成する工程と、ゲート
電極（または、ゲート電極およびゲート電極周囲の絶縁
膜）形成部分を除く部分をマスクして、反対導電型不純
物層をイオン注入し前記一導電型低濃度不純物チャネル
層に底部分が高濃度になる濃度分布を与え、且つ、該一
導電型低濃度不純物チャネル層下に反対導電型不純物層
を形成する工程と、 ゲート電極（または、ゲート電極およびゲート電極周囲
の絶縁膜）を形成し、イオン注入して一導電型高濃度不
純物ソース層およびドレイン層を形成する工程とが含ま
れることを特徴とする。
電型低濃度不純物チャネル層を形成する工程と、ゲート
電極（または、ゲート電極およびゲート電極周囲の絶縁
膜）形成部分を除く部分をマスクして、反対導電型不純
物層をイオン注入し前記一導電型低濃度不純物チャネル
層に底部分が高濃度になる濃度分布を与え、且つ、該一
導電型低濃度不純物チャネル層下に反対導電型不純物層
を形成する工程と、 ゲート電極（または、ゲート電極およびゲート電極周囲
の絶縁膜）を形成し、イオン注入して一導電型高濃度不
純物ソース層およびドレイン層を形成する工程とが含ま
れることを特徴とする。
［作用］
即ち、本発明は一導電型低濃度不純物チャネル層の下の
みに反対導電型不純物層を設け、且つ、一導電型低濃度
不純物チャネル層に重ねて反対導電型不純物層を該一導
電型低濃度不純物チャネル層よりも浅くイオン注入する
。そうすると、チャネル層の不純物濃度を補償（相殺；
ｃｏｍｐｅｎｓａｔｅ）して、その不純物濃度のピー
ク値を底部に形成させることができ、且つ、表面、底部
ともに不純物濃度分布が急峻になって、実効的なチャネ
ル層の厚さは薄くなる。しかも、チャネル層の表面近傍
の不純物濃度が低くなるため、ゲート電極のシジットキ
ーバリアの高さおよび逆バイアス耐圧の低下を防止する
ことができ、更に、ソース層およびドレイン層の周囲に
は反対導電型不純物層が存在しないから、その接合容量
が減少して高速化に役立つ。
みに反対導電型不純物層を設け、且つ、一導電型低濃度
不純物チャネル層に重ねて反対導電型不純物層を該一導
電型低濃度不純物チャネル層よりも浅くイオン注入する
。そうすると、チャネル層の不純物濃度を補償（相殺；
ｃｏｍｐｅｎｓａｔｅ）して、その不純物濃度のピー
ク値を底部に形成させることができ、且つ、表面、底部
ともに不純物濃度分布が急峻になって、実効的なチャネ
ル層の厚さは薄くなる。しかも、チャネル層の表面近傍
の不純物濃度が低くなるため、ゲート電極のシジットキ
ーバリアの高さおよび逆バイアス耐圧の低下を防止する
ことができ、更に、ソース層およびドレイン層の周囲に
は反対導電型不純物層が存在しないから、その接合容量
が減少して高速化に役立つ。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）、 （ｂ）は本発明にかかるＭＥＳＦＥＴ
（７）構造図を示しており、１は半絶縁性ＧａＡｓ基板
、２はゲート電極、４はｎ” −ＧａＡｓ層からなる高
濃度不純物ソース層またはドレイン層、５はソースまた
はドレイン電極、７はｎ ’ −ＧａＡｓ層からなる中
間濃度層、１０はｎ −ＧａＡｓ層からなる低濃度不純
物チャネル層、 １１はチャネル層下のｐ−−ＧａＡｓ
層からなる埋込層（反対導電型不純物Ｎ）である。
（７）構造図を示しており、１は半絶縁性ＧａＡｓ基板
、２はゲート電極、４はｎ” −ＧａＡｓ層からなる高
濃度不純物ソース層またはドレイン層、５はソースまた
はドレイン電極、７はｎ ’ −ＧａＡｓ層からなる中
間濃度層、１０はｎ −ＧａＡｓ層からなる低濃度不純
物チャネル層、 １１はチャネル層下のｐ−−ＧａＡｓ
層からなる埋込層（反対導電型不純物Ｎ）である。
チャネル層１０はその不純物濃度のピーク値を底部に形
成して、表面、底部ともに不純物濃度分布が急峻になり
、且つ、実効的なチャネル厚さは薄くなっている。その
チャネル層の不純物濃度分布を第２図に図示しており、
実線が実効的チャネル層、−点鎖線が実際のチャネル層
１点線が注入した反対導電型不純物層である。
成して、表面、底部ともに不純物濃度分布が急峻になり
、且つ、実効的なチャネル厚さは薄くなっている。その
チャネル層の不純物濃度分布を第２図に図示しており、
実線が実効的チャネル層、−点鎖線が実際のチャネル層
１点線が注入した反対導電型不純物層である。
このような構成は短チャネルＭＥ Ｓ Ｆ ＥＴにおい
て有効で、短チヤネル効果が抑制されて、且つ、寄生容
量を少なくすることができる。
て有効で、短チヤネル効果が抑制されて、且つ、寄生容
量を少なくすることができる。
次に、その形成方法を説明すると、第３図ｆａ）〜（ｆ
）は第１図（ａ）に示すＭＥＳＦＥＴの形成方法（Ｉ）
の工程順断面図である。
）は第１図（ａ）に示すＭＥＳＦＥＴの形成方法（Ｉ）
の工程順断面図である。
第３図（ａ）参照；半絶縁性ＧａＡｓ基板１上に５ｉ０
２膜からなる絶縁膜マスク２１を形成し、シリコン（Ｓ
ｉ“）イオンを選択的に注入してｎ −ＧａＡｓ層から
なる低濃度不純物チャネル層１０を形成する。イオン注
入条件は加速電圧４０ＫｅＶ、 ドーズ量２ Ｘ １
０１２／ｄ程度である。
２膜からなる絶縁膜マスク２１を形成し、シリコン（Ｓ
ｉ“）イオンを選択的に注入してｎ −ＧａＡｓ層から
なる低濃度不純物チャネル層１０を形成する。イオン注
入条件は加速電圧４０ＫｅＶ、 ドーズ量２ Ｘ １
０１２／ｄ程度である。
第３図（ｂｌ参照；次いで、絶縁膜マスク２１を除去し
、新たなＳｉ３Ｎ４膜からなる絶縁膜マスク２２を設け
て、ベリリウム（Ｂｅ” ）イオンを注入してｐ−−Ｇ
ａＡｓ層からなる埋込層１１を形成し、更に、マグネシ
ウム（Ｍｇ” ）イオンを注入してチャネル層１０の不
純物濃度を補償して、その不純物濃度のピーク位置が底
部になるように補正した後、８５０℃、１０分間熱処理
してチャネル層１０と埋込層１１を画定する。この時、
Ｂｅ＋イオン注入条件は加速電圧５０ＫｅＶ、 ドー
ズ１５ ＸＩＯ”／ｃＪ程度、Ｍｇ＋イオン注入条件は
加速電圧３０ＫｅＶ、 ドーズ１５ Ｘ １０ ”／
ｃｕｔ程度にする。
、新たなＳｉ３Ｎ４膜からなる絶縁膜マスク２２を設け
て、ベリリウム（Ｂｅ” ）イオンを注入してｐ−−Ｇ
ａＡｓ層からなる埋込層１１を形成し、更に、マグネシ
ウム（Ｍｇ” ）イオンを注入してチャネル層１０の不
純物濃度を補償して、その不純物濃度のピーク位置が底
部になるように補正した後、８５０℃、１０分間熱処理
してチャネル層１０と埋込層１１を画定する。この時、
Ｂｅ＋イオン注入条件は加速電圧５０ＫｅＶ、 ドー
ズ１５ ＸＩＯ”／ｃＪ程度、Ｍｇ＋イオン注入条件は
加速電圧３０ＫｅＶ、 ドーズ１５ Ｘ １０ ”／
ｃｕｔ程度にする。
第３図（Ｃ）参照−次いで、絶縁膜マスク２２をそのま
ま残して、その上に化学気相成長（ＣＶＤ）法で５ｉ０
２膜を堆積して異方性エツチングし、そのＳｔ０□膜２
３を絶縁膜マスク２２の側面にのみ残存させ、続いて、
スパッタ法によりＷ Ｓ ｉ ｘ膜を堆積し、フォトプ
ロセスによってパターンニングしてゲート電極２を形成
する。この５ｉ０２膜２３がゲート電極周囲の絶縁膜（
サイドウオール）である。
ま残して、その上に化学気相成長（ＣＶＤ）法で５ｉ０
２膜を堆積して異方性エツチングし、そのＳｔ０□膜２
３を絶縁膜マスク２２の側面にのみ残存させ、続いて、
スパッタ法によりＷ Ｓ ｉ ｘ膜を堆積し、フォトプ
ロセスによってパターンニングしてゲート電極２を形成
する。この５ｉ０２膜２３がゲート電極周囲の絶縁膜（
サイドウオール）である。
第３図（ｄ）参照；次いで、絶縁膜マスク２２のみエツ
チング除去して５ｉ０２膜２３を残存させ、更に、ソー
ス・ドレインのみ露出させる絶縁膜２４を形成した後、
Ｓｉ＋イオンを注入してｎ” −ＧａＡｓ層からなる高
濃度不純物ソース層およびドレイン層４を形成する。イ
オン注入条件は加速電圧１２０ＫｅＶ、 ドーズ量２
Ｘ １０１３／ａｎ！程度である。
チング除去して５ｉ０２膜２３を残存させ、更に、ソー
ス・ドレインのみ露出させる絶縁膜２４を形成した後、
Ｓｉ＋イオンを注入してｎ” −ＧａＡｓ層からなる高
濃度不純物ソース層およびドレイン層４を形成する。イ
オン注入条件は加速電圧１２０ＫｅＶ、 ドーズ量２
Ｘ １０１３／ａｎ！程度である。
第３図（ｅ）参照；次いで、ゲート電極周囲の５ｉ０２
膜２３を除去し、Ｓｉ＋イオンを注入し、７５０℃、５
分間熱処理してｎ“−ＧａＡｓ層からなる中間濃度層７
を形成する。イオン注入条件は加速電圧６０ＫｅＶ 。
膜２３を除去し、Ｓｉ＋イオンを注入し、７５０℃、５
分間熱処理してｎ“−ＧａＡｓ層からなる中間濃度層７
を形成する。イオン注入条件は加速電圧６０ＫｅＶ 。
ドーズ量５Ｘ１０／ａｄ程度である。
第３図（ｆ）参照；次いで、絶縁膜２６を被着し、窓開
けしてＡｕＧｅ／Ａｕ膜を被着し、リフトオフ法によっ
てソース電極およびドレイン電極５を形成して完成させ
る。
けしてＡｕＧｅ／Ａｕ膜を被着し、リフトオフ法によっ
てソース電極およびドレイン電極５を形成して完成させ
る。
次の第４図（ａ） 〜（ｅ）は第１図（ｂ）に示すＭＥ
ＳＦＥＴの形成方法（ＩＩ）の工程順断面図である。
ＳＦＥＴの形成方法（ＩＩ）の工程順断面図である。
第４図（ａｌ参照；上記形成法と同様にして、半絶縁性
ＧａＡｓ基板１上に５ｉ０２膜からなる絶縁膜マスク２
１を形成し、シリコン（Ｓｉ” ）イオンを選択的に注
入してｎ−ＧａＡｓ層からなる低濃度不純物チャネルＮ
１０を形成する。
ＧａＡｓ基板１上に５ｉ０２膜からなる絶縁膜マスク２
１を形成し、シリコン（Ｓｉ” ）イオンを選択的に注
入してｎ−ＧａＡｓ層からなる低濃度不純物チャネルＮ
１０を形成する。
第４図（ｂ）参照；次いで、絶縁膜マスク２１を除去し
、新たなＳｉ３Ｎ４膜からなる絶縁膜マスク２２を設け
て、その上にＣＶＤ法で５ｉ０２膜を堆積して異方性エ
ツチングし、その５ｉ０２膜２３を絶縁膜マスク２２の
側面にのみ残存させた後、ベリリウム（Ｂｅ”）イオン
を注入してｐ−−ＧａＡｓ層からなる埋込層１１を形成
し、次に、マグネシウム（Ｍｇ” ）イオンを注入して
チャネル層１０の不純物濃度を補償して、その不純物濃
度のピーク値を底部に形成させ、次に８５０℃、１０分
間熱処理してチャネル層ｌＯと埋込層１１を画定する。
、新たなＳｉ３Ｎ４膜からなる絶縁膜マスク２２を設け
て、その上にＣＶＤ法で５ｉ０２膜を堆積して異方性エ
ツチングし、その５ｉ０２膜２３を絶縁膜マスク２２の
側面にのみ残存させた後、ベリリウム（Ｂｅ”）イオン
を注入してｐ−−ＧａＡｓ層からなる埋込層１１を形成
し、次に、マグネシウム（Ｍｇ” ）イオンを注入して
チャネル層１０の不純物濃度を補償して、その不純物濃
度のピーク値を底部に形成させ、次に８５０℃、１０分
間熱処理してチャネル層ｌＯと埋込層１１を画定する。
ここに、５ｉ０２膜２３を被着する理由は、微細窓の形
成が絶縁膜マスク２２のみでは困難なためである。
成が絶縁膜マスク２２のみでは困難なためである。
第４図（Ｃ１参照；次いで、５ｉ０２膜２３．絶縁膜マ
スク２２をそのまま残して、スパッタ法によりＷ Ｓ
ｉχ膜を堆積し、フォトプロセスによってパターンニン
グしてゲート電極２を形成する。
スク２２をそのまま残して、スパッタ法によりＷ Ｓ
ｉχ膜を堆積し、フォトプロセスによってパターンニン
グしてゲート電極２を形成する。
第４図（ｄ）参照；次いで、５ｉ０２膜２３．絶縁膜マ
スク２２をエツチング除去し、更に、ソース・ドレイン
のみ露出させる絶縁膜２４を形成した後、Ｓｉ＋イオン
を注入し、７５０℃、５分間熱処理してｎ＋−ＧａＡｓ
層からなる高濃度不純物ソース層およびドレイン層３を
形成する。
スク２２をエツチング除去し、更に、ソース・ドレイン
のみ露出させる絶縁膜２４を形成した後、Ｓｉ＋イオン
を注入し、７５０℃、５分間熱処理してｎ＋−ＧａＡｓ
層からなる高濃度不純物ソース層およびドレイン層３を
形成する。
第４図（ｅ）参照；次いで、絶縁膜２６を被着し、窓開
けしてＡｕＧｅ／Ａｕ膜を被着し、リフトオフ法によっ
てソース電極およびドレイン電極５を形成して完成させ
る。
けしてＡｕＧｅ／Ａｕ膜を被着し、リフトオフ法によっ
てソース電極およびドレイン電極５を形成して完成させ
る。
上記のような形成法によって、例えば、ゲート電極長０
．３μｍのｎチャネルＭＥＳＦＥＴを形成した結果によ
れば、ゲート長のバラツキが０．１μｍの場合、しきい
値電圧ｖｔｈのバラツキは従来の２００ｍＶ程度のもの
が５０ｍＶに改善され、相互コンダクタンスＧｍは従来
２３０ｍ５／ｍｍのものが３８０ｍ５ ／ｍｍと６５％
向上し、且つ、ゲート容量は２５Ｐｆ／ａｍのものが２
０Ｐｆ／ａａとなって２０％低減される。
．３μｍのｎチャネルＭＥＳＦＥＴを形成した結果によ
れば、ゲート長のバラツキが０．１μｍの場合、しきい
値電圧ｖｔｈのバラツキは従来の２００ｍＶ程度のもの
が５０ｍＶに改善され、相互コンダクタンスＧｍは従来
２３０ｍ５／ｍｍのものが３８０ｍ５ ／ｍｍと６５％
向上し、且つ、ゲート容量は２５Ｐｆ／ａｍのものが２
０Ｐｆ／ａａとなって２０％低減される。
なお、上記はｎチャネルＧａＡｓＭＥＳＦＥＴの例であ
るが、本発明はｎチャネルＧａＡｓＭＥＳＦＥＴやその
他のＪＦＥＴ、ヘテロ接合ＦＥＴ、埋込チャネル形ＭＩ
ＳＦＥＴにも適用でき、また、半導体材料としてＧａＡ
ｓ系の他、Ｓｉ、 Ｇｅ、 ＩｎＰ、 ＩｎＳｂ等にも
適用できるものである。
るが、本発明はｎチャネルＧａＡｓＭＥＳＦＥＴやその
他のＪＦＥＴ、ヘテロ接合ＦＥＴ、埋込チャネル形ＭＩ
ＳＦＥＴにも適用でき、また、半導体材料としてＧａＡ
ｓ系の他、Ｓｉ、 Ｇｅ、 ＩｎＰ、 ＩｎＳｂ等にも
適用できるものである。
［発明の効果］
上記の説明から明らかなように、本発明によればゲート
長を０．５μｍ以下に形成して、しきい値電圧が安定し
、相互コンダクタンスが向上して、ＦＥＴからなるＩＣ
を−Ｎ？Ｉ１．細化することができ、その高性能化に大
きく寄与するものである。
長を０．５μｍ以下に形成して、しきい値電圧が安定し
、相互コンダクタンスが向上して、ＦＥＴからなるＩＣ
を−Ｎ？Ｉ１．細化することができ、その高性能化に大
きく寄与するものである。
第１図（ａ）、 （ｂ）は本発明にかかるＭＥ Ｓ Ｆ
ＥＴの構造図、 第２図はチャネル層の不純物濃度分布図、第３図（ａ）
〜（ｆ）は本発明にかかるＭＥ Ｓ Ｆ ＥＴの形成方
法ＣＩ）の工程順断面図、 第４図（ａ）〜（ｅ）は本発明にかかるＭＥＳＦＥＴの
形成方法（ＩＩ）の工程順断面図、 第５図（ａ）〜（ｅｌは従来のＭＥＳＦＥＴの構造図で
ある。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はゲート電極、 ３．１０はｎ−ＧａＡｓ層からなる低濃度不純物チャネ
ル層、 ４はｎ＋−ＧａＡｓ層からなる高濃度不純物ソース層ま
たはドレイン層、 ５はソースまたはドレイン電極、 ７はｎ ’ −ＧａＡｓ層からなる中間濃度層、１１は
ｐ−−ＧａＡｓ層からなる埋込層、２１は５ｉ０２膜か
らなる絶縁膜マスク、２２はＳｉ３ Ｎ４ ＩＩＩから
なる絶縁膜マスク、２３ハ５１０２Ｍ！（ケ）電Ｆｉ周
囲（７）絶縁１１り、２４、２６は絶縁膜 Ｍｖ１４１埠り１シ八拡（Ｉ側工荘）噴欧ω間第３ 閏 坏シεＦ３月にか）る形威°方ふ人（π）禮ニオ呈／＋
７タｅ斤ａ虐ｉ ４ 図
ＥＴの構造図、 第２図はチャネル層の不純物濃度分布図、第３図（ａ）
〜（ｆ）は本発明にかかるＭＥ Ｓ Ｆ ＥＴの形成方
法ＣＩ）の工程順断面図、 第４図（ａ）〜（ｅ）は本発明にかかるＭＥＳＦＥＴの
形成方法（ＩＩ）の工程順断面図、 第５図（ａ）〜（ｅｌは従来のＭＥＳＦＥＴの構造図で
ある。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はゲート電極、 ３．１０はｎ−ＧａＡｓ層からなる低濃度不純物チャネ
ル層、 ４はｎ＋−ＧａＡｓ層からなる高濃度不純物ソース層ま
たはドレイン層、 ５はソースまたはドレイン電極、 ７はｎ ’ −ＧａＡｓ層からなる中間濃度層、１１は
ｐ−−ＧａＡｓ層からなる埋込層、２１は５ｉ０２膜か
らなる絶縁膜マスク、２２はＳｉ３ Ｎ４ ＩＩＩから
なる絶縁膜マスク、２３ハ５１０２Ｍ！（ケ）電Ｆｉ周
囲（７）絶縁１１り、２４、２６は絶縁膜 Ｍｖ１４１埠り１シ八拡（Ｉ側工荘）噴欧ω間第３ 閏 坏シεＦ３月にか）る形威°方ふ人（π）禮ニオ呈／＋
７タｅ斤ａ虐ｉ ４ 図
Claims (3)
- （１）ゲート電極下に設けられた一導電型チャネル層は
表面部分より底部分が高濃度になる濃度分布を有し、且
つ、該一導電型チャネル層下に反対導電型不純物層を具
備してなることを特徴とする半導体装置。 - （２）半導体基板にイオン注入して一導電型低濃度不純
物チャネル層を形成する工程と、ゲート電極およびゲー
ト電極周囲の絶縁膜形成部分を除く部分をマスクして、
反対導電型不純物層をイオン注入し前記一導電型低濃度
不純物チャネル層に底部分が高濃度になる濃度分布を与
え、且つ、該一導電型低濃度不純物チャネル層下に反対
導電型不純物層を形成する工程と、 ゲート電極およびゲート電極周囲の絶縁膜を形成し、イ
オン注入して一導電型高濃度不純物ソース層およびドレ
イン層を形成する工程と、 前記ゲート電極周囲の絶縁膜を除去し、イオン注入して
一導電型中間濃度不純物層を形成する工程とが含まれて
なることを特徴とする半導体装置の製造方法。 - （３）半導体基板にイオン注入して一導電型低濃度不純
物チャネル層を形成する工程と、ゲート電極部分を除く
部分をマスクして、反対導電型不純物層をイオン注入し
前記一導電型低濃度不純物チャネル層に底部分が高濃度
になる濃度分布を与え、且つ、該一導電型低濃度不純物
チャネル層下に反対導電型不純物層を形成する工程と、
ゲート電極を形成し、イオン注入して一導電型高濃度不
純物ソース層およびドレイン層を形成する工程とが含ま
れてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034435A JP2679077B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034435A JP2679077B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208867A true JPH01208867A (ja) | 1989-08-22 |
| JP2679077B2 JP2679077B2 (ja) | 1997-11-19 |
Family
ID=12414144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034435A Expired - Fee Related JP2679077B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679077B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
| JP2009266938A (ja) * | 2008-04-23 | 2009-11-12 | Rohm Co Ltd | 半導体素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165460A (ja) * | 1983-03-10 | 1984-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS61187277A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
-
1988
- 1988-02-16 JP JP63034435A patent/JP2679077B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165460A (ja) * | 1983-03-10 | 1984-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS61187277A (ja) * | 1985-02-14 | 1986-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
| JP2009266938A (ja) * | 2008-04-23 | 2009-11-12 | Rohm Co Ltd | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679077B2 (ja) | 1997-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |