JPS6249671A - ガリウムひ素電界効果トランジスタおよびその製作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は半導体デバイスにかかわるものであり、とくに
ガリウムひ素電界効果トランジスタおよびその製作方法
に関するものである。

［従来技術］ ガリウムひ素電界効果トランジスタ（以下。

ＧａＡｓ　ＦＥＴという）は、良好な低雑音特性や高周
波特性を得るべく、“急峻”なピンチオフ特性を有する
ことを要求されており、またそうしたピンチオフ特性は
ＧａＡｓ　ＦＥＴをデジタル（ロジック）回路に適用す
るに際しても重要なものである。　ＧａＡｓ　ＦＥＴの
ピンチオフ電圧は、これがソースおよびゲート間に印加
されたときに飽和ソースドレイン電流を実質的にゼロに
減少させる負の電圧として定義されるものである。また
ピンチオフ電圧の急峻性は、主として動作層とその下層
の半絶縁材料との間における不純物濃度の遷移急峻性に
よって決定されるものである。このため９分子線エピタ
キシ（ＭＢＥ）材料に基いて製作したＦＥＴは、イオン
注入材料に基いて製作したＦＥＴよりもすぐれたピンチ
オフ特性を示す、すなわちイオン注入法では通常、その
注入プロセス中に注入イオンが分散するのを避けること
が不可能であるために、不純物濃度の遷移における急峻
性がきわめてとぼしい、しかしながら、イオン注入法は
その工程の容易さやコスト、そして工程の均一性という
点で大量生産にもっとも適する可能性をもつものである
。

これまでにもピンチオフ急峻性を向上させる。

ために数々の努力がなされているが、そうした努力のひ
とつとして接合構造を利用しようというものがある。た
とえば、ガリウムアルミニウムひ素層の上にガリウムひ
素層を設けてなるヘテロ接合構造は、バンドギャップの
不連続を利用して電子を閉じ込めることにより、ピンチ
オフの急峻性を向上させるようにしたものである。この
ようなヘテロ接合構造は各種のエピタキシャル法を用い
て製作することができるが、イオン注入法によって製作
することは不可能であった。他方、　ＰＮ接合について
も、これを用いて動作層に電子を閉じ込めるべく研究が
行なわれており、この場合は、動作層の下層にＰ型のバ
ッファ層を設けることとしている。

このようなＰ型バッファ層を形成するのにあたって、こ
れをエピタキシャル法およびイオン注入法の両者を用い
て形成した場合についての研究の結果、該Ｐ型バッファ
層とＮ型動作領域により形成されたＰＭ接合は、ピンチ
オフの急峻性や相互コンダクタンスの均一性を向上させ
、またＧａＡｓＦＥＴのドレインコンダクタンスを減少
させる反面、Ｐ型バッファ層とソースおよびドレインの
メタライゼーション層との間に形成される寄生容量が過
剰になることが判明している。

［発明の目的］ かくて本発明の目的は、ガリウムひ素トランジスタにイ
オン注入材料を用いることによってピンチオフ特性を向
上させることにある。

さらに本発明の目的は、製造が容易かつ低コストでしか
も製作工程を均一なものとして、大量生産に適したＧａ
Ａｓ　ＦＥＴおよびその製作方法を提供することにある
。

［問題点を解決しようとするための手段］すなわち本発
明は、　　ＦＥＴのゲートストライプ領域であるピンチ
オフ領域の下方のみに９局部的なイオン注入によってＰ
型バッファ領域を形成することを特徴とするＣａＡｓ　
ＦＥＴおよびその製作方法を提供するものである。この
場合、該Ｐ型バッファ領域はこれをソースあるいはドレ
インのメタライゼーシ璽ン層の下方には延在させないよ
うにすることによって、過剰な寄生容量の発生を防止す
る。

［実施例］ 以下図面にもとづいて９本発明の一実施例を説明する。

まず第１ａ図に示すように９本発明によるＧａＡｊＦＥ
ＴはＧａＡｓ基板１２を有し、このＧａＡｓ基板１２は
最終厚みが２ミルから５ミル（２／１０００〜５７１０
００インチ）となるように形成する。この基板１２上に
は第１ｂ図に示すように、たとえばシリコン等のＮ型物
質をイオン注入することによって動作領域１４を形成す
る。この動作領域１４は厚さ約２，５００ないし５．０
００オングストロームとする。ついで、この動作領域１
４を典型的には８５０℃で２０分間７二−ル処理する。

このアニール処理のあと、第１ｃ図に示すように９例え
ば窒化シリコン（Ｓ　ｉＢ　Ｎ４）等の誘電体層１６を
厚さが約２，０００オングストロームとなるように形成
する。つぎに例えばシップレイ社の市販になるＡＺ１３
５Ｇ等のポジ型のフォトレジスト層１８を用いて、第１
．Ｌ図に示すように、上記誘電体（窒化物）層ｉＢ上に
Ｐ型領域形成領域をパターン形成して、該誘電体（窒化
物）層ｌＢを露光後エッチ除去する。ついで、　ＧａＡ
ｓ基板１２と動作領域１４との接合部に例えばベリリウ
ム等のＰ型不純物のイオン注入を行なって、Ｐ型鋼域２
０を形成した後、上記フォトレジスト層１８を除去する
（第１ＣＬ図）、このＰ型鋼域２０は後工程で形成する
ゲートに相当する面積および形状を有し、厚さは約１　
、０００オングストロームとする。

つぎに第１ｅ図に示すように、金、ゲルマニウム、ニッ
ケルによるソース２２およびドレイン２４のオーミック
メタライゼーション層を蒸着法によって形成する。しか
る後　４５０℃の温度で約３分間メタライゼーション層
を加熱することにより、上記ソース２２およびドレイン
２４のメタライゼーシ璽ン層を合金化する。

最後に第１ｆ図に示すように、フォトレジストによるゲ
ートパターン化層２８を形成し、チタン。

白金、金からなるゲートメタライゼーション層を蒸着法
により形成してゲート３０とする（第１ｇ図参照）、こ
のゲート３０を形成した後、前記誘電体（窒化物）層１
Ｂおよびフォトレジスト層２８を除去してプロセスを終
了する。なお、上記フォトレジスト層２８に形成するゲ
ート用開口部は、前記誘電体（窒化物）層１６のゲート
用開口部よりも広くこれを形成することにより、所要の
７ラインメント誤差許容度に若干の余裕を与えるように
するとともに、ゲートの導電性を高めるようにすること
も可能である。また、ゲート電極としてのメタライゼー
ション層は、実際にはゲート用の凹部形成後。

垂直方向からあるいは所定の角度をもって入射させるこ
とにより形成するようにすることもできる。

［発明の効果］ 以上説明したように１本発明の実施例によるＧａＡｓ　
ＦＥＴは、　ＧａＡｓ基板１２と、この基板１２上に形
成した動作領域１４と、前記ＧａＡｓ基板１２と該動作
領域１４との間においてソース電極層２２およびドレイ
ン電極層２４とともに前記動作領域１４上に形成したゲ
ート電極層３０の直下のみに形成したＰ型鋼域２０とか
らなるものであり、このＰ型鋼域２０によってピンチオ
フ特性および相互コンダクタンスの均一性が向上しなが
らも、ドレインコンタクタンスおよび寄生容量が減少す
るという効果がある。

以上の説明に関連してさらに以下の項を開示する。

（１）ガリウムひ素基板と２このガリウムひ素基板上に
形成されかつ第１の伝導型物質をイオン注入した動作領
域層と、この動作領域層と前記基板との間において第２
の伝導型物質をイオン注入した領域と、前記動作領域層
上にそれぞれ作動的に結合したゲート電極、ソース電極
およびドレイン電極とを有し、ｎｕ記第２の伝導型物質
による領域層をソース電極およびドレイン電極の間に延
在させることにより、ピンチオフ急峻性および相互コン
ダクタンスの均一性を向上させ、ドレインコンダクタン
スおよび寄生容量を実質的に減少させるようにしたこと
を特徴とするガリウムひ素電界効果トランジスタ。

（２）ガリウムひ素基板と、このガリウムひ素基板上に
形成されかつ第１の伝導型物質をイオン注入した動作領
域層と、この動作領域層と前記基板との間において第２
の伝導型物質をイオン注入した領域と、前記動作領域層
上にそれぞれ作動的に結合したゲート電極、ソース電極
およびドレイン電極とを有し、前記ゲート電極層は前記
第２の伝導型の前記領域上に位置させるとともに該領域
と実質的に等しい形状とすることによって、ピンチオフ
急峻性および相互コンダクタンスの均一性を向上させ、
ドレインコンダクタンスおよび寄生容量を実質的に減少
させるようにしたことを特徴とするガリウムひ素電界効
果トランジスタ。

（３）前記動作領域層の前記第１の伝導型物質はこれを
Ｎ型伝導型物質とし、また前記動作領域層と基板との間
の領域の前記第２の伝導型物質はこれをＰ型伝導型物質
としたことを特徴とする第１項および第２項のいずれか
に記載のガリウムひ素電界効果トランジスタ。

（０前記Ｎ型伝導型物質はこれをシリコンとした第３項
に記載のガリウムひ素電界効果トランジスタ。

（５）前記Ｐ型伝導型物質はこれをベリリウムとした第
３項に記載のガリウムひ素電界効果トランジスタ。

（６）前記動作領域層はゲート形成用の凹部を形成する
壁を有することとした第１項または第２項のいずれかに
記載のガリウムひ素電界効果トランジスタ。

（７）前記ゲート電極は前記動作領域層に接触する第１
の端部を有する胴部と、該第１の端部と反対側の第２の
端部に形成した頭部とからなり、かくすることにより前
記ゲートの導電性を高めるべくした第１項または第２項
のいずれかに記載のガリウムひ素電界効果トランジスタ
。

（８）ガリウムひ素電界効果トランジスタを製作するに
あたって。

ａ）ガリウムひ素基板上に第１の伝導型物質による動作
領域層を形成するステップと。

ｂ）この動作領域層上に誘電体層を形成するステップと
。

Ｃ）前記動作領域層上にフォトレジスト層をパターン化
して、ソース領域およびドレイン領域の間の前記誘電体
層の一部を除去し、この除去領域に第２の伝導型物質を
イオン注入するステップと。

ｄ）前記フォトレジスト層をソースおよびドレイン用に
パターン化したフォトレジスト層により置き換え、前記
誘電体層の複数の部分を除去し。

前記動作領域層上にソース電極としてのメタライゼーシ
ョン層およびドレイン電極としてのメタライゼーション
層を被着するステップと。

ｅ）前記ソースおよびドレイン用にパターン化したフォ
トレジスト層をゲート用にパターン化したフォトレジス
ト層により置き換え、第２の伝導型物質の領域を形成す
るために除去した前記誘電体層の一部の上方に該ゲート
用パターン化フォトレジスト層を位置させるとともに、
これを該誘電体層の一部よりも大きく形成した後、前記
動作領域層にゲート電極としてのメタライゼーション層
を被着するステップとを有し。

前記ゲート電極としてのメタライゼーション層は、垂直
方向からあるいは所定の角度をもって入射させることに
よりこれを形成することができるようにして導電性を高
めるようにしたことを特徴とするガリウムひ素電界効果
トランジスタの製作方法。

【図面の簡単な説明】

第１ａ図ないし第１ｇ図は本発明によるガリウムひ素電
界効果トランジスタの製作方法の各工程を示す断面図で
ある。 １２、　、　、基板 １４、　、　、動作領域 ｉｅ、　、　、誘電体層 ２０、　、　、　Ｐ要領域 ２２、　、　、　　ソース電極 ２４、　、　、　　ドレイン電極 ３０、　、　、ゲート電極 特許出願人　　テキサスインスツルメンツφインコーポ
レイテッド 手続補正書（方式） 目の名称 ガリウムひ素電界効果トランジスタおよびその製作方法 Ｅをする者 事件との関係　特許出願人 所　アメリカ合衆国テキサス州、ダラス　ノースセント
ラル　エクスプレスウェイ　１３５００理人〒１５０

Claims (2)

【特許請求の範囲】
1. （１）ガリウムひ素基板と、このガリウムひ素基板上に
   形成されかつ第１の伝導型物質をイオン注入した動作領
   域層と、この動作領域層と前記基板との間において第２
   の伝導型物質をイオン注入した領域と、前記動作領域層
   上にそれぞれ作動的に結合したゲート電極、ソース電極
   およびドレイン電極とを有し、前記第２の伝導型物質に
   よる領域層をソース電極およびドレイン電極の間に延在
   させることにより、ピンチオフ急峻性および相互コンダ
   クタンスの均一性を向上させ、ドレインコンダクタンス
   および寄生容量を実質的に減少させるようにしたことを
   特徴とするガリウムひ素電界効果トランジスタ。
2. （２）ガリウムひ素電界効果トランジスタを製作するに
   あたって、 ａ）ガリウムひ素基板上に第１の伝導型物質による動作
   領域層を形成するステップと、 ｂ）この動作領域層上に誘電体層を形成するステップと
   、 ｃ）前記動作領域層上にフォトレジスト層をパターン化
   して、ソース領域およびドレイン領域の間の前記誘電体
   層の一部を除去し、この除去領域に第２の伝導型物質を
   イオン注入するステップと、 ｄ）前記フォトレジスト層をソースおよびドレイン用に
   パターン化したフォトレジスト層により置き換え、前記
   誘電体層の複数の部分を除去し、前記動作領域層上にソ
   ース電極としてのメタライゼーション層およびドレイン
   電極としてのメタライゼーション層を被着するステップ
   と、 ｅ）前記ソースおよびドレイン用にパターン化したフォ
   トレジスト層をゲート用にパターン化したフォトレジス
   ト層により置き換え、第２の伝導型物質の領域を形成す
   るために除去した前記誘電体層の一部の上方に該ゲート
   用パターン化フォトレジスト層を位置させるとともに、
   これを該誘電体層の一部よりも大きく形成した後、前記
   動作領域層にゲート電極としてのメタライゼーション層
   を被着するステップとを有し、 前記ゲート電極としてのメタライゼーション層は、垂直
   方向からあるいは所定の角度をもって入射させることに
   よりこれを形成することができるようにして導電性を高
   めるようにしたことを特徴とするガリウムひ素電界効果
   トランジスタの製作方法。