JPH1050729A - 半導体装置，及びその製造方法 - Google Patents

半導体装置，及びその製造方法

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JPH1050729A
JPH1050729A JP8198788A JP19878896A JPH1050729A JP H1050729 A JPH1050729 A JP H1050729A JP 8198788 A JP8198788 A JP 8198788A JP 19878896 A JP19878896 A JP 19878896A JP H1050729 A JPH1050729 A JP H1050729A
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forming
groove
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Kazuhiko Ito
和彦 伊藤
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Abstract

(57)【要約】 【課題】 電気的特性のばらつきの少ない半導体装置，
及びその製造方法を提供する。 【解決手段】 半絶縁性半導体基板１の上面に溝３を形
成し、低濃度ｎ型領域５を溝３の底面の下側、又は底面
の下側及び側面の内側に形成し、高濃度ｎ型領域９ａ，
９ｂを溝３の両側にて低濃度ｎ型領域５にそれぞれ接合
するよう形成し、ゲート電極７を溝３に形成し、各高濃
度ｎ型領域９ａ，９ｂにそれぞれ接合するオーミック電
極１０ａ，１０ｂを形成する半導体装置の製造方法にお
いて、半絶縁性半導体基板１に溝３を形成した後、溝３
の底面、又は底面及び側面からイオン注入して低濃度ｎ
型領域５を形成するようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置，及び
その製造方法に関し、特にゲート電極部にリセスを有す
る電界効果型トランジスタの電気的特性のバラツキを少
なくすることのできるものに関するものである。
【０００２】
【従来の技術】化合物半導体、特にＧａＡｓを基板と
し、その上にショットキ接合となるゲート電極を有する
金属／半導体電界効果トランジスタ（Metal Semiconduc
tor Field Effect Transistor,以下ＭＥＳＦＥＴと略記
する）は、マイクロ波領域で優れた性能を有しているた
め、衛星通信，移動体通信，光通信などの高周波あるい
は高速通信システムでよく使われており、今後通信周波
数や伝送帯域の上昇とシステムコストの削減のために、
さらに高性能化と低価格化が要求されている。
【０００３】これらの用途によく用いられるＧａＡｓＭ
ＥＳＦＥＴは、ＧａＡｓ基板に掘られたリセスと呼ばれ
る溝の中にゲート電極が形成されたリセスゲート型ＦＥ
Ｔである。図１４(a) 〜図１４(c) は、このＧａＡｓＭ
ＥＳＦＥＴの製造方法を示す工程断面図であり、図にお
いて、１は半絶縁性ＧａＡｓ基板、１５は半絶縁性Ｇａ
Ａｓ基板１の上面の下側に位置する部分に形成されたあ
るｎ型不純物濃度を有するｎ型層、３はｎ型層１５に掘
られたリセス（溝）、７はリセス３に配設されたゲート
電極、１０ａ，１０ｂはｎ型層１５の上面に形成された
オーミック電極、４はＳｉイオンである。
【０００４】次に、図１４(a) 〜図１４(c) に従い、こ
のＧａＡｓＭＥＳＦＥＴの製造方法を説明する。まず、
図１４(a) に示すように、半絶縁性ＧａＡｓ基板１に、
Ｓｉイオン４をイオン注入することによりｎ型層１５を
形成する。次いで、図１４(b) に示すように、ｎ型層１
５の上面にオーミック電極であるソース電極１０ａ，及
びドレイン電極１０ｂを形成する。次いで、図１４(c)
に示すように、ｎ型層１５の上面にリセス３を形成し、
その後、リセス３にゲート電極７を形成し、ＧａＡｓＭ
ＥＳＦＥＴを完成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＧａＡｓＭＥＳＦＥＴの製造方法では、ｎ型層１５
を形成した後、該ｎ型層１５にリセス３を形成すること
から、ゲート直下のチャンネル厚がリセス３の加工精度
の影響を受け、かつリセス３は通常ウエットエッチング
で形成されることから該リセス３の深さ寸法のバラツキ
が大きい。このため、ゲート直下のチャンネル厚のバラ
ツキが大きく、ＧａＡｓＭＥＳＦＥＴの電気的特性がバ
ラツキ易いという問題点があった。本発明は、かかる問
題点を解消するためになされたもので、電気的特性のバ
ラツキの少ない半導体装置，及びその製造方法を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明（請求項１）に係
る半導体装置は、その上面に溝が形成され、あるｎ型不
純物濃度を有する低濃度ｎ型領域が、その上記溝の底面
の直下の該底面の全幅に渡る部分に形成され、上記低濃
度ｎ型領域の濃度より高濃度のｎ型不純物濃度を有する
高濃度ｎ型領域が、上記溝の両側にて上記低濃度ｎ型領
域の両端にそれぞれ接合するよう形成された半導体基板
と、該半導体基板の上記溝に、上記低濃度ｎ型領域に接
合するよう配設された高融点金属からなるゲート電極
と、上記半導体基板の上記各高濃度ｎ型領域にそれぞれ
接合するオーミック電極とを備えたものである。
【０００７】本発明（請求項２）に係る半導体装置の製
造方法は、半絶縁性半導体基板の上面に溝を形成する工
程と、上記溝が形成された半絶縁性半導体基板の該溝の
底面、又は底面及び側面にイオン注入して、あるｎ型不
純物濃度を有する低濃度ｎ型領域を形成する工程と、上
記溝に、上記低濃度ｎ型領域に接合する高融点金属から
なるゲート電極を形成する工程と、上記溝が形成された
半絶縁性半導体基板の上面の該溝の両側に位置する部分
にイオン注入して、上記低濃度ｎ型領域の濃度より高濃
度のｎ型不純物濃度を有する高濃度ｎ型領域を、上記溝
の両側にて上記低濃度ｎ型領域にそれぞれ接合するよう
形成する工程と、上記各高濃度ｎ型領域の上面にそれぞ
れオーミック電極を形成する工程とを含むものである。
【０００８】本発明（請求項３）に係る半導体装置の製
造方法は、上記の半導体装置の製造方法（請求項２）に
おいて、上記溝を形成する工程は、上記半絶縁性半導体
基板上に形成した第１の絶縁膜をマスクとして選択的に
エッチングして、上記半絶縁性半導体基板の上面に溝を
形成するものであり、上記低濃度ｎ型領域を形成する工
程は、上記第１の絶縁膜を通過するエネルギでもって、
上記溝が形成された半絶縁性半導体基板の上面、並びに
該溝の底面及び側面にｎ型不純物をイオン注入して、上
記低濃度ｎ型領域を形成するものであり、上記ゲート電
極を形成する工程は、上記溝の側面に第２の絶縁膜を形
成した後、該第２の絶縁膜が形成された溝に、上記低濃
度ｎ型領域に接合し，かつ該溝を覆う高融点金属からな
るゲート電極を形成するものであり、上記高濃度ｎ型領
域を形成する工程は、上記第１の絶縁膜を通過し，かつ
上記ゲート電極を通過しないエネルギでもって、上記ゲ
ート電極が形成された半絶縁性半導体基板の上記溝の両
側に位置する部分の上面にｎ型不純物をイオン注入し
て、上記溝の両側にて上記高濃度ｎ型領域を上記低濃度
ｎ型領域にそれぞれ接合するよう形成するものであり、
上記オーミック電極を形成する工程は、上記第１の絶縁
膜，及び第２の絶縁膜を除去した後、上記各高濃度ｎ型
領域の上面にそれぞれオーミック電極を形成するもので
ある，ものとしたものである。
【０００９】本発明（請求項４）に係る半導体装置の製
造方法は、上記の半導体装置の製造方法（請求項３）に
おいて、上記オーミック電極を形成する工程は、上記第
１の絶縁膜を除去した後、上記溝の上部に段部を形成
し、上記第２の絶縁膜を除去した後、上記各高濃度ｎ型
領域の上面にそれぞれオーミック電極を形成するもので
ある，ものとしたものである。
【００１０】本発明（請求項５）に係る半導体装置の製
造方法は、上記の半導体装置の製造方法（請求項２）に
おいて、上記溝を形成する工程は、上記半絶縁性半導体
基板上に形成した第１の絶縁膜をマスクとして選択的に
エッチングして、上記半絶縁性半導体基板の上面に溝を
形成するものであり、上記低濃度ｎ型領域を形成する工
程は、上記第１の絶縁膜を通過しないエネルギでもっ
て、上記溝が形成された半絶縁性半導体基板の該溝の底
面及び側面にｎ型不純物をイオン注入して、上記低濃度
ｎ型領域を形成するものであり、上記ゲート電極を形成
する工程は、上記溝の側面に第２の絶縁膜を形成した
後、該第２の絶縁膜が形成された溝に、上記低濃度ｎ型
領域に接合し，かつ該溝を覆う高融点金属からなるゲー
ト電極を形成するものであり、上記高濃度ｎ型領域を形
成する工程は、上記第１の絶縁膜を通過し，かつ上記ゲ
ート電極を通過しないエネルギでもって、上記ゲート電
極が形成された半絶縁性半導体基板の上記溝の両側に位
置する部分の上面にｎ型不純物をイオン注入して、上記
溝の両側にて上記高濃度ｎ型領域を上記低濃度ｎ型領域
にそれぞれ接合するよう形成するものであり、上記オー
ミック電極を形成する工程は、上記第１の絶縁膜，及び
第２の絶縁膜を除去した後、上記各高濃度ｎ型領域の上
面にそれぞれオーミック電極を形成するものである，も
のとしたものである。
【００１１】本発明（請求項６）に係る半導体装置の製
造方法は、上記の半導体装置の製造方法（請求項５）に
おいて、上記オーミック電極を形成する工程は、上記第
１の絶縁膜を除去した後、上記溝の上部に段部を形成
し、上記第２の絶縁膜を除去した後、上記各高濃度ｎ型
領域の上面にそれぞれオーミック電極を形成するもので
ある，ものとしたものである。
【００１２】本発明（請求項７）に係る半導体装置の製
造方法は、上記の半導体装置の製造方法（請求項２）に
おいて、上記溝を形成する工程は、上記半絶縁性半導体
基板上に形成した絶縁膜をマスクとして選択的にエッチ
ングして、上記半絶縁性半導体基板の上面に溝を形成す
るものであり、上記低濃度ｎ型領域を形成する工程は、
上記絶縁膜を通過するエネルギでもって、上記溝が形成
された半絶縁性半導体基板の上面、並びに該溝の底面及
び側面にｎ型不純物をイオン注入して、上記低濃度ｎ型
領域を形成するものであり、上記ゲート電極を形成する
工程は、上記ｎ型不純物がイオン注入された溝に、該溝
の底面及び側面に接合し，かつ該溝を覆う高融点金属か
らなるゲート電極を形成するものであり、上記高濃度ｎ
型領域を形成する工程は、上記絶縁膜を通過し，かつ上
記ゲート電極を通過しないエネルギでもって、上記ゲー
ト電極が形成された半絶縁性半導体基板の上記溝の両側
に位置する部分の上面にｎ型不純物をイオン注入して、
上記溝の両側にて上記高濃度ｎ型領域を上記低濃度ｎ型
領域にそれぞれ接合するよう形成するものであり、上記
オーミック電極を形成する工程は、上記絶縁膜を除去し
た後、上記溝の上部に段部を形成し、上記各高濃度ｎ型
領域の上面にそれぞれオーミック電極を形成するもので
ある，ものとしたものである。
【００１３】本発明（請求項８）に係る半導体装置の製
造方法は、上記の半導体装置の製造方法（請求項２）に
おいて、上記溝を形成する工程は、上記半絶縁性半導体
基板上に形成した絶縁膜をマスクとして選択的にエッチ
ングして、上記半絶縁性半導体基板の上面に溝を形成す
るものであり、上記低濃度ｎ型領域を形成する工程は、
上記絶縁膜を通過しないエネルギでもって、上記溝が形
成された半絶縁性半導体基板の該溝の底面及び側面にｎ
型不純物をイオン注入して、上記低濃度ｎ型領域を形成
するものであり、上記ゲート電極を形成する工程は、上
記ｎ型不純物がイオン注入された溝に、該溝の底面及び
側面に接合し，かつ該溝を覆う高融点金属からなるゲー
ト電極を形成するものであり、上記高濃度ｎ型領域を形
成する工程は、上記絶縁膜を通過し，かつ上記ゲート電
極を通過しないエネルギでもって、上記ゲート電極が形
成された半絶縁性半導体基板の上記溝の両側に位置する
部分の上面にｎ型不純物をイオン注入して、上記溝の両
側にて上記高濃度ｎ型領域を上記低濃度ｎ型領域にそれ
ぞれ接合するよう形成するものであり、上記オーミック
電極を形成する工程は、上記絶縁膜を除去した後、上記
溝の上部に段部を形成し、上記各高濃度ｎ型領域の上面
にそれぞれオーミック電極を形成するものである，もの
としたものである。
【００１４】本発明（請求項９）に係る半導体装置の製
造方法は、半絶縁性半導体基板の上面に溝を形成する工
程と、上記溝が形成された半絶縁性半導体基板の上面の
上記溝の両側に位置する部分にイオン注入して、あるｎ
型不純物濃度を有する高濃度ｎ型領域を形成する工程
と、上記半絶縁性半導体基板の上記溝の底面、又は底面
及び側面にイオン注入して、上記高濃度ｎ型領域の濃度
より低濃度のｎ型不純物濃度を有する低濃度ｎ型領域
を、上記高濃度ｎ型領域にそれぞれ接合するよう形成す
る工程と、上記溝に、上記低濃度ｎ型領域に接合する高
融点金属からなるゲート電極を形成する工程と、上記各
高濃度ｎ型領域の上面にそれぞれオーミック電極を形成
する工程とを含むものである。
【００１５】本発明（請求項１０）に係る半導体装置の
製造方法は、上記の半導体装置の製造方法（請求項９）
において、上記溝を形成する工程は、上記半絶縁性半導
体基板上に形成した第１の絶縁膜をマスクとして選択的
にエッチングして、上記半絶縁性半導体基板の上面に溝
を形成するものであり、上記高濃度ｎ型領域を形成する
工程は、上記第１の絶縁膜を通過するエネルギでもっ
て、上記溝が形成された半絶縁性半導体基板の上面、並
びに該溝の底面及び側面にｎ型不純物をイオン注入し
て、上記高濃度ｎ型領域を形成するものであり、上記低
濃度ｎ型領域を形成する工程は、上記溝の側面に第２の
絶縁膜を形成した後、上記第１の絶縁膜を通過しないエ
ネルギでもって、上記第２の絶縁膜が形成された溝の底
面にｐ型不純物をイオン注入して、上記高濃度ｎ型領域
の上記溝の底面の表面近傍の部分にｐ型不純物注入領域
を形成し、該ｐ型不純物注入領域と上記高濃度ｎ型領域
の上記ｐ型不純物注入領域に沿った部分とを上記低濃度
ｎ型領域たらしめるものであり、上記ゲート電極を形成
する工程は、上記溝に、上記ｐ型注入領域に接合する高
融点金属からなるゲート電極を形成するものであり、上
記オーミック電極を形成する工程は、上記第１の絶縁
膜，及び第２の絶縁膜を除去した後、上記高濃度ｎ型領
域の上記溝の両側に位置する部分の上面にそれぞれオー
ミック電極を形成するものである，ものとしたものであ
る。
【００１６】本発明（請求項１１）に係る半導体装置の
製造方法は、上記の半導体装置の製造方法（請求項９）
において、上記溝を形成する工程は、上記半絶縁性半導
体基板上に形成した絶縁膜をマスクとして選択的にエッ
チングして、上記半絶縁性半導体基板の上面に溝を形成
するものであり、上記高濃度ｎ型領域を形成する工程
は、上記絶縁膜を通過するエネルギでもって、上記溝が
形成された半絶縁性半導体基板の上面、並びに該溝の底
面及び側面にｎ型不純物をイオン注入して、上記高濃度
ｎ型領域を形成するものであり、上記低濃度ｎ型領域を
形成する工程は、上記絶縁膜を通過しないエネルギでも
って、上記ｎ型不純物がイオン注入された上記溝の底面
及び側面にｐ型不純物をイオン注入して、上記高濃度ｎ
型領域の上記溝の底面及び側面の表面近傍の部分にｐ型
不純物注入領域を形成し、該ｐ型不純物注入領域と上記
高濃度ｎ型領域の上記ｐ型不純物注入領域に沿った部分
とを上記低濃度ｎ型領域たらしめるものであり、上記ゲ
ート電極を形成する工程は、上記溝に、該溝の底面及び
側面に接合する高融点金属からなるゲート電極を形成す
るものであり、上記オーミック電極を形成する工程は、
上記絶縁膜を除去した後、上記高濃度ｎ型領域の上記溝
の両側に位置する部分の上面にそれぞれオーミック電極
を形成するものである，ものとしたものである。
【００１７】
【発明の実施の形態】
実施の形態１．本発明の実施の形態１は、請求項１〜３
に対応するものである。図１は、本実施の形態１による
ＧａＡｓＭＥＳＦＥＴの構造を示す断面図であり、図に
おいて、１は半絶縁性ＧａＡｓ基板、３は半絶縁性Ｇａ
Ａｓ基板１の上面に形成されたリセス、５は半絶縁性Ｇ
ａＡｓ基板１のリセス３の底面の直下の該底面の全幅に
渡る部分に形成された低濃度ｎ型領域、７はリセス３の
底面に配設されたＷＳｉからなるゲート電極、９ａ，９
ｂはリセス３の両側にて低濃度ｎ型領域５にそれぞれ接
合するよう形成された高濃度ｎ型領域、１０ａ，１０ｂ
は各高濃度ｎ型領域９ａ，９ｂの上面にそれぞれ配設さ
れたオーミック電極である。ここで、低濃度ｎ型領域５
の不純物濃度は、例えば１〜５×１０17ｃｍ-3程度、高
濃度ｎ型領域９ａ，９ｂの不純物濃度は、例えば５〜９
０×１０17ｃｍ-3程度とされる。
【００１８】図２(a) 〜図２(f) は、本実施の形態１に
よるＧａＡｓＭＥＳＦＥＴの製造方法を示す工程断面図
であり、図において、２はＳｉＯ2 膜（第１の絶縁
膜）、４，８はＳｉイオン、６はＳｉＯ2 膜（第２の絶
縁膜）である。
【００１９】次に、図２(a) 〜図２(f) に従い本実施の
形態１によるＧａＡｓＭＥＳＦＥＴの製造方法を説明す
る。まず、図２(a) に示すように、半絶縁性ＧａＡｓ基
板１の上面にＳｉＯ2 膜２を被着し、該ＳｉＯ2 膜２を
マスクとして選択性エッチングを行うことによりリセス
３を形成する。ここで、ＳｉＯ2 膜２の厚みは、次の工
程で注入するＳｉイオン４に対する阻止効果が少ない５
００Å以下の厚みとする。
【００２０】次いで、図２(b) に示すように、ウエハ上
面からＳｉイオン４を、例えばエネルギ１００ｋｅＶ，
ドーズ量５×１０12ｃｍ-2程度の条件で、かつリセス３
の側面にもＳｉイオン４が注入されるようウエハをイオ
ンビームに対して、例えば図面左右方向にそれぞれ４５
°傾けてイオン注入し、これにより、半絶縁性ＧａＡｓ
基板１の上面の下側、並びにリセス３の側面の内側及び
底面の下側に位置する部分に低濃度ｎ型領域５を形成す
る。ここで、リセス３の側面にも低濃度ｎ型領域５を形
成することにより、後の工程で高濃度ｎ型領域９ａ，９
ｂを形成する際に、製造上のバラツキがあっても、高濃
度ｎ型領域９ａ，９ｂが低濃度ｎ型領域５に必ず接合す
るようにすることができる。
【００２１】次いで、ＳｉＯ2 膜６をウエハ全面に被着
し、その後、該ＳｉＯ2 膜６を選択的にドライエッチン
グすることにより、図２(c) に示すように、リセス３の
側面にＳｉＯ2 膜６を残す。次いで、例えば、スパッタ
法によりウエハ全面にＷＳｉ膜を被着し、その後、該Ｗ
Ｓｉ膜を選択的にリアクティブイオンエッチングするこ
とにより、図２(d)に示すように、その側面にＳｉＯ2
膜６が形成されたリセス３の底面に、該リセス３の幅よ
り若干広い幅を有するゲート電極７を形成する。ここ
で、ゲート電極７の厚みは、次の工程で注入するＳｉイ
オン８を充分に阻止し得る厚み、例えば３０００Åとす
る。
【００２２】次いで、図２(e) に示すように、ウエハ上
面からＳｉイオン８を、例えば、エネルギ１５０ｋｅ
Ｖ，ドーズ量３×１０13ｃｍ-2程度の条件でイオン注入
し、これにより、リセス３の両側に高濃度ｎ型領域９
ａ，９ｂをそれぞれ形成する。この際、Ｓｉイオン８の
注入は、高濃度ｎ型領域９ａ，９ｂが、リセス３の幅方
向の両端の直下の位置で低濃度ｎ型領域５との接合面を
それぞれ形成するよう、ウエハの斜め方向から行う。そ
の後、ウエハを８００℃で３０分間程度アニールして、
注入イオンを活性化する。次いで、ＳｉＯ2 膜２，及び
ＳｉＯ2 膜６を除去し、その後、図２(f) に示すよう
に、各高濃度ｎ型領域９ａ，９ｂ上面の所定の領域にオ
ーミック電極であるソース電極１０ａ，及びドレイン電
極１０ｂをそれぞれ形成し、ＧａＡｓＭＥＳＦＥＴを完
成する。
【００２３】以上のように、本実施の形態１において
は、半絶縁性ＧａＡｓ基板１のリセス３の底面の直下の
該底面の全幅に渡る部分に低濃度ｎ型領域５を形成する
ようにしたので、低濃度ｎ型領域５と高濃度ｎ型領域９
ａ，９ｂとの接合面の位置を常に一定とすることがで
き、チャンネル長のバラツキを少なくすることができ
る。そしてこれにより、ゲート／ドレイン間，及びゲー
ト／ソース間の逆方向耐圧のバラツキを少なくすること
ができる。
【００２４】また、本実施の形態１においては、半絶縁
性ＧａＡｓ基板１の上面にリセス３を形成した後、該リ
セス３の底面からイオン注入して低濃度ｎ型領域５を形
成するようにしているので、低濃度ｎ型領域５の厚みが
イオン注入条件により一義的に定まり、従来例のように
イオン注入により形成した低濃度ｎ型層にリセスを掘る
ことにより該リセス直下にチャンネルを形成する場合に
比べて、チャンネルとなる低濃度ｎ型領域５の厚みのバ
ラツキを少なくすることができ、ＧａＡｓＭＥＳＦＥＴ
の電気的特性を安定化することができる。
【００２５】また、本実施の形態１においては、第１の
絶縁膜２をマスクとする選択性エッチングを行うことに
より半絶縁性ＧａＡｓ基板１上面にリセス３を形成し、
第１の絶縁膜２を通過するエネルギでもって半絶縁性Ｇ
ａＡｓ基板１の上面、並びに上記リセス３の底面及び側
面にｎ型不純物４をイオン注入して低濃度ｎ型領域５を
形成し、上記リセス３の側面に第２の絶縁膜６を形成し
た後、該リセス３に底面に接合し，かつ該溝を覆う高融
点金属からなるゲート電極７を形成し、第１の絶縁膜２
を通過し，かつゲート電極７を通過しないエネルギでも
って、半絶縁性ＧａＡｓ基板１の上記リセス３の両側に
位置する部分の上面にｎ型不純物８をイオン注入して、
高濃度ｎ型領域９ａ，９ｂを上記リセス３の両側にて低
濃度ｎ型領域５にそれぞれ接合するよう形成し、第１の
絶縁膜２，及び第２の絶縁膜６を除去した後、各高濃度
ｎ型領域９ａ，９ｂの上面にそれぞれオーミック電極１
０ａ，１０ｂを形成するようにしたので、リセス３のエ
ッチングマスクとなる第１の絶縁膜２を通過するエネル
ギでもってｎ型不純物４をイオン注入することによりチ
ャンネルとなる低濃度ｎ型領域５を形成することがで
き、該低濃度ｎ型領域５の厚みのバラツキを少なくでき
る，ＧａＡｓＭＥＳＦＥＴの製造方法が得られる。
【００２６】実施の形態２．本発明の実施の形態２は、
請求項１，２，５に対応するものである。本実施の形態
２によるＧａＡｓＭＥＳＦＥＴの構造は実施の形態１
（図１）と同じであり、本実施の形態２は、これを異な
る方法で製造するものである。図３(a) 〜図３(f) は、
本実施の形態２によるＧａＡｓＭＥＳＦＥＴの製造方法
を示す工程断面図であり、図において、図１，図２と同
一符号は同一又は相当する部分を示しており、１１はＳ
ｉＮ膜（第１の絶縁膜）である。
【００２７】次に、図３(a) 〜図３(f) に従い本実施の
形態２によるＧａＡｓＭＥＳＦＥＴの製造方法を説明す
る。まず、図３(a) に示すように、半絶縁性ＧａＡｓ基
板１にＳｉＮ膜１１を被着し、該ＳｉＮ膜１１をマスク
として選択性エッチングを行うことによりリセス３を形
成する。ここで、ＳｉＮ膜１１の厚みは、次の工程で注
入するＳｉイオン４を充分に阻止し得る３０００Å程度
の厚みとする。次いで、図３(b) に示すように、ウエハ
上面からＳｉイオン４を、例えばエネルギ１００ｋｅ
Ｖ，ドーズ量５×１０12ｃｍ-2程度の条件で、かつリセ
ス３の側面にもＳｉイオン４が注入されるようウエハを
イオンビームに対して、例えば図面左右方向にそれぞれ
４５°傾けてイオン注入し、これにより、半絶縁性Ｇａ
Ａｓ基板１のリセス３の底面の下側及び側面の内側に位
置する部分に低濃度ｎ型領域５を形成する。ここで、リ
セス３の側面にも低濃度ｎ型領域５を形成することによ
り、後の工程で高濃度ｎ型領域９ａ，９ｂを形成する際
に、製造上のバラツキがあっても、高濃度ｎ型領域９
ａ，９ｂが低濃度ｎ型領域５に必ず接合するようにする
ことができる。
【００２８】次いで、ＳｉＯ2 膜６をウエハ全面に被着
し、その後、該ＳｉＯ2 膜６を選択的にドライエッチン
グすることにより、図３(c) に示すように、リセス３の
側面にＳｉＯ2 膜６を残す。次いで、例えば、スパッタ
法によりウエハ全面にＷＳｉ膜を被着し、その後、該Ｗ
Ｓｉ膜を選択的にリアクティブイオンエッチングするこ
とにより、図３(d)に示すように、その側面にＳｉＯ2
膜６が形成されたリセス３の底面に、該リセス３の幅よ
り若干広い幅を有するゲート電極７を形成する。ここ
で、ゲート電極７の厚みは、次の工程で注入するＳｉイ
オン８を充分に阻止し得る厚み、例えば３０００Åの厚
みとする。
【００２９】次いで、図３(e) に示すように、ウエハ上
面からＳｉイオン８を、例えば、エネルギ１５０ｋｅ
Ｖ，ドーズ量３×１０13ｃｍ-2程度の条件でイオン注入
し、これにより、半絶縁性ＧａＡｓ基板１のリセス３の
両側に位置する部分に高濃度ｎ型領域９ａ，９ｂをそれ
ぞれ形成する。この際、Ｓｉイオン８の注入は、高濃度
ｎ型領域９ａ，９ｂが、リセス３の幅方向の両端の直下
の位置で低濃度ｎ型領域５との接合面をそれぞれ形成す
るよう、ウエハの斜め方向から行う。その後、ウエハを
８００℃で３０分間程度アニールして、注入イオンを活
性化する。次いで、ＳｉＮ膜１１，及びＳｉＯ2 膜６を
除去し、その後、図３(f) に示すように、各高濃度ｎ型
領域９ａ，９ｂ上面の所定の領域にオーミック電極であ
るソース電極１０ａ，及びドレイン電極１０ｂをそれぞ
れ形成し、ＧａＡｓＭＥＳＦＥＴを完成する。
【００３０】以上のように、本実施の形態２において
も、半絶縁性ＧａＡｓ基板１の上面にリセス３を形成し
た後、該リセス３に底面からイオン注入して低濃度ｎ型
領域５を形成するようにしているので、低濃度ｎ型領域
５の厚みがイオン注入条件により一義的に定まり、従来
例のようにイオン注入により形成した低濃度ｎ型層にリ
セスを掘ることにより該リセス直下にチャンネルを形成
する場合に比べて、チャンネルとなる低濃度ｎ型領域５
の厚みのバラツキを少なくすることができ、ＧａＡｓＭ
ＥＳＦＥＴの電気的特性を安定化することができる。
【００３１】また、本実施の形態２においては、第１の
絶縁膜１１をマスクとする選択性エッチングを行うこと
により半絶縁性ＧａＡｓ基板１上面にリセス３を形成
し、第１の絶縁膜１１を通過しないエネルギでもって上
記リセス３の底面及び側面にｎ型不純物４をイオン注入
して低濃度ｎ型領域５を形成し、上記リセス３の側面に
第２の絶縁膜６をそれぞれ形成した後、該リセス３に該
リセス３の底面に接合し，かつ該リセス３を覆う高融点
金属からなるゲート電極７を形成し、第１の絶縁膜１１
を通過し，かつゲート電極７を通過しないエネルギでも
って半絶縁性ＧａＡｓ基板１のリセス３の両側に位置す
る部分の上面にｎ型不純物８をイオン注入して、高濃度
ｎ型領域９ａ，９ｂを上記リセス３の両側にて低濃度ｎ
型領域５にそれぞれ接合するよう形成し、第１の絶縁膜
１１，及び第２の絶縁膜６を除去した後、各高濃度ｎ型
領域９ａ，９ｂの上面にそれぞれオーミック電極１０
ａ，１０ｂを形成するようにしたので、リセス３のエッ
チングマスクとなる第１の絶縁膜１１を通過しないエネ
ルギでもってｎ型不純物４をイオン注入することにより
チャンネルとなる低濃度ｎ型領域５を形成することがで
き、該低濃度ｎ型領域５の厚みのバラツキを少なくでき
る，ＧａＡｓＭＥＳＦＥＴの製造方法が得られる。
【００３２】実施の形態３．本発明の実施の形態３は、
請求項９，１０に対応するものである。図４は、本実施
の形態３によるＧａＡｓＭＥＳＦＥＴの構造を示す断面
図であり、図において、図１と同一符号は同一又は相当
する部分を示しており、１２は半絶縁性ＧａＡｓ基板１
の上面の下側、並びにリセス３の側面の内側及び底面の
両端部の下側に位置する部分に形成された高濃度ｎ型領
域、２０は半絶縁性ＧａＡｓ基板１のリセス３の底面の
ゲート電極７が設けられた部分の直下に位置する部分
に、高濃度ｎ型領域１２に接合するよう形成された低濃
度ｎ型領域であり、低濃度ｎ型領域２０は、半絶縁性Ｇ
ａＡｓ基板１のリセス３の底面の表面近傍に位置する部
分に形成されたＭｇイオン注入領域（ｐ型不純物注入領
域）と高濃度ｎ型領域１２の該Ｍｇイオン注入領域１４
に沿った部分１２ａとで構成される。ここで、低濃度ｎ
型領域２０の不純物濃度は、例えば１〜５×１０17ｃｍ
-3程度、高濃度ｎ型領域１２の不純物濃度は、Ｍｇイオ
ン注入領域１４とで低濃度ｎ型領域２０を構成するのに
好適なように、例えば２×１０18ｃｍ-3程度とされる。
【００３３】図５(a) 〜図５(f) は、本実施の形態３に
よるＧａＡｓＭＥＳＦＥＴの製造方法を示す工程断面図
であり、図において、図２と同一符号は同一又は相当す
る部分を示しており、１３はＭｇイオンである。
【００３４】次に、図５(a) 〜図５(f) に従い本実施の
形態３によるＧａＡｓＭＥＳＦＥＴの製造方法を説明す
る。まず、図５(a) に示すように、半絶縁性ＧａＡｓ基
板１にＳｉＯ2 膜２を被着し、該ＳｉＯ2 膜２をマスク
として選択性エッチングを行うことによりリセス３を形
成する。ここで、ＳｉＯ2 膜２の厚みは、次の工程で注
入するＳｉイオン４が通過でき、かつその後の工程で注
入するＭｇイオン１３の通過が阻止される厚み、例えば
１０００Åの厚みとする。
【００３５】次いで、図５(b) に示すように、ウエハ上
面からＳｉイオン４を、例えばエネルギ１００ｋｅＶ，
ドーズ量１×１０13ｃｍ-2程度の条件で、かつリセス３
の側面にもＳｉイオン４が注入されるようウエハをイオ
ンビームに対して、例えば図面左右方向にそれぞれ４５
°傾けてイオン注入し、これにより、半絶縁性ＧａＡｓ
基板１の上面の下側、並びにリセス３の底面の下側及び
側面の内側に位置する部分に高濃度ｎ型領域１２を形成
する。次いで、ＳｉＯ2 膜６をウエハ全面に被着し、そ
の後、該ＳｉＯ2 膜６を選択的にドライエッチングする
ことにより、図５(c) に示すように、リセス３の側面に
ＳｉＯ2 膜６を残す。
【００３６】次いで、図５(d) に示すように、ウエハ上
面から、例えばＭｇイオン１３を、該Ｍｇイオン１３が
ＳｉＯ2 膜２を通過しない３０ｋｅＶのエネルギ，ドー
ズ量５×１０12ｃｍ-2程度の条件でイオン注入し、その
後、ウエハを８００℃で３０分間程度アニールして、注
入イオンを活性化する。これにより、半絶縁性ＧａＡｓ
基板１のリセス３底面のＳｉＯ2 膜６で覆われていない
部分に沿った部分にＭｇイオン注入領域１４を形成し、
該Ｍｇイオン注入領域１４と高濃度ｎ型領域１２のＭｇ
イオン注入領域１４に沿った部分１２ａとを当該部分の
キャリア濃度がＦＥＴ動作に適した１〜５×１０17cm-3
となるようにする。このＭｇイオン注入領域１４，及び
高濃度ｎ型領域１２のＭｇイオン注入領域１４に沿った
部分１２ａがチャネルとなる低濃度ｎ型領域２０を構成
する。
【００３７】次いで、例えば、スパッタ法によりウエハ
全面にＷＳｉ膜を被着し、その後、該ＷＳｉ膜を選択的
にリアクティブイオンエッチングすることにより、図５
(e)に示すように、その側面にＳｉＯ2 膜６が形成され
たリセス３の底面に、該リセス３の幅より若干広い幅を
有するゲート電極７を形成する。次いで、ＳｉＯ2 膜
２，及びＳｉＯ2 膜６を除去し、その後、図５(f) に示
すように、各高濃度ｎ型領域１２のリセス３の両側に位
置する部分の上面にオーミック電極であるソース電極１
０ａ，及びドレイン電極１０ｂをそれぞれ形成し、Ｇａ
ＡｓＭＥＳＦＥＴを完成する。
【００３８】以上のように、本実施の形態３において
は、半絶縁性ＧａＡｓ基板１の上面にリセス３を形成し
た後、該リセス３の底面からイオン注入して低濃度ｎ型
領域２０を形成するようにしているので、低濃度ｎ型領
域２０の厚みがイオン注入条件により一義的に定まり、
従来例のようにイオン注入により形成した低濃度ｎ型層
にリセスを掘ることにより該リセス直下にチャンネルを
形成する場合に比べて、チャンネルとなる低濃度ｎ型領
域２０の厚みのバラツキを少なくすることができ、Ｇａ
ＡｓＭＥＳＦＥＴの電気的特性を安定化することができ
る。
【００３９】また、本実施の形態３においては、第１の
絶縁膜２をマスクとする選択性エッチングを行うことに
より半絶縁性ＧａＡｓ基板１上面にリセス３を形成し、
第１の絶縁膜を通過するエネルギでもって半絶縁性Ｇａ
Ａｓ基板１の上面、並びに上記リセス３の底面及び側面
にｎ型不純物４をイオン注入して高濃度ｎ型領域１２を
形成し、上記リセス３の側面に第２の絶縁膜６を形成し
た後、第１の絶縁膜を通過しないエネルギでもってリセ
ス３の底面にｐ型不純物１３をイオン注入して、高濃度
ｎ型領域のリセス３の底面に沿った部分にｐ型不純物注
入領域１４を形成し、該ｐ型不純物注入領域１４と高濃
度ｎ型領域１２の該ｐ型不純物注入領域１４に沿った部
分１２ａとを低濃度ｎ型領域２０たらしめ、リセス３に
該リセス３の底面に接合する高融点金属からなるゲート
電極７を形成し、第１の絶縁膜２，及び第２の絶縁膜６
を除去した後、高濃度ｎ型領域１２のリセス３両側に位
置する部分の上面にそれぞれオーミック電極１０ａ，１
０ｂを形成するようにしたので、先に形成した高濃度ｎ
型領域１２にｐ型不純物１３をイオン注入することによ
りチャンネルとなる低濃度ｎ型領域２０を形成すること
ができ、該低濃度ｎ型領域２０の厚みのバラツキを少な
くできる，ＧａＡｓＭＥＳＦＥＴの製造方法が得られ
る。
【００４０】実施の形態４．本発明の実施の形態４は、
請求項９，１１に対応するものである。図６は、本実施
の形態４によるＧａＡｓＭＥＳＦＥＴの構造を示す断面
図であり、図において、図４と同一符号は同一又は相当
する部分を示している。本実施の形態４においては、ゲ
ート電極７がリセス３に埋め込むように形成され、高濃
度ｎ型領域１２が、リセス３の両側の半絶縁性ＧａＡｓ
基板１の上面の下側に位置する部分に形成され、低濃度
ｎ型領域２０が、半絶縁性ＧａＡｓ基板１のリセス３の
底面の下側及び側面の内側に位置する部分に、高濃度ｎ
型領域１２に接合するように形成されており、かつ低濃
度ｎ型領域２０は、半絶縁性ＧａＡｓ基板１のリセス３
の側面及び底面の表面近傍に位置する部分に形成された
Ｍｇイオン注入領域１４と、高濃度ｎ型領域１２の該Ｍ
ｇイオン注入領域１４の外周に沿った部分１２ａとで構
成されている点が実施の形態３（図４）と異なる。
【００４１】図７(a) 〜図７(e) は、本実施の形態４に
よるＧａＡｓＭＥＳＦＥＴの製造方法を示す工程断面図
であり、図において、図５と同一符号は同一又は相当す
る部分を示している。
【００４２】次に、図７(a) 〜図７(e) に従い本実施の
形態４によるＧａＡｓＭＥＳＦＥＴの製造方法を説明す
る。まず、図７(a) に示すように、半絶縁性ＧａＡｓ基
板１にＳｉＯ2 膜（絶縁膜）２を被着し、該ＳｉＯ2 膜
２をマスクとして選択性エッチングを行うことによりリ
セス３を形成する。ここで、ＳｉＯ2 膜２の厚みは、次
の工程で注入するＳｉイオン４が通過でき、かつその後
の工程で注入するＭｇイオン１３の通過を阻止し得る１
０００Å程度の厚みとする。次いで、図７(b) に示すよ
うに、ウエハ上面からＳｉイオン４を、例えばエネルギ
１００ｋｅＶ，ドーズ量１×１０13ｃｍ-2程度の条件
で、かつリセス３の側面にもＳｉイオン４が注入される
ようウエハをイオンビームに対して、例えば図面左右方
向にそれぞれ４５°傾けてイオン注入し、これにより、
半絶縁性ＧａＡｓ基板１の上面の下側、並びにリセス３
の側面の内側及び底面の下側に位置する部分に高濃度ｎ
型領域１２を形成する。
【００４３】次いで、図７(c) に示すように、ウエハ上
面から、例えばＭｇイオン１３を、エネルギ３０ｋｅ
Ｖ，ドーズ量５×１０12ｃｍ-2程度の条件で、かつリセ
ス３の側面にもＭｇイオン１３が注入されるようウエハ
をイオンビームに対して図面左右方向にそれぞれ４５°
傾けてイオン注入し、その後、ウエハを８００℃で３０
分間程度アニールして、注入イオンを活性化する。これ
により、半絶縁性ＧａＡｓ基板１のリセス３の側面及び
底面の表面近傍に位置する部分にＭｇイオン注入領域１
４を形成し、該Ｍｇイオン注入領域１４，及び高濃度ｎ
型領域１２のＭｇイオン注入領域１４に沿った部分１２
ａを当該部分のキャリア濃度がＦＥＴ動作に適した１〜
５×１０17cm-3の濃度となるようにする。このＭｇイオ
ン注入領域１４，及び高濃度ｎ型領域１２のＭｇイオン
注入領域１４に沿った部分１２ａがチャネルとなる低濃
度ｎ型領域２０を構成する。
【００４４】次いで、例えば、スパッタ法によりウエハ
全面にＷＳｉ膜を被着し、その後、該ＷＳｉ膜を選択的
にリアクティブイオンエッチングすることにより、図７
(d)に示すように、リセス３に埋め込まれたゲート電極
７を形成する。次いで、図７(e) に示すように、各高濃
度ｎ型領域１２のリセス３の両側に位置する部分の上面
にオーミック電極であるソース電極１０ａ，及びドレイ
ン電極１０ｂをそれぞれ形成し、ＧａＡｓＭＥＳＦＥＴ
を完成する。
【００４５】以上のように、本実施の形態４において
は、半絶縁性ＧａＡｓ基板の上面にリセス３を形成した
後、該リセス３の底面及び側面からイオン注入して低濃
度ｎ型領域２０を形成するようにしているので、低濃度
ｎ型領域２０の厚みがイオン注入条件により一義的に定
まり、従来例のようにイオン注入により形成した低濃度
ｎ型層にリセスを掘ることにより該リセス直下にチャン
ネルを形成する場合に比べて、チャンネルとなる低濃度
ｎ型領域２０の厚みのバラツキを少なくすることがで
き、ＧａＡｓＭＥＳＦＥＴの電気的特性を安定化するこ
とができる。
【００４６】また、本実施の形態４においては、絶縁膜
２をマスクとする選択性エッチングを行うことにより半
絶縁性ＧａＡｓ基板１の上面にリセス３を形成し、絶縁
膜２を通過するエネルギでもって半絶縁性ＧａＡｓ基板
１の上面、並びにリセス３の底面及び側面にｎ型不純物
４をイオン注入して高濃度ｎ型領域１２を形成し、絶縁
膜２を通過しないエネルギでもって上記リセス３の底面
及び側面にｐ型不純物１３をイオン注入して、上記高濃
度ｎ型領域１２の上記リセス３の底面及び側面の表面近
傍に位置する部分にｐ型不純物注入領域１４を形成し、
該ｐ型不純物注入領域１４と高濃度ｎ型領域１２の該ｐ
型不純物注入領域１４に沿った部分１２ａとを低濃度領
域２０たらしめ、リセス３に該リセス３の底面及び側面
に接合する高融点金属からなるゲート電極７を形成し、
絶縁膜２を除去した後、高濃度ｎ型領域１２のリセス３
の両側に位置する部分の上面にそれぞれオーミック電極
１０ａ，１０ｂを形成するようにしたので、先に形成し
た高濃度ｎ型領域１２にｐ型不純物をイオン注入するこ
とによりチャンネルとなる低濃度ｎ型領域２０を形成す
ることができ、該低濃度ｎ型領域２０の厚みのバラツキ
を少なくできる，埋め込みゲート構造のＧａＡｓＭＥＳ
ＦＥＴを提供できる。
【００４７】実施の形態５．本発明の実施の形態５は、
請求項１，２，４に対応するものである。図８は、本実
施の形態５によるＧａＡｓＭＥＳＦＥＴの構造を示す断
面図であり、図において、図１と同一符号は同一又は相
当する部分を示しており、１６はリセス３の上部に形成
された段部である。このように、本実施の形態５におい
ては、リセス３が段部１６を有する２段リセス構造とな
っている点が実施の形態１（図１）と異なる。
【００４８】図９(a) 〜図９(g) は、本実施の形態５に
よるＧａＡｓＭＥＳＦＥＴの製造方法を示す工程断面図
であり、図において、図２、図８と同一符号は同一又は
相当する部分を示している。
【００４９】次に、図９(a) 〜図９(g) に従い本実施の
形態５によるＧａＡｓＭＥＳＦＥＴの製造方法を説明す
る。まず、図９(a) に示すように、半絶縁性ＧａＡｓ基
板１にＳｉＯ2 膜２を被着し、該ＳｉＯ2 膜２をマスク
として選択性エッチングを行うことによりリセス３を形
成する。ここで、ＳｉＯ2 膜２の厚みは、次の工程で注
入するＳｉイオン４に対する阻止効果が少ない５００Å
以下の厚みとする。
【００５０】次いで、図９(b) に示すように、ウエハ上
面からＳｉイオン４を、例えばエネルギ１００ｋｅＶ，
ドーズ量５×１０12ｃｍ-2程度の条件で、かつリセス３
の側面にもＳｉイオン４が注入されるようウエハをイオ
ンビームに対して、例えば図面左右方向にそれぞれ４５
°傾けてイオン注入し、これにより、半絶縁性ＧａＡｓ
基板１の上面の下側、並びにリセス３の底面の下側及び
側面の内側に位置する部分に低濃度ｎ型領域５を形成す
る。次いで、ＳｉＯ2 膜６をウエハ全面に被着し、その
後、該ＳｉＯ2 膜６を選択的にドライエッチングするこ
とにより、図９(c) に示すように、リセス３の側面にＳ
ｉＯ2 膜６を残す。
【００５１】次いで、例えば、スパッタ法によりウエハ
全面にＷＳｉ膜を被着し、その後、該ＷＳｉ膜を選択的
にリアクティブイオンエッチングすることにより、図９
(d)に示すように、その側面にＳｉＯ2 膜６が形成され
たリセス３の底面に、該リセス３の幅より若干広い幅を
有するゲート電極７を形成する。ここで、ゲート電極７
の厚みは、次の工程で注入するＳｉイオン８を充分に阻
止し得る厚み、例えば３０００Åとする。次いで、図９
(e) に示すように、ウエハ上面からＳｉイオン８を、例
えば、エネルギ１５０ｋｅＶ，ドーズ量３×１０13ｃｍ
-2程度の条件でイオン注入し、これにより、リセス３の
両側に高濃度ｎ型領域９ａ，９ｂをそれぞれ形成する。
この際、高濃度ｎ型領域９ａ，９ｂが、リセス３の幅方
向の両端の直下で低濃度ｎ型領域５との接合面をそれぞ
れ形成するよう、ウエハの斜め方向からＳｉイオン８の
注入を行う。その後、ウエハを８００℃で３０分間程度
アニールして、注入イオンを活性化する。
【００５２】次いで、ＳｉＯ2 膜２を除去し、その後、
写真製版技術とウエットエッチングを行うことにより、
図９(f) に示すように、半絶縁性基板１のＳｉＯ2 膜６
に隣接する部分を選択的に除去して、リセス３の上部に
段部１６を形成する。次いで、ＳｉＯ2 膜６を除去し、
その後、図９(g) に示すように、各高濃度ｎ型領域９
ａ，９ｂ上面の所定の領域にオーミック電極であるソー
ス電極１０ａ，及びドレイン電極１０ｂをそれぞれ形成
し、ＧａＡｓＭＥＳＦＥＴを完成する。
【００５３】以上のように、本実施の形態５において
は、半絶縁性ＧａＡｓ基板１のリセス３の底面の直下の
該底面の全幅に渡る部分に低濃度ｎ型領域５を形成する
ようにしたので、低濃度ｎ型領域５と高濃度ｎ型領域９
ａ，９ｂとの接合面の位置を常に一定とすることがで
き、ゲート／ドレイン間，及びゲート／ソース間の逆方
向耐圧のバラツキを少なくすることができる。
【００５４】また、本実施の形態５においては、リセス
３の上部に段部１６を設けて２段リセス構造としたの
で、ゲート／ドレイン間，及びゲート／ソース間の逆方
向耐圧を向上することができる。
【００５５】また、本実施の形態５においては、半絶縁
性ＧａＡｓ基板１の上面にリセス３を形成した後、該リ
セス３の底面からイオン注入して低濃度ｎ型領域５を形
成するようにしているので、低濃度ｎ型領域５の厚みが
イオン注入条件により一義的に定まり、従来例のように
イオン注入により形成した低濃度ｎ型層にリセスを掘る
ことにより該リセス直下にチャンネルを形成する場合に
比べて、チャンネルとなる低濃度ｎ型領域５の厚みのバ
ラツキを少なくすることができ、ＧａＡｓＭＥＳＦＥＴ
の電気的特性を安定化することができる。
【００５６】また、本実施の形態５においては、第１の
絶縁膜２をマスクとする選択性エッチングを行うことに
より半絶縁性ＧａＡｓ基板１の上面にリセス３を形成
し、第１の絶縁膜２を通過するエネルギでもって半絶縁
性ＧａＡｓ基板１の上面、並びに上記リセス３の底面及
び側面にｎ型不純物４をイオン注入して低濃度ｎ型領域
５を形成し、上記リセス３の側面に第２の絶縁膜６をそ
れぞれ形成した後、該リセス３に該リセスの底面に接合
し，かつ該リセスを覆う高融点金属からなるゲート電極
７を形成し、第１の絶縁膜２を通過し，かつゲート電極
７を通過しないエネルギでもって半絶縁性ＧａＡｓ基板
１にｎ型不純物８をイオン注入して、高濃度ｎ型領域９
ａ，９ｂを上記リセス３の両側にて低濃度ｎ型領域５に
それぞれ接合するよう形成し、第１の絶縁膜２を除去し
た後、上記リセス３の上部に段部１６を形成し、第２の
絶縁膜６を除去した後、各高濃度ｎ型領域９ａ，９ｂの
上面にそれぞれオーミック電極１０ａ，１０ｂを形成す
るようにしたので、リセス３のエッチングマスクとなる
第１の絶縁膜２を通過するエネルギでもってｎ型不純物
４をイオン注入することによりチャンネルとなる低濃度
ｎ型領域５を形成することができ、該低濃度ｎ型領域５
の厚みのバラツキを少なくできる，２段リセス構造のＧ
ａＡｓＭＥＳＦＥＴの製造方法が得られる。
【００５７】実施の形態６．本発明の実施の形態６によ
るＧａＡｓＭＥＳＦＥＴの構造は実施の形態５（図８）
と同じである。図１０(a) 〜図１０(g) は、本実施の形
態６によるＧａＡｓＭＥＳＦＥＴの製造方法を示す工程
断面図であり、図において、図８，図９と同一符号は同
一又は相当する部分を示している。
【００５８】次に、図１０(a) 〜図１０(g) に従い本実
施の形態６によるＧａＡｓＭＥＳＦＥＴの製造方法を説
明する。まず、図１０(a) に示すように、半絶縁性Ｇａ
Ａｓ基板１にＳｉＮ膜１１を被着し、該ＳｉＮ膜１１を
マスクとして選択性エッチングを行うことによりリセス
３を形成する。ここで、ＳｉＮ膜１１の厚みは、次の工
程で注入するＳｉイオン４を充分に阻止し得る３０００
Å程度の厚みとする。
【００５９】次いで、図１０(b) に示すように、ウエハ
上面からＳｉイオン４を、例えばエネルギ１００ｋｅ
Ｖ，ドーズ量５×１０12ｃｍ-2程度の条件で、かつリセ
ス３の側面にもＳｉイオン４が注入されるようウエハを
イオンビームに対して、例えば図面左右方向にそれぞれ
４５°傾けてイオン注入し、これにより、リセス３の底
面及び側面に沿って層状に低濃度ｎ型領域５を形成す
る。次いで、ＳｉＯ2 膜６をウエハ全面に被着し、その
後、該ＳｉＯ2 膜６を選択的にドライエッチングするこ
とにより、図１０(c) に示すように、リセス３の上記側
面にＳｉＯ2 膜６を残す。
【００６０】次いで、例えば、スパッタ法によりウエハ
全面にＷＳｉ膜を被着し、その後、該ＷＳｉ膜を選択的
にリアクティブイオンエッチングすることにより、図１
０(d) に示すように、その側面にＳｉＯ2 膜６が形成さ
れたリセス３の底面に、該リセス３の幅より若干広い幅
を有するゲート電極７を形成する。ここで、ゲート電極
７の厚みは、次の工程で注入するＳｉイオン８を充分に
阻止し得る厚み、例えば３０００Åの厚みとする。次い
で、図１０(e) に示すように、ウエハ上面からＳｉイオ
ン８を、例えば、エネルギ１５０ｋｅＶ，ドーズ量３×
１０13ｃｍ-2程度の条件でイオン注入し、これにより、
リセス３の両側に高濃度ｎ型領域９ａ，９ｂをそれぞれ
形成する。
【００６１】この際、高濃度ｎ型領域９ａ，９ｂが、リ
セス３の両端に対応する位置で低濃度ｎ型領域５との接
合面をそれぞれ形成するよう、ウエハの斜め方向からＳ
ｉイオン８の注入を行う。その後、ウエハを８００℃で
３０分間程度アニールして、注入イオンを活性化する。
【００６２】次いで、ＳｉＯ2 膜２を除去し、その後、
写真製版技術とウエットエッチングを行うことにより、
図１０(f) に示すように、半絶縁性ＧａＡｓ基板１のＳ
ｉＯ2 膜６に隣接する部分を選択的に除去して、リセス
３の上部に段部１６を形成する。次いで、ＳｉＯ2 膜６
を除去し、その後、図１０(g) に示すように、各高濃度
ｎ型領域９ａ，９ｂ上面の所定の領域にオーミック電極
であるソース電極１０ａ，及びドレイン電極１０ｂをそ
れぞれ形成し、ＧａＡｓＭＥＳＦＥＴを完成する。
【００６３】以上のように、本実施の形態６において
も、半絶縁性ＧａＡｓ基板の上面にリセス３を形成した
後、該リセス３の底面からイオン注入することにより、
該リセス３の底面に沿って低濃度ｎ型領域２０を形成す
るようにしているので、低濃度ｎ型領域５の厚みがイオ
ン注入条件により一義的に定まり、従来例のようにイオ
ン注入により形成した低濃度ｎ型層にリセスを掘ること
により該リセス直下にチャンネルを形成する場合に比べ
て、チャンネルとなる低濃度ｎ型領域５の厚みのバラツ
キを少なくすることができ、ＧａＡｓＭＥＳＦＥＴの電
気的特性を安定化することができる。
【００６４】また、本実施の形態６においては、第１の
絶縁膜１１をマスクとする選択性エッチングを行うこと
により半絶縁性ＧａＡｓ基板１の上面にリセス３を形成
し、第１の絶縁膜１１を通過しないエネルギでもってｎ
型不純物４をイオン注入して、上記リセス３の底面及び
側面に沿って低濃度ｎ型領域５を形成し、上記リセス３
の側面に第２の絶縁膜６をそれぞれ形成した後、該リセ
ス３の底面に高融点金属からなるゲート電極７を形成
し、第１の絶縁膜１１を通過し，かつゲート電極７を通
過しないエネルギでもって半絶縁性ＧａＡｓ基板１のリ
セス３の両側に位置する部分の上面にｎ型不純物８をイ
オン注入して、高濃度ｎ型領域９ａ，９ｂを上記リセス
３の両側にて低濃度ｎ型領域５にそれぞれ接合するよう
形成し、第１の絶縁膜１１を除去した後、上記リセス３
の上部に段部１６を形成し、第２の絶縁膜６を除去した
後、各高濃度ｎ型領域９ａ，９ｂの上面にそれぞれオー
ミック電極１０ａ，１０ｂを形成するようにしたので、
リセス３のエッチングマスクとなる第１の絶縁膜１１を
通過しないエネルギでもってｎ型不純物４をイオン注入
することによりチャンネルとなる低濃度ｎ型領域５を形
成することができ、該低濃度ｎ型領域５の厚みのバラツ
キを少なくできる，２段リセス構造のＧａＡｓＭＥＳＦ
ＥＴの製造方法が得られる。
【００６５】実施の形態７．本実施の形態７は、請求項
１，２，７に対応するものである。図１１は、本実施の
形態７によるＧａＡｓＭＥＳＦＥＴの構造を示す断面図
であり、図において、図８と同一符号は同一又は相当す
る部分を示している。本実施の形態７においては、段部
１６を有する２段リセス３にゲート電極７を埋め込むよ
うに形成した埋め込み２段リセス構造となっている点が
実施の形態５（図８）と異なる。
【００６６】図１２(a) 〜図１２(f) は、本実施の形態
７によるＧａＡｓＭＥＳＦＥＴの製造方法を示す工程断
面図であり、図において、図８、図９と同一符号は同一
又は相当する部分を示している。
【００６７】次に、図１２(a) 〜図１２(f) に従い本実
施の形態７によるＧａＡｓＭＥＳＦＥＴの製造方法を説
明する。まず、図１２(a) に示すように、半絶縁性Ｇａ
Ａｓ基板１にＳｉＯ2 膜２を被着し、該ＳｉＯ2 膜２を
マスクとして選択性エッチングを行うことによりリセス
３を形成する。ここで、ＳｉＯ2 膜２の厚みは、次の工
程で注入するＳｉイオン４に対する阻止効果が少ない５
００Å以下の厚みとする。次いで、図１２(b) に示すよ
うに、ウエハ上面からＳｉイオン４を、例えばエネルギ
１００ｋｅＶ，ドーズ量５×１０12ｃｍ-2程度の条件
で、かつリセス３の側面にもＳｉイオン４が注入される
ようウエハをイオンビームに対して、例えば図面左右方
向にそれぞれ４５°傾けてイオン注入し、これにより、
半絶縁性ＧａＡｓ基板１の上面の下側、並びにリセス３
の底面の下側及び側面の内側に位置する部分に低濃度ｎ
型領域５を形成する。
【００６８】次いで、例えば、スパッタ法によりウエハ
全面にＷＳｉ膜を被着し、その後、該ＷＳｉ膜を選択的
にリアクティブイオンエッチングすることにより、図１
２(c) に示すように、リセス３に該リセス３を埋め込む
ように、該リセス３の幅より若干広い幅を有するゲート
電極７を形成する。ここで、ゲート電極７の厚みは、次
の工程で注入するＳｉイオン８を充分に阻止し得る厚
み、例えば３０００Åの厚みとする。次いで、図１２
(d) に示すように、ウエハ上面からＳｉイオン８を、例
えば、エネルギ１５０ｋｅＶ，ドーズ量３×１０13ｃｍ
-2程度の条件でイオン注入し、これにより、リセス３の
両側に高濃度ｎ型領域９ａ，９ｂをそれぞれ形成する。
【００６９】この際、高濃度ｎ型領域９ａ，９ｂが、リ
セス３の幅方向の両端の直下で低濃度ｎ型領域５との接
合面をそれぞれ形成するよう、ウエハの斜め方向からＳ
ｉイオン８の注入を行う。その後、ウエハを８００℃で
３０分間程度アニールして、注入イオンを活性化する。
【００７０】次いで、ＳｉＯ2 膜２を除去し、その後、
写真製版技術とウエットエッチングを行うことにより、
図１２(e) に示すように、半絶縁性基板１のゲート電極
７に隣接する部分を選択的に除去して、リセス３の上部
に段部１６を形成する。次いで、図１２(f) に示すよう
に、各高濃度ｎ型領域９ａ，９ｂ上面の所定の領域にオ
ーミック電極であるソース電極１０ａ，及びドレイン電
極１０ｂをそれぞれ形成し、ＧａＡｓＭＥＳＦＥＴを完
成する。
【００７１】以上のように、本実施の形態７において
は、半絶縁性ＧａＡｓ基板１のリセス３の底面の直下の
該底面の全幅に渡る部分に低濃度ｎ型領域５を形成する
ようにしたので、低濃度ｎ型領域５と高濃度ｎ型領域９
ａ，９ｂとの接合面の位置を常に一定とすることがで
き、ゲート／ドレイン間，及びゲート／ソース間の逆方
向耐圧のバラツキを少なくすることができる。
【００７２】また、本実施の形態７においては、段部１
６を有する２段リセス３にゲート電極７を埋め込むよう
に形成した埋め込み２段リセス構造としたので、ＧａＡ
ｓＭＥＳＦＥＴの入出力特性等を改善することができ
る。
【００７３】また、本実施の形態７においては、半絶縁
性ＧａＡｓ基板１の上面にリセス３を形成した後、該リ
セス３の底面からイオン注入して低濃度ｎ型領域５を形
成するようにしているので、低濃度ｎ型領域５の厚みが
イオン注入条件により一義的に定まり、従来例のように
イオン注入により形成した低濃度ｎ型層にリセスを掘る
ことにより該リセス直下にチャンネルを形成する場合に
比べて、チャンネルとなる低濃度ｎ型領域５の厚みのバ
ラツキを少なくすることができ、ＧａＡｓＭＥＳＦＥＴ
の電気的特性を安定化することができる。
【００７４】また、本実施の形態７においては、絶縁膜
２をマスクとする選択性エッチングを行うことにより半
絶縁性ＧａＡｓ基板１の上面にリセス３を形成し、絶縁
膜２を通過するエネルギでもって半絶縁性ＧａＡｓ基板
１の上面、並びに上記リセス３の底面及び側面にｎ型不
純物４をイオン注入して低濃度ｎ型領域５を形成し、上
記リセス３に該リセス３の底面及び側面に接合し，かつ
該リセス３を覆う高融点金属からなるゲート電極７を形
成し、絶縁膜２を通過し，かつゲート電極７を通過しな
いエネルギでもって半絶縁性ＧａＡｓ基板１のリセス３
の両側に位置する部分の上面にｎ型不純物８をイオン注
入して、高濃度ｎ型領域９ａ，９ｂを上記リセス３の両
側にて低濃度ｎ型領域５にそれぞれ接合するよう形成
し、絶縁膜２を除去した後、上記リセス３の上部に段部
１６を形成し、各高濃度ｎ型領域９ａ，９ｂの上面にそ
れぞれオーミック電極１０ａ，１０ｂを形成するように
したので、リセス３のエッチングマスクとなる絶縁膜２
を通過するエネルギでもってｎ型不純物４をイオン注入
することによりチャンネルとなる低濃度ｎ型領域５を形
成することができ、該低濃度ｎ型領域５の厚みのバラツ
キを少なくできる，埋め込み２段リセス構造のＧａＡｓ
ＭＥＳＦＥＴの製造方法が得られる。
【００７５】実施の形態８．本発明の実施の形態８は、
請求項１，２，８に対応するものである。本実施の形態
８によるＧａＡｓＭＥＳＦＥＴの構造は実施の形態７
（図１１）と同じであり、本実施の形態８は、これを異
なる方法で製造するものである。図１３(a) 〜図１３
(f) は、本実施の形態６によるＧａＡｓＭＥＳＦＥＴの
製造方法を示す工程断面図であり、図において、図１
１，図１２と同一符号は同一又は相当する部分を示して
いる。
【００７６】次に、図１３(a) 〜図１３(f) に従い本実
施の形態８によるＧａＡｓＭＥＳＦＥＴの製造方法を説
明する。まず、図１３(a) に示すように、半絶縁性Ｇａ
Ａｓ基板１にＳｉＮ膜（絶縁膜）１１を被着し、該Ｓｉ
Ｎ膜１１をマスクとして選択性エッチングを行うことに
よりリセス３を形成する。ここで、ＳｉＮ膜１１の厚み
は、次の工程で注入するＳｉイオン４を充分に阻止し得
る３０００Å程度の厚みとする。次いで、図１３(b) に
示すように、ウエハ上面からＳｉイオン４を、例えばエ
ネルギ１００ｋｅＶ，ドーズ量５×１０12ｃｍ-2程度の
条件で、かつリセス３の側面にもＳｉイオン４が注入さ
れるようウエハをイオンビームに対して、例えば図面左
右方向にそれぞれ４５°傾けてイオン注入し、これによ
り、半絶縁性ＧａＡｓ基板１の上記リセス３の底面の下
側及び側面の内側に位置する部分に低濃度ｎ型領域５を
形成する。
【００７７】次いで、例えば、スパッタ法によりウエハ
全面にＷＳｉ膜を被着し、その後、該ＷＳｉ膜を選択的
にリアクティブイオンエッチングすることにより、図１
３(c) に示すように、リセス３に該リセス３を埋め込む
ように、該リセス３の幅より若干広い幅を有するゲート
電極７を形成する。ここで、ゲート電極７の厚みは、次
の工程で注入するＳｉイオン８を充分に阻止し得る厚
み、例えば３０００Åの厚みとする。次いで、図１３
(d) に示すように、ウエハ上面からＳｉイオン８を、例
えば、エネルギ１５０ｋｅＶ，ドーズ量３×１０13ｃｍ
-2程度の条件でイオン注入し、これにより、リセス３の
両側に高濃度ｎ型領域９ａ，９ｂをそれぞれ形成する。
【００７８】この際、高濃度ｎ型領域９ａ，９ｂが、リ
セス３の幅方向の両端の直下で低濃度ｎ型領域５との接
合面をそれぞれ形成するよう、ウエハの斜め方向からＳ
ｉイオン８の注入を行う。その後、ウエハを８００℃で
３０分間程度アニールして、注入イオンを活性化する。
【００７９】次いで、ＳｉＯ2 膜２を除去し、その後、
写真製版技術とウエットエッチングを行うことにより、
図１３(e) に示すように、半絶縁性ＧａＡｓ基板１のゲ
ート電極７に隣接する部分を選択的に除去して、リセス
３の上部に段部１６を形成する。次いで、図１３(f) に
示すように、各高濃度ｎ型領域９ａ，９ｂ上面の所定の
領域にオーミック電極であるソース電極１０ａ，及びド
レイン電極１０ｂをそれぞれ形成し、ＧａＡｓＭＥＳＦ
ＥＴを完成する。
【００８０】以上のように、本実施の形態８において
も、半絶縁性ＧａＡｓ基板１の上面にリセス３を形成し
た後、該リセス３の底面からイオン注入して低濃度ｎ型
領域５を形成するようにしているので、低濃度ｎ型領域
５の厚みがイオン注入条件により一義的に定まり、従来
例のようにイオン注入により形成した低濃度ｎ型層にリ
セスを掘ることにより該リセス直下にチャンネルを形成
する場合に比べて、チャンネルとなる低濃度ｎ型領域５
の厚みのバラツキを少なくすることができ、ＧａＡｓＭ
ＥＳＦＥＴの電気的特性を安定化することができる。
【００８１】また、本実施の形態８においては、絶縁膜
１１をマスクとする選択性エッチングを行うことにより
半絶縁性ＧａＡｓ基板１の上面にリセス３を形成し、絶
縁膜１１を通過しないエネルギでもって上記リセス３の
底面及び側面にｎ型不純物４をイオン注入して低濃度ｎ
型領域５を形成し、上記リセス３に該リセス３の底面及
び側面に接合し，かつ該リセス３を覆う高融点金属から
なるゲート電極７を形成し、絶縁膜１１を通過し，かつ
ゲート電極７を通過しないエネルギでもって半絶縁性Ｇ
ａＡｓ基板１のリセス３の両側に位置する部分の上面に
ｎ型不純物８をイオン注入して、高濃度ｎ型領域９ａ，
９ｂを上記リセス３の両側にて低濃度ｎ型領域５にそれ
ぞれ接合するよう形成し、絶縁膜１１を除去した後、上
記リセス３の上部に段部１６を形成し、各高濃度ｎ型領
域９ａ，９ｂの上面にそれぞれオーミック電極１０ａ，
１０ｂを形成するようにしたので、リセス３のエッチン
グマスクとなる絶縁膜１１を通過しないエネルギでもっ
てｎ型不純物４をイオン注入することによりチャンネル
となる低濃度ｎ型領域５を形成することができ、該低濃
度ｎ型領域５の厚みのバラツキを少なくできる，埋め込
み２段リセス構造のＧａＡｓＭＥＳＦＥＴの製造方法が
得られる。
【００８２】
【発明の効果】以上のように、本発明（請求項１）によ
れば、半導体基板の溝の底面の直下の該底面の全幅に渡
る部分に低濃度ｎ型領域を形成するようにしたので、低
濃度ｎ型領域と高濃度ｎ型領域との接合面の位置を常に
一定とすることができ、チャンネル長のバラツキを少な
くすることができる。そしてこれにより、ゲート／ドレ
イン間，及びゲート／ソース間の逆方向耐圧のバラツキ
を少なくすることができる。
【００８３】また、本発明（請求項２，又は９）によれ
ば、半絶縁性半導体基板の上面に溝を形成した後、該溝
の底面、又は底面及び側面からイオン注入して低濃度ｎ
型領域を形成するようにしているので、低濃度ｎ型領域
の厚みがイオン注入条件により一義的に定まり、従来例
のようにイオン注入により形成した低濃度ｎ型層に溝を
掘ることにより該溝直下にチャンネルを形成する場合に
比べて、チャンネルとなる低濃度ｎ型領域の厚みのバラ
ツキを少なくすることができ、半導体装置の電気的特性
を安定化することができる。
【００８４】また、本発明（請求項３）によれば、請求
項２の発明において、第１の絶縁膜をマスクとする選択
性エッチングを行うことにより半絶縁性半導体基板の上
面に溝を形成し、第１の絶縁膜を通過するエネルギでも
って半絶縁性半導体基板の上面、並びに上記溝の底面及
び側面にｎ型不純物をイオン注入して低濃度ｎ型領域を
形成し、上記溝の側面に第２の絶縁膜を形成した後、該
溝に低濃度ｎ型領域に接合し，かつ該溝を覆う高融点金
属からなるゲート電極を形成し、第１の絶縁膜を通過
し，かつゲート電極を通過しないエネルギでもって半絶
縁性半導体基板の上記溝の両側に位置する部分の上面に
ｎ型不純物をイオン注入して、高濃度ｎ型領域を上記溝
の両側にて低濃度ｎ型領域にそれぞれ接合するよう形成
し、第１の絶縁膜，及び第２の絶縁膜を除去した後、各
高濃度ｎ型領域の上面にそれぞれオーミック電極を形成
するようにしたので、溝のエッチングマスクとなる第１
の絶縁膜を通過するエネルギでもってｎ型不純物をイオ
ン注入することによりチャンネルとなる低濃度ｎ型領域
を形成することができ、該低濃度ｎ型領域の厚みのバラ
ツキを少なくできる，半導体装置の製造方法が得られ
る。
【００８５】また、本発明（請求項４）によれば、請求
項３の発明において、オーミック電極を形成する工程
は、第１の絶縁膜を除去した後、上記溝の上部に段部を
形成し、第２の絶縁膜を除去した後、各高濃度ｎ型領域
の上面にそれぞれオーミック電極を形成するものである
ようにしたので、溝のエッチングマスクとなる第１の絶
縁膜を通過するエネルギでもってｎ型不純物をイオン注
入することによりチャンネルとなる低濃度ｎ型領域を形
成することができ、該低濃度ｎ型領域の厚みのバラツキ
を少なくできる，２段リセス構造の半導体装置の製造方
法が得られる。
【００８６】また、本発明（請求項５）によれば、請求
項２の発明において、第１の絶縁膜をマスクとする選択
性エッチングを行うことにより半絶縁性半導体基板の上
面に溝を形成し、第１の絶縁膜を通過しないエネルギで
もって上記溝の底面及び側面にｎ型不純物をイオン注入
して低濃度ｎ型領域を形成し、上記溝の側面に第２の絶
縁膜を形成した後、該溝に低濃度ｎ型領域に接合し，か
つ該溝を覆う高融点金属からなるゲート電極を形成し、
第１の絶縁膜を通過し，かつゲート電極を通過しないエ
ネルギでもって半絶縁性半導体基板の上記溝の両側に位
置する部分の上面にｎ型不純物をイオン注入して、高濃
度ｎ型領域を上記溝の両側にて低濃度ｎ型領域にそれぞ
れ接合するよう形成し、第１の絶縁膜，及び第２の絶縁
膜を除去した後、各高濃度ｎ型領域の上面にそれぞれオ
ーミック電極を形成するようにしたので、溝のエッチン
グマスクとなる第１の絶縁膜を通過しないエネルギでも
ってｎ型不純物をイオン注入することによりチャンネル
となる低濃度ｎ型領域を形成することができ、該低濃度
ｎ型領域の厚みのバラツキを少なくできる，半導体装置
の製造方法が得られる。
【００８７】また、本発明（請求項６）によれば、請求
項５の発明において、オーミック電極を形成する工程
は、第１の絶縁膜を除去した後、上記溝の上部に段部を
形成し、第２の絶縁膜を除去した後、各高濃度ｎ型領域
の上面にそれぞれオーミック電極を形成するものである
ようにしたので、溝のエッチングマスクとなる第１の絶
縁膜を通過しないエネルギでもってｎ型不純物をイオン
注入することによりチャンネルとなる低濃度ｎ型領域を
形成することができ、該低濃度ｎ型領域の厚みのバラツ
キを少なくできる，２段リセス構造の半導体装置の製造
方法が得られる。
【００８８】また、本発明（請求項７）によれば、請求
項２の発明において、絶縁膜をマスクとする選択性エッ
チングを行うことにより半絶縁性半導体基板の上面に溝
を形成し、絶縁膜を通過するエネルギでもって半絶縁性
半導体基板の上面、並びに上記溝の底面及び側面にｎ型
不純物をイオン注入して低濃度ｎ型領域を形成し、上記
溝の底面及び側面に接合し，かつ該溝を覆う高融点金属
からなるゲート電極を形成し、絶縁膜を通過し，かつゲ
ート電極を通過しないエネルギでもって半絶縁性半導体
基板の上記溝の両側に位置する部分の上面にｎ型不純物
をイオン注入して、高濃度ｎ型領域を上記溝の両側にて
低濃度ｎ型領域にそれぞれ接合するよう形成し、絶縁膜
を除去した後、上記溝の上部に段部を形成し、各高濃度
ｎ型領域の上面にそれぞれオーミック電極を形成するよ
うにしたので、溝のエッチングマスクとなる絶縁膜を通
過するエネルギでもってｎ型不純物をイオン注入するこ
とによりチャンネルとなる低濃度ｎ型領域を形成するこ
とができ、該低濃度ｎ型領域の厚みのバラツキを少なく
できる，埋め込み２段リセス構造の半導体装置の製造方
法が得られる。
【００８９】また、本発明（請求項８）によれば、請求
項２の発明において、絶縁膜をマスクとして選択性エッ
チングを行うことにより半絶縁性半導体基板の上面に溝
を形成し、絶縁膜を通過しないエネルギでもって上記溝
の底面及び側面にｎ型不純物をイオン注入して低濃度ｎ
型領域を形成し、上記溝に、該底面及び側面に接合し，
かつ該溝を覆う高融点金属からなるゲート電極を形成
し、絶縁膜を通過し，かつゲート電極を通過しないエネ
ルギでもってｎ型不純物をイオン注入して、高濃度ｎ型
領域を上記溝の両側にて低濃度ｎ型領域にそれぞれ接合
するよう形成し、絶縁膜を除去した後、上記溝の上部に
段部を形成し、各高濃度ｎ型領域の上面にそれぞれオー
ミック電極を形成するようにしたので、溝のエッチング
マスクとなる絶縁膜を通過しないエネルギでもってｎ型
不純物をイオン注入することによりチャンネルとなる低
濃度ｎ型領域を形成することができ、該低濃度ｎ型領域
の厚みのバラツキを少なくできる，埋め込み２段リセス
構造の半導体装置の製造方法が得られる。
【００９０】また、本発明（請求項１０）によれば、請
求項９の発明において、第１の絶縁膜をマスクとする選
択性エッチングを行うことにより半絶縁性半導体基板の
上面に溝を形成し、第１の絶縁膜を通過するエネルギで
もって半絶縁性半導体基板の上面、並びに上記溝の底面
及び側面にｎ型不純物をイオン注入して高濃度ｎ型領域
を形成し、上記溝の側面に第２の絶縁膜を形成し、第１
の絶縁膜を通過しないエネルギでもって上記溝の底面に
ｐ型不純物をイオン注入して、高濃度ｎ型領域の上記溝
の底面の表面近傍の部分にｐ型不純物注入領域を形成
し、該ｐ型不純物注入領域と高濃度ｎ型領域の該ｐ型不
純物注入領域に沿った部分とを低濃度ｎ型領域たらし
め、上記溝にｐ型不純物注入領域に接合する高融点金属
からなるゲート電極を形成し、第１の絶縁膜，及び第２
の絶縁膜を除去した後、高濃度ｎ型領域の上記溝の両側
に位置する部分の上面にそれぞれオーミック電極を形成
するようにしたので、先に形成した高濃度ｎ型領域にｐ
型不純物をイオン注入することによりチャンネルとなる
低濃度ｎ型領域を形成することができ、該低濃度ｎ型領
域の厚みのバラツキを少なくできる，半導体装置の製造
方法が得られる。
【００９１】また、本発明（請求項１１）によれば、請
求項９の発明において、絶縁膜をマスクとする選択性エ
ッチングを行うことにより半絶縁性半導体基板の上面に
溝を形成し、絶縁膜を通過するエネルギでもって半絶縁
性半導体基板の上面、並びに上記溝の底面及び側面にｎ
型不純物をイオン注入して高濃度ｎ型領域を形成し、絶
縁膜を通過しないエネルギでもって上記溝の底面及び側
面にｐ型不純物をイオン注入して、高濃度ｎ型領域の上
記溝の底面及び側面の表面近傍の部分にｐ型不純物注入
領域を形成し、該ｐ型不純物注入領域，及び高濃度ｎ型
領域の該ｐ型不純物注入領域に沿った部分を低濃度ｎ型
領域たらしめ、上記溝に該溝の底面及び側面に接合する
高融点金属からなるゲート電極を形成し、絶縁膜を除去
した後、高濃度ｎ型領域の上記溝の両側に位置する部分
の上面にそれぞれオーミック電極を形成するようにした
ので、先に形成した高濃度ｎ型領域にｐ型不純物をイオ
ン注入することによりチャンネルとなる低濃度ｎ型領域
を形成することができ、該低濃度ｎ型領域の厚みのバラ
ツキを少なくできる，埋め込みゲート構造の半導体装置
の製造方法が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるＧａＡｓＭＥＳ
ＦＥＴの構造を示す断面図である。
【図２】 本発明の実施の形態１によるＧａＡｓＭＥＳ
ＦＥＴの製造方法を示す工程断面図（(a) 〜(f) ）であ
る。
【図３】 本発明の実施の形態２によるＧａＡｓＭＥＳ
ＦＥＴの製造方法を示す工程断面図（(a) 〜(f) ）であ
る。
【図４】 本発明の実施の形態３によるＧａＡｓＭＥＳ
ＦＥＴの構造を示す断面図である。
【図５】 本発明の実施の形態３によるＧａＡｓＭＥＳ
ＦＥＴの製造方法を示す工程断面図（(a) 〜(f) ）であ
る。
【図６】 本発明の実施の形態４によるＧａＡｓＭＥＳ
ＦＥＴの構造を示す断面図である。
【図７】 本発明の実施の形態４によるＧａＡｓＭＥＳ
ＦＥＴの製造方法を示す工程断面図（(a) 〜(e) ）であ
る。
【図８】 本発明の実施の形態５によるＧａＡｓＭＥＳ
ＦＥＴの構造を示す断面図である。
【図９】 本発明の実施の形態５によるＧａＡｓＭＥＳ
ＦＥＴの製造方法を示す工程断面図（(a) 〜(g) ）であ
る。
【図１０】 本発明の実施の形態６によるＧａＡｓＭＥ
ＳＦＥＴの製造方法を示す工程断面図（(a) 〜(g) ）で
ある。
【図１１】 本発明の実施の形態７によるＧａＡｓＭＥ
ＳＦＥＴの構造を示す断面図である。
【図１２】 本発明の実施の形態７によるＧａＡｓＭＥ
ＳＦＥＴの製造方法を示す工程断面図（(a) 〜(f) ）で
ある。
【図１３】 本発明の実施の形態８によるＧａＡｓＭＥ
ＳＦＥＴの製造方法を示す工程断面図（(a) 〜(f) ）で
ある。
【図１４】 従来のＧａＡｓＭＥＳＦＥＴの製造方法を
示す工程断面図（(a) 〜(c) ）である。
【符号の説明】
１ 半絶縁性ＧａＡｓ基板、２ ＳｉＯ2 膜、３ リセ
ス、４ Ｓｉイオン、５ 低濃度ｎ型領域、６ ＳｉＯ
2 膜、７ ゲート電極、８ Ｓｉイオン、９ａ，９ｂ
高濃度ｎ型領域、１０ａ，１０ｂ オーミック電極、１
１ ＳｉＮ膜、１２ 高濃度ｎ型領域、１３ Ｍｇイオ
ン、１４ Ｍｇイオン注入領域、１５ｎ型層、１６ 段
部、２０ 低濃度ｎ型領域。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 その上面に溝が形成され、あるｎ型不純
    物濃度を有する低濃度ｎ型領域が、その上記溝の底面の
    直下の該底面の全幅に渡る部分に形成され、上記低濃度
    ｎ型領域の濃度より高濃度のｎ型不純物濃度を有する高
    濃度ｎ型領域が、上記溝の両側にて上記低濃度ｎ型領域
    の両端にそれぞれ接合するよう形成された半導体基板
    と、 該半導体基板の上記溝に、上記低濃度ｎ型領域に接合す
    るよう配設された高融点金属からなるゲート電極と、 上記半導体基板の上記各高濃度ｎ型領域にそれぞれ接合
    するオーミック電極とを備えたことを特徴とする半導体
    装置。
  2. 【請求項２】 半絶縁性半導体基板の上面に溝を形成す
    る工程と、 上記溝が形成された半絶縁性半導体基板の該溝の底面、
    又は底面及び側面にイオン注入して、あるｎ型不純物濃
    度を有する低濃度ｎ型領域を形成する工程と、 上記溝に、上記低濃度ｎ型領域に接合する高融点金属か
    らなるゲート電極を形成する工程と、 上記溝が形成された半絶縁性半導体基板の上面の該溝の
    両側に位置する部分にイオン注入して、上記低濃度ｎ型
    領域の濃度より高濃度のｎ型不純物濃度を有する高濃度
    ｎ型領域を、上記溝の両側にて上記低濃度ｎ型領域にそ
    れぞれ接合するよう形成する工程と、 上記各高濃度ｎ型領域の上面にそれぞれオーミック電極
    を形成する工程とを含むことを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 請求項２に記載の半導体装置の製造方法
    において、 上記溝を形成する工程は、上記半絶縁性半導体基板上に
    形成した第１の絶縁膜をマスクとして選択的にエッチン
    グして、上記半絶縁性半導体基板の上面に溝を形成する
    ものであり、 上記低濃度ｎ型領域を形成する工程は、上記第１の絶縁
    膜を通過するエネルギでもって、上記溝が形成された半
    絶縁性半導体基板の上面、並びに該溝の底面及び側面に
    ｎ型不純物をイオン注入して、上記低濃度ｎ型領域を形
    成するものであり、 上記ゲート電極を形成する工程は、上記溝の側面に第２
    の絶縁膜を形成した後、該第２の絶縁膜が形成された溝
    に、上記低濃度ｎ型領域に接合し，かつ該溝を覆う高融
    点金属からなるゲート電極を形成するものであり、 上記高濃度ｎ型領域を形成する工程は、上記第１の絶縁
    膜を通過し，かつ上記ゲート電極を通過しないエネルギ
    でもって、上記ゲート電極が形成された半絶縁性半導体
    基板の上記溝の両側に位置する部分の上面にｎ型不純物
    をイオン注入して、上記溝の両側にて上記高濃度ｎ型領
    域を上記低濃度ｎ型領域にそれぞれ接合するよう形成す
    るものであり、 上記オーミック電極を形成する工程は、上記第１の絶縁
    膜，及び第２の絶縁膜を除去した後、上記各高濃度ｎ型
    領域の上面にそれぞれオーミック電極を形成するもので
    あることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    において、 上記オーミック電極を形成する工程は、上記第１の絶縁
    膜を除去した後、上記溝の上部に段部を形成し、上記第
    ２の絶縁膜を除去した後、上記各高濃度ｎ型領域の上面
    にそれぞれオーミック電極を形成するものであることを
    特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項２に記載の半導体装置の製造方法
    において、 上記溝を形成する工程は、上記半絶縁性半導体基板上に
    形成した第１の絶縁膜をマスクとして選択的にエッチン
    グして、上記半絶縁性半導体基板の上面に溝を形成する
    ものであり、 上記低濃度ｎ型領域を形成する工程は、上記第１の絶縁
    膜を通過しないエネルギでもって、上記溝が形成された
    半絶縁性半導体基板の該溝の底面及び側面にｎ型不純物
    をイオン注入して、上記低濃度ｎ型領域を形成するもの
    であり、 上記ゲート電極を形成する工程は、上記溝の側面に第２
    の絶縁膜を形成した後、該第２の絶縁膜が形成された溝
    に、上記低濃度ｎ型領域に接合し，かつ該溝を覆う高融
    点金属からなるゲート電極を形成するものであり、 上記高濃度ｎ型領域を形成する工程は、上記第１の絶縁
    膜を通過し，かつ上記ゲート電極を通過しないエネルギ
    でもって、上記ゲート電極が形成された半絶縁性半導体
    基板の上記溝の両側に位置する部分の上面にｎ型不純物
    をイオン注入して、上記溝の両側にて上記高濃度ｎ型領
    域を上記低濃度ｎ型領域にそれぞれ接合するよう形成す
    るものであり、 上記オーミック電極を形成する工程は、上記第１の絶縁
    膜，及び第２の絶縁膜を除去した後、上記各高濃度ｎ型
    領域の上面にそれぞれオーミック電極を形成するもので
    あることを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法
    において、 上記オーミック電極を形成する工程は、上記第１の絶縁
    膜を除去した後、上記溝の上部に段部を形成し、上記第
    ２の絶縁膜を除去した後、上記各高濃度ｎ型領域の上面
    にそれぞれオーミック電極を形成するものであることを
    特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項２に記載の半導体装置の製造方法
    において、 上記溝を形成する工程は、上記半絶縁性半導体基板上に
    形成した絶縁膜をマスクとして選択的にエッチングし
    て、上記半絶縁性半導体基板の上面に溝を形成するもの
    であり、 上記低濃度ｎ型領域を形成する工程は、上記絶縁膜を通
    過するエネルギでもって、上記溝が形成された半絶縁性
    半導体基板の上面、並びに該溝の底面及び側面にｎ型不
    純物をイオン注入して、上記低濃度ｎ型領域を形成する
    ものであり、 上記ゲート電極を形成する工程は、上記ｎ型不純物がイ
    オン注入された溝に、該溝の底面及び側面に接合し，か
    つ該溝を覆う高融点金属からなるゲート電極を形成する
    ものであり、 上記高濃度ｎ型領域を形成する工程は、上記絶縁膜を通
    過し，かつ上記ゲート電極を通過しないエネルギでもっ
    て、上記ゲート電極が形成された半絶縁性半導体基板の
    上記溝の両側に位置する部分の上面にｎ型不純物をイオ
    ン注入して、上記溝の両側にて上記高濃度ｎ型領域を上
    記低濃度ｎ型領域にそれぞれ接合するよう形成するもの
    であり、 上記オーミック電極を形成する工程は、上記絶縁膜を除
    去した後、上記溝の上部に段部を形成し、上記各高濃度
    ｎ型領域の上面にそれぞれオーミック電極を形成するも
    のであることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項２に記載の半導体装置の製造方法
    において、 上記溝を形成する工程は、上記半絶縁性半導体基板上に
    形成した絶縁膜をマスクとして選択的にエッチングし
    て、上記半絶縁性半導体基板の上面に溝を形成するもの
    であり、 上記低濃度ｎ型領域を形成する工程は、上記絶縁膜を通
    過しないエネルギでもって、上記溝が形成された半絶縁
    性半導体基板の該溝の底面及び側面にｎ型不純物をイオ
    ン注入して、上記低濃度ｎ型領域を形成するものであ
    り、 上記ゲート電極を形成する工程は、上記ｎ型不純物がイ
    オン注入された溝に、該溝の底面及び側面に接合し，か
    つ該溝を覆う高融点金属からなるゲート電極を形成する
    ものであり、 上記高濃度ｎ型領域を形成する工程は、上記絶縁膜を通
    過し，かつ上記ゲート電極を通過しないエネルギでもっ
    て、上記ゲート電極が形成された半絶縁性半導体基板の
    上記溝の両側に位置する部分の上面にｎ型不純物をイオ
    ン注入して、上記溝の両側にて上記高濃度ｎ型領域を上
    記低濃度ｎ型領域にそれぞれ接合するよう形成するもの
    であり、 上記オーミック電極を形成する工程は、上記絶縁膜を除
    去した後、上記溝の上部に段部を形成し、上記各高濃度
    ｎ型領域の上面にそれぞれオーミック電極を形成するも
    のであることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 半絶縁性半導体基板の上面に溝を形成す
    る工程と、 上記溝が形成された半絶縁性半導体基板の上面の上記溝
    の両側に位置する部分にイオン注入して、あるｎ型不純
    物濃度を有する高濃度ｎ型領域を形成する工程と、 上記半絶縁性半導体基板の上記溝の底面、又は底面及び
    側面にイオン注入して、上記高濃度ｎ型領域の濃度より
    低濃度のｎ型不純物濃度を有する低濃度ｎ型領域を、上
    記高濃度ｎ型領域にそれぞれ接合するよう形成する工程
    と、 上記溝に、上記低濃度ｎ型領域に接合する高融点金属か
    らなるゲート電極を形成する工程と、 上記各高濃度ｎ型領域の上面にそれぞれオーミック電極
    を形成する工程とを含むことを特徴とする半導体装置の
    製造方法。
  10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 上記溝を形成する工程は、上記半絶縁性半導体基板上に
    形成した第１の絶縁膜をマスクとして選択的にエッチン
    グして、上記半絶縁性半導体基板の上面に溝を形成する
    ものであり、 上記高濃度ｎ型領域を形成する工程は、上記第１の絶縁
    膜を通過するエネルギでもって、上記溝が形成された半
    絶縁性半導体基板の上面、並びに該溝の底面及び側面に
    ｎ型不純物をイオン注入して、上記高濃度ｎ型領域を形
    成するものであり、 上記低濃度ｎ型領域を形成する工程は、上記溝の側面に
    第２の絶縁膜を形成した後、上記第１の絶縁膜を通過し
    ないエネルギでもって、上記第２の絶縁膜が形成された
    溝の底面にｐ型不純物をイオン注入して、上記高濃度ｎ
    型領域の上記溝の底面の表面近傍の部分にｐ型不純物注
    入領域を形成し、該ｐ型不純物注入領域と上記高濃度ｎ
    型領域の上記ｐ型不純物注入領域に沿った部分とを上記
    低濃度ｎ型領域たらしめるものであり、 上記ゲート電極を形成する工程は、上記溝に、上記ｐ型
    注入領域に接合する高融点金属からなるゲート電極を形
    成するものであり、 上記オーミック電極を形成する工程は、上記第１の絶縁
    膜，及び第２の絶縁膜を除去した後、上記高濃度ｎ型領
    域の上記溝の両側に位置する部分の上面にそれぞれオー
    ミック電極を形成するものであることを特徴とする半導
    体装置の製造方法。
  11. 【請求項１１】 請求項９に記載の半導体装置の製造方
    法において、 上記溝を形成する工程は、上記半絶縁性半導体基板上に
    形成した絶縁膜をマスクとして選択的にエッチングし
    て、上記半絶縁性半導体基板の上面に溝を形成するもの
    であり、 上記高濃度ｎ型領域を形成する工程は、上記絶縁膜を通
    過するエネルギでもって、上記溝が形成された半絶縁性
    半導体基板の上面、並びに該溝の底面及び側面にｎ型不
    純物をイオン注入して、上記高濃度ｎ型領域を形成する
    ものであり、 上記低濃度ｎ型領域を形成する工程は、上記絶縁膜を通
    過しないエネルギでもって、上記ｎ型不純物がイオン注
    入された上記溝の底面及び側面にｐ型不純物をイオン注
    入して、上記高濃度ｎ型領域の上記溝の底面及び側面の
    表面近傍の部分にｐ型不純物注入領域を形成し、該ｐ型
    不純物注入領域と上記高濃度ｎ型領域の上記ｐ型不純物
    注入領域に沿った部分とを上記低濃度ｎ型領域たらしめ
    るものであり、 上記ゲート電極を形成する工程は、上記溝に、該溝の底
    面及び側面に接合する高融点金属からなるゲート電極を
    形成するものであり、 上記オーミック電極を形成する工程は、上記絶縁膜を除
    去した後、上記高濃度ｎ型領域の上記溝の両側に位置す
    る部分の上面にそれぞれオーミック電極を形成するもの
    であることを特徴とする半導体装置の製造方法。
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