DE19723937A1 - Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements - Google Patents
Halbleiterbauelement und Verfahren zur Herstellung des HalbleiterbauelementsInfo
- Publication number
- DE19723937A1 DE19723937A1 DE19723937A DE19723937A DE19723937A1 DE 19723937 A1 DE19723937 A1 DE 19723937A1 DE 19723937 A DE19723937 A DE 19723937A DE 19723937 A DE19723937 A DE 19723937A DE 19723937 A1 DE19723937 A1 DE 19723937A1
- Authority
- DE
- Germany
- Prior art keywords
- recess
- type
- forming
- semiconductor substrate
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 17
- 239000002184 metal Substances 0.000 title claims abstract description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 title description 133
- 238000004891 communication Methods 0.000 title description 4
- 230000006854 communication Effects 0.000 title description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 146
- 150000002500 ions Chemical class 0.000 claims description 127
- 238000009413 insulation Methods 0.000 claims description 103
- 238000000034 method Methods 0.000 claims description 80
- 239000012535 impurity Substances 0.000 claims description 73
- 238000004519 manufacturing process Methods 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 32
- 238000002513 implantation Methods 0.000 claims description 25
- 238000002844 melting Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000007943 implant Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 86
- 235000012431 wafers Nutrition 0.000 description 52
- 238000005468 ion implantation Methods 0.000 description 50
- 229910052681 coesite Inorganic materials 0.000 description 43
- 229910052906 cristobalite Inorganic materials 0.000 description 43
- 239000000377 silicon dioxide Substances 0.000 description 43
- 235000012239 silicon dioxide Nutrition 0.000 description 43
- 229910052682 stishovite Inorganic materials 0.000 description 43
- 229910052905 tridymite Inorganic materials 0.000 description 43
- 229910001425 magnesium ion Inorganic materials 0.000 description 14
- 230000009970 fire resistant effect Effects 0.000 description 10
- 238000010884 ion-beam technique Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 210000003608 fece Anatomy 0.000 description 2
- 241001465754 Metazoa Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die vorliegende Erfindung bezieht sich auf ein Halblei
terbauelement und auf ein Verfahren zur Herstellung des
Halbleiterbauelements und insbesondere auf einen Feldef
fekttransistor, der eine Aussparung in einem Gateelektro
dengebiet aufweist, wobei Änderungen der elektrischen Cha
rakteristik vermindert sind, und auf ein diesbezügliches
Herstellungsverfahren.
Ein Metallhalbleiterfeldeffekttransistor (hiernach als
MESFET bezeichnet) mit einer Gateelektrode, die einen
Schottkykontakt auf einem Substrat bildet, welches aus ei
nem Verbindungshalbleiter, insbesondere GaAs, besteht, be
sitzt ein hervorragendes Leistungsvermögen in einem Mikro
wellenbereich. Dementsprechend wird der MESFET oft für ein
Hochfrequenz- oder Hochgeschwindigkeitskommunikationssystem
wie ein Satellitenkommunikationssystem, ein mobiles Kommu
nikationssystem und ein optisches Kommunikationssystem ver
wendet. Um die Übertragungsfrequenz und den Durchlaßbereich
zu erhöhen und die Systemkosten zu verringern, werden zu
künftig ein höheres Leistungsvermögen und niedrigere Kosten
verlangt.
Der für diese Anwendungen oft verwendete GaAs-MESFET
ist ein FET mit einem Aussparungsgate, bei welchem eine
Gateelektrode in einer Aussparung in einem GaAs-Substrat
gebildet ist. Fig. 14(a) bis 14(c) zeigen Querschnitts
ansichten, welche Verarbeitungsschritte eines Verfahrens
zur Herstellung des GaAs-MESFET′s darstellen. In diesen
Figuren bezeichnet Bezugszeichen 1 ein quasiisolierendes
GaAs-Substrat. Eine n-Typ Schicht 15 mit einer n-Typ Dotie
rungskonzentration ist in einem Teil der Oberseite des qua
siisolierenden GaAs-Substrats 1 gebildet. Eine Aussparung 3
ist in der n-Typ Schicht 15 gebildet. Eine Gateelektrode 7
ist in der Aussparung 3 angeordnet. Ohmsche Elektroden 10a
und 10b sind auf der Oberseite der n-Typ Schicht 15 ange
ordnet. Bezugszeichen 4 bezeichnet Si-Ionen.
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Wie in Fig. 14(a) dargestellt werden anfänglich die Si-
Ionen 4 in das quasiisolierende GaAs-Substrat 1 implan
tiert, um die n-Typ Schicht 15 zu bilden. In dem Schritt
von Fig. 14(b) werden die Source- und Drainelektroden 10a
und 10b als Ohmsche Elektroden jeweils auf der Oberseite
der n-Typ Schicht 15 gebildet. Danach wird die Aussparung 3
in der Oberseite der n-Typ Schicht 15 gebildet, und die Ga
teelektrode 7 wird auf der Aussparung 3 gebildet, womit der
GaAs-MESFET wie in Fig. 14(c) dargestellt fertiggestellt
ist.
Da bei dem Verfahren zur Herstellung eines GaAs-MES-
FET′s nach dem Stand der Technik die Aussparung 3 in der n-
Typ Schicht 15 nach dem Bilden der n-Typ Schicht 15 gebil
det wird, wird jedoch die Kanaldicke direkt unter dem Gate
durch die Verfahrensgenauigkeit bezüglich der Aussparung 3
beeinträchtigt. Des weiteren ändert sich die Ausspa
rungstiefe in großem Umfang, da die Aussparung durch ein
gewöhnliches Naßätzen gebildet wird. Folglich ändert sich
die Kanaldicke direkt unter dem Gate in großem Umfang, und
die elektrische Charakteristik des GaAs-MESFET′s ändert
ich in starkem Umfang.
Aufgabe der vorliegenden Erfindung ist es, ein Halblei
terbauelement zu schaffen, bei welchem Änderungen der elek
trischen Charakteristik verringert sind, und ein Verfahren
zur Herstellung eines derartigen Halbleiterbauelements zu
schaffen.
Weitere Einzelheiten, Aspekte und Vorteile der
vorliegenden Erfindung ergeben sich aus der nachfolgenden
Beschreibung unter Bezugnahme auf die Zeichnung.
Entsprechend einem ersten Aspekt der vorliegenden Er
findung enthält ein Halbleiterbauelement ein Halbleiter
substrat, welches eine Aussparung in seiner Oberseite auf
weist, ein n-Typ Gebiet mit niedriger Konzentration mit ei
ner n-Typ Dotierungskonzentration, wobei das Gebiet direkt
unterhalb einer Unterseite der Aussparung angeordnet ist
und sich über die gesamte Breite der Unterseite erstreckt,
und n-Typ Gebiete hoher Konzentration mit einer n-Typ Do
tierungskonzentration, die größer als diejenige des n-Typ
Gebiets niedriger Konzentration ist, wobei die Gebiete an
beiden Seiten der Aussparung benachbart zu dem n-Typ Gebiet
niedriger Konzentration angeordnet sind; eine Gateelek
trode, die ein feuerbeständiges bzw. hochschmelzendes Me
tall aufweist und in der Aussparung des Halbleitersubstrats
benachbart zu dem n-Typ Gebiet niedriger Konzentration an
geordnet ist; und Ohmsche Elektroden, die jeweils auf den
n-Typ Gebieten hoher Konzentration des Halbleitersubstrats
angeordnet sind. Da das n-Typ Gebiet niedriger Konzentra
tion direkt unter der Unterseite der Aussparung gebildet
ist und sich über die gesamte Breite der Unterseite er
streckt, können daher die Positionen der Übergangsflächen
zwischen dem n-Typ Gebiet niedriger Konzentration und den
n-Typ Gebieten hoher Konzentration stets festgelegt werden,
wodurch Änderungen der Kanallänge reduziert werden. Folg
lich können Änderungen von Umkehrdurchbruchsspannungen zwi
schen Gate und Drain und zwischen Gate und Source verrin
gert werden.
Entsprechend einem zweiten Aspekt der vorliegenden Er
findung enthält ein Verfahren zur Herstellung eines Halb
leiterbauelements die Schritte: Bilden einer Aussparung auf
einer Oberseite eines quasiisolierenden Halbleiter
substrats; Implantieren von Ionen in eine Unterseite oder
Unterseite und Seitenflächen der Aussparung des quasiiso
lierenden Halbleitersubstrats, wodurch ein n-Typ Gebiet
niedriger Konzentration mit einer n-Typ Dotierungskonzen
tration, gebildet wird; Bilden einer Gateelektrode, welche
ein feuerbeständiges bzw. hochschmelzendes Metall in der
Aussparung aufweist, benachbart zu dem n-Typ Gebiet niedri
ger Konzentration; Implantieren von Ionen in die Oberseite
des quasiisolierenden Halbleitersubstrats auf beiden Seiten
der Aussparung, wodurch n-Typ Gebiete hoher Konzentration
mit einer n-Typ Dotierungskonzentration, die größer als
diejenige des n-Typ Gebiets niedriger Konzentration ist,
gebildet werden, die mit dem n-Typ Gebiet niedriger Konzen
tration an beiden Seiten der Aussparung verbunden sind; und
jeweiliges Bilden von Ohmschen Elektroden auf Oberseiten
der n-Typ Gebiete hoher Konzentration. Da nach dem Bilden
der Aussparung auf der Oberseite des quasiisolierenden
Halbleitersubstrats das n-Typ Gebiet niedriger Konzentra
tion durch Ionenimplantierung in die Unterseite oder die
Unterseite und Seitenflächen der Aussparung gebildet wird,
ist die Dicke des n-Typ Gebiets niedriger Konzentration
auf der Grundlage des Ionenimplantierungszustands eindeutig
bestimmt, wodurch Änderungen der Dicke des n-Typ Gebiets
niedriger Konzentration, welches als Kanal dient, reduziert
werden können und die elektrische Charakteristik des Halb
leiterbauelements stabilisiert werden kann gegenüber dem
Halbleiterbauelement nach dem Stand der Technik, bei wel
chem die Aussparung in der n-Typ Schicht niedriger Konzen
tration gebildet ist, welche durch Ionenimplantierung ge
bildet ist und wobei ein Kanal direkt unter der Aussparung
gebildet ist.
Entsprechend einem dritten Aspekt der vorliegenden Er
findung beeinhaltet das Herstellungsverfahren des zweiten
Aspekts der vorliegenden Erfindung die Schritte Bilden der
Aussparung auf der Oberseite des quasiisolierenden Halblei
tersubstrats durch Bilden einer ersten isolierenden Schicht
auf dem quasiisolierenden Halbleitersubstrat und selektives
Ätzen des Halbleitersubstrats unter Verwendung der ersten
Isolierungsschicht als Maske; Bilden des n-Typ Gebiets
niedriger Konzentration durch Implantieren von n-Typ Dotie
rungsverunreiniungen in die Oberseite des quasiisolierenden
Halbleitersubstrats und die Unterseite und Seitenflächen
der Aussparung mit einer zum Durchtreten durch die erste
Isolierungsschicht hinreichende Energie; nach dem Bilden
einer zweiten Isolierungsschicht an den Seitenflächen der
Aussparung - Bilden der Gateelektrode in der Aussparung be
nachbart zu dem n-Typ Gebiet niedriger Konzentration und
Bedecken der Aussparung; Bilden der n-Typ Gebiete hoher
Konzentration, welche mit dem n-Typ Gebiet niedriger Kon
zentration an beiden Seiten der Aussparung verbunden sind,
durch Implantieren von n-Typ Dotierungsverunreinigungen in
die Oberseite des quasiisolierenden Halbleitersubstrats an
beiden Seiten der Aussparung mit einer zum Hindurchtreten
durch die erste Isolierungsschicht hinreichenden Energie,
wobei kein Hindurchtreten durch die Gateelektrode auftritt;
und - nach einem Entfernen der ersten und zweiten Isolie
rungsschicht - jeweiliges Bilden der Ohmschen Elektroden
auf den Oberseiten der n-Typ Gebiete hoher Konzentration.
Folglich wird ein Verfahren zum Herstellen eines Halblei
terbauelements erzielt, bei welchem das n-Typ Gebiet nie
driger Konzentration, welches als Kanal dient, durch Ionen
implantierung von n-Typ Dotierungsverunreinigungen mit ei
ner zum Hindurchtreten durch die erste Isolierungsschicht
als Ätzmaske der Aussparung hinreichenden Energie und bei
welchem Änderungen der Dicke des n-Typ Gebiets niedriger
Konzentration verringert sind.
Entsprechend einem vierten Aspekt der vorliegenden Er
findung beinhaltet das Herstellungsverfahren des dritten
Aspekts der Erfindung die Schritte Bilden der Ohmschen
Elektroden auf der Oberseite der n-Typ Gebiete hoher Kon
zentration nach Entfernen der ersten Isolierungsschicht,
Bilden von Stufen oberhalb der Aussparung und Entfernen der
zweiten Isolierungsschicht. Folglich wird ein Verfahren zur
Herstellung eines Halbleiterbauelements erzielt, welches
eine Zweistufenaussparungsstruktur aufweist, bei welchem
das n-Typ Gebiet niedriger Konzentration, welches als Kanal
dient, durch Ionenimplantierung von n-Typ Dotierungsionen
mit einer zum Hindurchtreten durch die erste Isolierungs
schicht als Ätzmaske der Aussparung hinreichenden Energie
gebildet wird und bei welchem Änderungen der Dicke des n-
Typ Gebiets niedriger Konzentration verringert sind.
Entsprechend einem fünften Aspekt der vorliegenden Er
findung enthält das Herstellungsverfahren des zweiten
Aspekts der Erfindung die Schritte Bilden der Aussparung
auf der Oberseite des quasiisolierenden Halbleitersubstrats
durch Bilden einer ersten Isolierungsschicht auf dem quasi
isolierenden Halbleitersubstrat und selektives Ätzen des
Halbleitersubstrats unter Verwendung der ersten Isolie
rungsschicht als Maske; Bilden des n-Typ Gebiets niedriger
Konzentration durch Implantieren von n-Typ Dotierungsverun
reinigungen in die Unterseite und Seitenflächen der Ausspa
rung mit einer Energie, bei welcher kein Hindurchtreten
durch die erste Isolierungsschicht auftritt; nach einem
Bilden der zweiten Isolierungsschicht auf den Seitenflächen
der Aussparung - Bilden der Gateelektrode in der Aussparung
benachbart zu dem n-Typ Gebiet niedriger Konzentration und
Bedecken der Aussparung; Bilden der n-Typ Gebiete hoher
Konzentration, welche mit dem n-Typ Gebiet niedriger Kon
zentration an beiden Seiten der Aussparung verbunden sind,
durch Implantieren von n-Typ Dotierungsverunreinigungen in
die Oberseite des quasiisolierenden Halbleitersubstrats an
beiden Seiten der Aussparung mit einer Energie, die zum
Hindurchtreten durch die erste Isolierungsschicht hinrei
chend ist und bei welcher kein Hindurchtreten durch die
Gateelektrode auftritt; und - nach einem Entfernen der er
sten und zweiten Isolierungsschicht - jeweiliges Bilden der
Ohmschen Elektroden auf den Oberseiten der n-Typ Gebiete
hoher Konzentration. Folglich wird ein Verfahren zur Her
stellung eines Halbleiterbauelements erzielt, bei welchem
das n-Typ Gebiet niedriger Konzentration, welches als Kanal
dient, durch Ionenimplantierung mit n-Typ Dotierungsverun
reinigungen mit einer Energie gebildet wird, bei welcher
kein Hindurchtreten durch die erste Isolierungsschicht als
Ätzmaske der Aussparung auftritt, und bei welchem Änderun
gen der Dicke des n-Typ Gebiets niedriger Konzentration
verringert sind.
Entsprechend einem sechsten Aspekt der vorliegenden Er
findung enthält das Herstellungsverfahren des fünften
Aspekts der Erfindung die Schritte Bilden der Ohmschen
Elektroden auf den Oberseiten der n-Typ Gebiete hoher Kon
zentration nach einem Entfernen der ersten Isolierungs
schicht, Bilden von Stufen oberhalb der Aussparung und Ent
fernen der zweiten Isolierungsschicht. Folglich wird ein
Verfahren zur Herstellung eines Halbleiterbauelements mit
einer Zweistufenaussparungsstruktur erzielt, bei welchem
das n-Typ Gebiet niedriger Konzentration, welches als Kanal
dient, durch Ionenimplantierung mit n-Typ Dotierungsverun
reinigungen mit einer Energie gebildet wird, bei welcher
kein Hindurchtreten durch die erste Isolierungsschicht als
Ätzmaske der Aussparung auftritt, und bei welchem Änderun
gen der Dicke des n-Typ Gebiets niedriger Konzentration
verringert sind.
Entsprechend einem siebenten Aspekt der vorliegenden
Erfindung enthält das Herstellungsverfahren des zweiten
Aspekts der Erfindung die Schritte Bilden der Aussparung
auf der Oberseite des quasiisolierenden Halbleitersubstrats
durch Bilden einer Isolierungsschicht auf dem quasiisolie
renden Halbleitersubstrat und selektives Ätzen des Halblei
tersubstrats unter Verwendung der Isolierungsschicht als
Maske; Bilden des n-Typ Gebiets niedriger Konzentration
durch Implantieren mit n-Typ Dotierungsverunreinigungen in
die Oberseite des quasiisolierenden Halbleitersubstrats und
in die Unterseite und Seitenflächen der Aussparung mit
einer zum Hindurchtreten durch die Isolierungsschicht hin
reichenden Energie; Bilden der Gateelektrode in der Ausspa
rung benachbart zu der Unterseite und Seitenflächen der
Aussparung und Bedecken der Aussparung; Bilden der n-Typ
Gebiete hoher Konzentration, welche mit dem n-Typ Gebiet
niedriger Konzentration an beiden Seiten der Aussparung
verbunden sind, durch Implantieren mit n-Typ Dotierungsver
unreinigungen in die Oberseite des quasiisolierenden Halb
leitersubstrats an beiden Seiten der Aussparung mit einer
zum Hindurchtreten durch die Isolierungsschicht hinreichen
den Energie, bei welcher kein Hindurchtreten durch die
Gateelektrode auftritt; und jeweiliges Bilden der Ohmschen
Elektroden auf den Oberseiten der n-Typ Gebiete hoher Kon
zentration nach Entfernen der Isolierungsschicht und Bilden
von Stufen oberhalb der Aussparung. Folglich wird ein Ver
fahren zum Herstellen eines Halbleiterbauelements mit einer
vergrabenen Zweistufenaussparungsstruktur erzielt, bei wel
chem das n-Typ Gebiet niedriger Konzentration, welches als
Kanal dient, durch Ionenimplantierung mit n-Typ Dotierungs
verunreinigungen mit einer zum Hindurchtreten durch die
Isolierungsschicht als Ätzmaske der Aussparung hinreichen
den Energie gebildet wird und bei welchem Änderungen der
Dicke des n-Typ Gebiets niedriger Konzentration verringert
sind.
Entsprechend einem achten Aspekt der vorliegenden Er
findung enthält das Herstellungsverfahren des zweiten
Aspekts der Erfindung die Schritte Bilden der Aussparung
auf der Oberseite des quasiisolierenden Halbleitersubstrats
durch Bilden einer Isolierungsschicht auf dem quasiisolie
renden Halbleitersubstrat und selektives Ätzen des Halblei
tersubstrats unter Verwendung der Isolierungsschicht als
Maske; Bilden des n-Typ Gebiets niedriger Konzentration
durch Implantieren von n-Typ Dotierungsverunreinigungen in
die Unterseite und Seitenflächen der Aussparung mit einer
Energie, bei welcher kein Hindurchtreten durch die Isolie
rungsschicht auftritt; Bilden der Gateelektrode in der Aus
sparung benachbart zu der Unterseite und Seitenflächen der
Aussparung und Bedecken der Aussparung; Bilden der n-Typ
Gebiete hoher Konzentration, welche mit dem n-Typ Gebiet
niedriger Konzentration an beiden Seiten der Aussparung
verbunden sind, durch Implantieren von n-Typ Dotierungsver
unreinigungen in die Oberseite des quasiisolierenden Halb
leitersubstrats an beiden Seiten der Aussparung mit einer
zum Hindurchtreten durch die Isolierungsschicht hinreichen
den Energie, bei welcher kein Hindurchtreten durch die
Gateelektrode auftritt; jeweiliges Bilden der Ohmschen
Elektroden auf den Oberseiten der n-Typ Gebiete hoher Kon
zentration nach Entfernen der Isolierungsschicht und Bilden
von Stufen oberhalb der Aussparung. Folglich wird ein Ver
fahren zur Herstellung eines Halbleiterbauelements mit ei
ner vergrabenen Zweistufenaussparungsstruktur erzielt, bei
welchem das n-Typ Gebiet niedriger Konzentration, welches
als Kanal dient, durch Ionenimplantierung mit n-Typ Dotie
rungsverunreinigungen mit einer Energie gebildet wird, bei
welcher kein Hindurchtreten durch die Isolierungsschicht
als Ätzmaske der Aussparung auftritt, und bei welchem Ände
rungen der Dicke des n-Typ Gebiets niedriger Konzentration
verringert sind.
Entsprechend einem neunten Aspekt der vorliegenden Er
findung enthält ein Verfahren zur Herstellung eines Halb
leiterbauelements die Schritte Bilden einer Aussparung auf
der Oberseite eines quasiisolierenden Halbleitersubstrats;
Implantieren von Ionen in die Oberseite des quasiisolieren
den Halbleitersubstrats an beiden Seiten der Aussparung,
wodurch n-Typ Gebiete hoher Konzentration gebildet werden,
welche eine n-Typ Dotierungskonzentration besitzen; Implan
tieren von Ionen in eine Unterseite oder Unterseite und
Seitenflächen der Aussparung, wodurch ein n-Typ Gebiet
niedriger Konzentration gebildet wird, dessen n-Typ Dotie
rungskonzentration niedriger als diejenige des n-Typ Ge
biets hoher Konzentration ist und das mit den n-Typ Gebie
ten hoher Konzentration verbunden ist; Bilden einer
Gateelektrode, welche ein feuerbeständiges bzw. hochschmel
zendes Metall aufweist, in der Aussparung benachbart zu dem
n-Typ Gebiet niedriger Konzentration; und jeweiliges Bilden
von Ohmschen Elektroden auf Oberseiten der n-Typ Gebiete
hoher Konzentration. Da nach dem Bilden der Aussparung auf
der Oberseite des quasiisolierenden Halbleitersubstrats das
n-Typ Gebiet niedriger Konzentration durch Ionenimplantie
rung in die Unterseite oder die Unterseite und Seitenflä
chen der Aussparung gebildet wird, ist die Dicke des n-Typ
Gebiets niedriger Konzentration eindeutig auf der Grundlage
der Ionenimplantierungszustände bestimmt, wodurch Änderungen
der Dicke des n-Typ Gebiets niedriger Konzentration,
welches als Kanal dient, verringert werden können und die
elektrische Charakteristik des Halbleiterbauelements stabi
lisiert werden kann gegenüber dem Halbleiterbauelement nach
dem Stand der Technik, bei welchem die Aussparung in der n-
Typ Schicht niedriger Konzentration gebildet wird, welche
durch Ionenimplantierung gebildet wird, und bei welchem ein
Kanal direkt unter der Aussparung gebildet wird.
Entsprechend einem zehnten Aspekt der vorliegenden Er
findung enthält das Herstellungsverfahren des neunten
Aspekts der Erfindung die Schritte Bilden der Aussparung
auf der Oberseite des quasiisolierenden Halbleitersubstrats
durch Bilden einer ersten Isolierungsschicht auf dem quasi
isolierenden Halbleitersubstrat und selektives Ätzen des
Halbleitersubstrats unter Verwendung der ersten Isolie
rungsschicht als Maske; Bilden des n-Typ Gebiets hoher Kon
zentration durch Implantieren von n-Typ Dotierungsverunrei
nigungen in die Oberseite des quasiisolierenden Halbleiter
substrats und die Unterseite und Seitenflächen der Ausspa
rung mit einer zum Hindurchtreten durch die erste Isolie
rungsschicht hinreichenden Energie; nach dem Bilden einer
zweiten Isolierungsschicht auf den Seitenflächen der Aus
sparung - Bilden eines p-Typ Dotierungsverunreinigungsim
plantierungsgebiets in einem Teil des n-Typ Gebiets hoher
Konzentration entlang der Unterseite der Aussparung durch
Implantieren von p-Typ Dotierungsverunreinigungen in die
Unterseite der Aussparung mit einer Energie, bei welcher
kein Hindurchtreten durch die erste Isolierungsschicht auf
tritt, wodurch das n-Typ Gebiet niedriger Konzentration ge
bildet wird, welches das p-Typ Dotierungsverunreinigungsim
plantierungsgebiet und einen Teil des n-Typ Gebiets hoher
Konzentration entlang des p-Typ Dotierungsverunreini
gungsimplantierungsgebiets aufweist; Bilden der Gateelek
trode in der Aussparung benachbart zu dem p-Typ Dotierungs
verunreinigungsimplantierungsgebiet; und jeweiliges Bilden
der Ohmschen Elektroden auf den Oberseiten des n-Typ Ge
biets hoher Konzentration an beiden Seiten der Aussparung
nach Entfernen der ersten und zweiten Isolierungsschicht.
Folglich wird ein Verfahren zur Herstellung eines Halblei
terbauelements erzielt, bei welchem das n-Typ Gebiet nied
riger Konzentration, welches als Kanal dient, durch Ionen
implantierung von p-Typ Dotierungsverunreinigungen in das
n-Typ Gebiet hoher Konzentration gebildet wird und bei wel
chem Änderungen der Dicke des n-Typ Gebiets niedriger Kon
zentration verringert sind.
Entsprechend einem elften Aspekt der vorliegenden Er
findung enthält das Herstellungsverfahren des neunten
Aspekts der Erfindung die Schritte Bilden der Aussparung
auf der Oberseite des quasiisolierenden Halbleitersubstrats
durch Bilden einer Isolierungsschicht auf dem quasiisolie
renden Halbleitersubstrat und selektives Ätzen des Halblei
tersubstrats unter Verwendung der Isolierungsschicht als
Maske; Bilden des n-Typ Gebiets hoher Konzentration durch
Implantieren von n-Typ Dotierungsverunreinigungen in die
Oberseite des quasiisolierenden Halbleitersubstrats und die
Unterseite und Seitenflächen der Aussparung mit einer zum
Hindurchtreten durch die Isolierungsschicht hinreichenden
Energie; Bilden eines p-Typ Dotierungsverunreinigungsim
plantierungsgebiets in einem Teil des n-Typ Gebiets hoher
Konzentration entlang der Unterseite und Seitenflächen der
Aussparung durch Implantieren von p-Typ Dotierungsverunrei
nigungen in die Unterseite und Seitenflächen der Aussparung
mit einer Energie, bei welcher kein Hindurchtreten durch
die Isolierungsschicht auftritt, wodurch das n-Typ Gebiet
niedriger Konzentration gebildet wird, welches das p-Typ
Dotierungsverunreinigungsimplantierungsgebiet und einen
Teil des n-Typ Gebiets hoher Konzentration entlang des p-
Typ Dotierungsverunreinigungsimplantierungsgebiets auf
weist; Bilden der Gateelektrode in der Aussparung benach
bart zu der Unterseite und den Seitenflächen der Ausspa
rung; und jeweiliges Bilden der Ohmschen Elektroden auf der
Oberseite des n-Typ Gebiets hoher Konzentration an beiden
Seiten der Aussparung nach Entfernen der Isolierungs
schicht. Folglich wird ein Verfahren zur Herstellung eines
Halbleiterbauelements mit einer vergrabenen Gatestruktur
erzielt, bei welchem das n-Typ Gebiet niedriger Konzentra
tion, welches als Kanal dient, durch Ionenimplantierung der
p-Typ Dotierungsverunreinigungen in das n-Typ Gebiet hoher
Konzentration gebildet wird und bei welchem Änderungen der
Dicke des n-Typ Gebiets niedriger Konzentration verringert
sind.
Die vorliegende Erfindung wird in der nachfolgenden Be
schreibung unter Bezugnahme auf die Zeichnung erläutert.
Fig. 1 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET in Übereinstimmung mit einer ersten Ausfüh
rungsform der vorliegenden Erfindung veranschaulicht.
Fig. 2(a) bis 2(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend der ersten Ausführungsform
der vorliegenden Erfindung veranschaulichen.
Fig. 3(a) bis 3(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend einer zweiten Ausführungs
form der vorliegenden Erfindung veranschaulichen.
Fig. 4 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer dritten Ausführungsform der
vorliegenden Erfindung veranschaulicht.
Fig. 5(a) bis 5(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend der dritten Ausführungs
form der Erfindung veranschaulichen.
Fig. 6 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer vierten Ausführungsform der
vorliegenden Erfindung veranschaulicht.
Fig. 7(a) bis 7(e) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend der vierten Ausführungs
form der Erfindung veranschaulichen.
Fig. 8 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer fünften Ausführungsform der
vorliegenden Erfindung veranschaulicht.
Fig. 9(a) bis 9(g) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend der fünften Ausführungs
form der Erfindung veranschaulichen.
Fig. 10(a) bis 10(g) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend einer sechsten Ausfüh
rungsform der vorliegenden Erfindung veranschaulichen.
Fig. 11 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer siebenten Ausführungsform
der vorliegenden Erfindung veranschaulicht.
Fig. 12(a) bis 12(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines MESFET′s entsprechend der siebenten Ausführungsform
der Erfindung veranschaulichen.
Fig. 13(a) bis 13(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend einer achten Ausführungs
form der Erfindung veranschaulichen.
Fig. 14(a) bis 14(c) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s nach dem Stand der Technik veranschau
lichen.
Fig. 1 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer ersten Ausführungsform der
vorliegenden Erfindung veranschaulicht. Entsprechend der
Figur bezeichnet Bezugszeichen 1 ein quasiisolierendes
GaAs-Substrat. Eine Aussparung 3 ist in einer Oberseite des
quasiisolierenden GaAs-Substrats 1 vorhanden. Ein n-Typ Ge
biet 5 niedriger Konzentration ist direkt an einer Unter
seite der Aussparung 3 angeordnet und erstreckt sich über
die gesamte Breite der Unterseite der Aussparung. Eine
Gateelektrode 7, welche WSi aufweist bzw. daraus besteht,
ist auf der Unterseite der Aussparung 3 angeordnet. N-Typ
Gebiete 9a und 9b hoher Konzentration sind an beiden Seiten
der Aussparung 3 benachbart zu dem n-Typ Gebiet 5 niedriger
Konzentration angeordnet. Ohmsche Elektroden 10a und 10b
sind auf der Oberseite des n-Typ Gebiets 9a bzw. 9b hoher
Konzentration angeordnet. Beispielsweise besitzt das n-Typ
Gebiet 5 eine Dotierungskonzentration von etwa 1 bis 5 ×
10¹⁷ cm-3 und die n-Typ Gebiete 9a und 9b besitzen eine
Dotierungskonzentration von etwa 5 bis 90 × 10¹⁷ cm-3.
Fig. 2(a) bis 2(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MEFET′s entsprechend der ersten Ausführungsform
der Erfindung veranschaulichen. Entsprechend der Figuren
bezeichnet Bezugszeichen 2 eine SiO₂-Schicht (erste Isolie
rungsschicht), Bezugszeichen 4 und 8 bezeichnen Si-Ionen,
und Bezugszeichen 6 bezeichnet eine SiO₂-Schicht (zweite
Isolierungsschicht).
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Zuerst wird wie in Fig. 2(a) dargestellt die SiO₂-
Schicht auf der Oberseite des quasiisolierenden GaAs-
Substrats 1 aufgetragen. Unter Verwendung der SiO₂-Schicht
als Maske wird das quasiisolierende GaAs-Substrat 1 selek
tiv geätzt, um die Aussparung zu bilden. Die SiO₂-Schicht 2
besitzt eine Dicke, bei welcher ein kleiner Blockierungsef
fekt gegenüber in dem folgenden Verfahren zu implantieren
den Si-Ionen vorgesehen wird, d. h. eine Dicke von nicht
mehr als 50 nm (500 Angström).
Als nächstes werden wie in Fig. 2(b) dargestellt die
Si-Ionen 4 in die Oberseite der Wafer beispielsweise bei
einer Energie von 100 keV mit einer Dosis eines Betrags von
5 × 10¹² cm-2 implantiert, wobei der Wafer geneigt ist,
beispielsweise um 45° bezüglich des Ionenstrahls in die
rechte und linke Richtung entsprechend der Figur, so daß
die Si-Ionen 4 in die Seitenflächen der Aussparung 3 im
plantiert werden. Dadurch wird das n-Typ Gebiet 5 niedriger
Konzentration in Teilen der Oberseite des quasiisolierenden
GaAs-Substrats 1 und in einem Teil des GaAs-Substrats ent
lang den Seitenflächen und der Unterseite der Aussparung 3
gebildet. Da das n-Typ Gebiet niedriger Konzentration eben
falls entlang der Seitenflächen der Aussparung 3 gebildet
wird, wird es ermöglicht, daß die n-Typ Gebiete 9a und 9b
hoher Konzentration sogar dann mit dem n-Typ Gebiet 5 nied
riger Konzentration sicher verbunden werden, wenn Änderun
gen bei der Herstellung während des Bildens der n-Typ Ge
biete 9a und 9b niedriger Konzentration in dem folgenden
Verfahren auftreten.
Darauffolgend wird die SiO₂-Schicht 6 über der gesamten
Oberfläche des Wafers aufgetragen, und die SiO₂-Schicht 6
wird selektiv trockengeätzt, wobei Teile der SiO₂-Schicht 6
auf den Seitenflächen der Aussparung 3 wie in Fig. 2(c)
dargestellt zurückbleiben.
Nachdem eine WSi-Schicht auf der gesamten Oberfläche
des Wafers durch eine Zerstäubungs- bzw. Aufstäubungstech
nik (sputtering technique) aufgetragen ist, wird danach ein
reaktives Ionenätzen selektiv bezüglich der WSi-Schicht
durchgeführt. Dadurch wird die Gateelektrode 7, deren Brei
te etwas größer als diejenige der Aussparung 3 ist, auf der
Unterseite der Aussparung 3 benachbart zu der SiO₂-Schicht
6 gebildet, welche wie in Fig. 2(d) dargestellt an den Sei
tenflächen der Aussparung 3 gebildet ist. Die Gateelektrode
7 besitzt eine zum Blockieren der im folgenden Verfahren zu
implantierenden Si-Ionen 8 hinreichende Dicke von bei
spielsweise 300 nm (3000 Angström).
In dem Schritt von Fig. 2(e) werden die Si-Ionen 8 in
die Oberseite des Wafers beispielsweise bei einer Energie
von 150 keV und einer Dosis des Betrags von 3 × 10¹³ cm-2
implantiert, wodurch die n-Typ Gebiete 9a und 9b hoher Kon
zentration an beiden Seiten der Aussparung 3 gebildet wer
den. Die Implantierung der Si-Ionen 8 wird aus einer schrä
gen Richtung des Wafers derart durchgeführt, daß die n-Typ
Gebiete 9a und 9b mit dem n-Typ Gebiet 5 niedriger Konzen
tration direkt unter gegenüberliegenden Enden der Ausspa
rung 3 in Richtung der Breite der Aussparung verbunden wer
den. Danach wird der Wafer bei 800°C etwa 30 Min. ausge
heizt bzw. erhitzt, um die implantierten Ionen zu aktivie
ren.
Danach werden nach Entfernen der SiO₂-Schichten 2 und 6
die Source- und Drainelektroden 10a und 10b als Ohmsche
Elektroden auf vorgeschriebenen Gebieten der Oberseiten der
n-Typ Gebiete hoher Konzentration 9a bzw. 9b gebildet, wo
durch der GaAs-MESFET wie in Fig. 2(f) dargestellt fertig
gestellt ist.
Entsprechend der ersten Ausführungsform der Erfindung
wird wie oben beschrieben das n-Typ Gebiet 5 niedriger Kon
zentration direkt unter der Unterseite der Aussparung 3 ge
bildet und erstreckt sich über die gesamte Breite der Un
terseite der Aussparung. Daher sind die verbundenen Teile
des n-Typ Gebiets niedriger Konzentration und die n-Typ Ge
biete 9a und 9b hoher Konzentration stets festgelegt, wo
durch Änderungen der Kanallänge verringert werden. Folglich
können Änderungen von Umkehrdurchbruchsspannungen zwischen
Gate und Drain und zwischen Gate und Source verringert wer
den.
Darüber hinaus wird bei der ersten Ausführungsform der
Erfindung nach dem Bilden der Aussparung 3 auf der Ober
seite des quasiisolierenden GaAs-Substrats 1 das n-Typ Ge
biet 5 niedriger Konzentration durch Ionenimplantierung in
die Unterseite der Aussparung 3 gebildet. Daher wird die
Dicke des n-Typ Gebiets 5 niedriger Konzentration eindeutig
auf der Grundlage der Ionenimplantierungszustände bestimmt,
wodurch Änderungen der Dicke des n-Typ Gebiets 5, welches
als Kanal dient, verringert werden können und die elektri
sche Charakteristik des GaAs-MESFET′s stabilisiert werden
kann gegenüber dem GaAs-MESFET nach dem Stand der Technik,
bei welchem die Aussparung in der n-Typ Schicht niedriger
Konzentration gebildet ist, welche durch Ionenimplantierung
gebildet ist, und bei welchem ein Kanal direkt unter der
Aussparung gebildet wird.
Des weiteren wird bei der ersten Ausführungsform unter
Verwendung der ersten Isolierungsschicht 2 als Maske ein
selektives Ätzen durchgeführt, um die Aussparung 3 auf der
Oberseite des quasiisolierenden GaAs-Substrats 1 zu bilden.
Die n-Typ Dotierungsverunreinigungen 4 werden in die Ober
seite des quasiisolierenden GaAs-Substrats 1 und die Sei
tenflächen und die Unterseite der Aussparung 3 mit einer
zum Hindurchtreten durch die erste Isolierungsschicht 2
hinreichenden Energie implantiert, wodurch das n-Typ Gebiet
niedriger Konzentration gebildet wird. Nach dem Bilden
der zweiten Isolierungsschicht 6 an den Seitenflächen der
Aussparung 3 wird die Gateelektrode 7, welche ein feuerbe
ständiges bzw. hochschmelzendes Metall aufweist bzw. daraus
besteht, an der Unterseite der Aussparung 3 derart gebil
det, daß die Aussparung 3 bedeckt wird. Die n-Typ Dotie
rungsverunreinigungen 8 werden in die Oberseite des quasi
isolierenden GaAs-Substrats 1 an beiden Seiten der Ausspa
rung 3 mit einer zum Hindurchtreten durch die erste Isolie
rungsschicht 2 hinreichenden Energie, wobei kein Hindurch
treten durch die Gateelektrode 7 auftritt, implantiert, wo
durch die n-Typ Gebiete 9a und 9b an beiden Seiten der Aus
sparung 3 zur Verbindung mit dem n-Typ Gebiet 5 gebildet
werden. Nach Entfernen der ersten und zweiten Isolierungs
schicht 2 und 6 werden die Ohmschen Elektroden 10a und 10b
an vorgeschriebenen Gebieten der Oberseiten der n-Typ Ge
biete 9a bzw. 9b hoher Konzentration gebildet. Folglich
wird ein Verfahren zur Herstellung eines GaAs-MESFET′s er
zielt, bei welchem das n-Typ Gebiet 5 niedriger Konzentra
tion, welches als Kanal dient, durch Ionenimplantierung mit
n-Typ Dotierungsverunreinigungen 4 mit einer zum Hindurch
treten durch die erste Isolierungsschicht 2 als Ätzmaske
der Aussparung 3 hinreichenden Energie gebildet werden kann
und bei welchem Änderungen der Dicke des n-Typ Gebiets 5
niedriger Konzentration verringert werden können.
Entsprechend einer zweiten Ausführungsform der
vorliegenden Erfindung besitzt ein GaAs-MESFET dieselbe
Struktur wie diejenige der ersten Ausführungsform, jedoch
wird der GaAs-MESFET durch ein unterschiedliches Verfahren
hergestellt.
Fig. 3(a) bis 3(f) zeigen Querschnittsansichten,
welche Verfahrensschritte des Herstellens eines GaAs-MESFET′s
entsprechend der zweiten Ausführungsform der Erfin
dung veranschaulichen. Entsprechend dieser Figuren be
zeichnen dieselben Bezugszeichen wie die in Fig. 1 und
2(a) bis 2(f) bezeichneten Bezugszeichen dieselben oder
entsprechende Teile. Bezugszeichen 11 bezeichnet eine SiN-
Schicht (erste Isolierungsschicht).
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Zu Anfang wird wie in Fig. 3(a) dargestellt die SiN-
Schicht 11 auf der Oberseite des quasiisolierenden GaAs-
Substrats 1 aufgetragen. Unter Verwendung der SiN-Schicht
11 als Maske wird das quasiisolierende GaAs-Substrat 1 zur
Bildung der Aussparung 3 selektiv geätzt. Die SiN-Schicht
11 besitzt eine zum Blockieren der im folgenden Verfahren
zu implantierenden Si-Ionen 4 hinreichende Dicke von etwa
300 nm (3000 Angström).
Als nächstes werden wie in Fig. 3(b) dargestellt die
Si-Ionen 4 in die Oberseite des Wafers beispielsweise mit
einer Energie von 100 keV und einer Dosis eines Betrags von
5 × 10¹² cm-2 implantiert, wobei der Wafer geneigt ist,
beispielsweise um 45° bezüglich des Ionenstrahls in die
linke und rechte Richtung entsprechend der Figur, so daß
die Si-Ionen 4 in die Seitenflächen der Aussparung 3 im
plantiert werden. Dadurch wird das n-Typ Gebiet niedriger
Konzentration in einem Teil des quasiisolierenden GaAs-
Substrats 1 entlang den Seitenflächen und der Unterseite
der Aussparung 3 gebildet. Da das n-Typ Gebiet 5 niedriger
Konzentration entlang den Seitenflächen der Aussparung 3
gebildet wird, wird es ermöglicht, daß die n-Typ Gebiete 9a
und 9b hoher Konzentration mit dem n-Typ Gebiet 5 niedriger
Konzentration sogar dann sicher verbunden werden, wenn Än
derungen bei der Herstellung während des Bildens der n-Typ
Gebiete 9a und 9b hoher Konzentration in dem folgenden Ver
fahren auftreten.
Darauffolgend wird die SiO₂-Schicht 6 über der gesamten
Oberfläche des Wafers aufgetragen, und die SiO₂-Schicht 6
wird selektiv trockengeätzt, wobei Teile der SiO₂-Schicht 6
an den Seitenflächen der Aussparung 3 wie in Fig. 3(c) dar
gestellt zurückbleiben.
Danach wird eine WSi-Schicht auf der gesamten Oberflä
che des Wafers durch eine Zerstäubungs- bzw. Aufstäubungs
technik aufgetragen, und es wird ein reaktives Ionenätzen
selektiv bezüglich der WSi-Schicht durchgeführt. Dadurch
wird die Gateelektrode 7, deren Breite etwas größer als
diejenige der Aussparung 3 ist, auf der Unterseite der Aus
sparung 3 benachbart zu der SiO₂-Schicht 6 gebildet, welche
an den Seitenflächen der Aussparung 3 wie in Fig. 3(d) dar
gestellt gebildet ist. Die Gateelektrode 7 besitzt eine zum
Blockieren der in dem folgenden Verfahren zu implantieren
den Si-Ionen 8 hinreichende Dicke von etwa 300 nm (3000
Angström).
In dem Schritt von Fig. 3(e) werden Si-Ionen 8 in die
Oberseite des Wafers beispielsweise mit einer Energie von
150 keV und einer Dosis des Betrags von 3 × 10¹³ cm-2 im
plantiert, wodurch die n-Typ Gebiete 9a und 9b hoher Kon
zentration auf dem quasiisolierenden GaAs-Substrat an bei
den Seiten der Aussparung 3 gebildet werden. Die Implantie
rung der Si-Ionen 8 wird aus einer schrägen Richtung der
Wafer derart durchgeführt, daß die n-Typ Gebiete 9a und 9b
hoher Konzentration mit dem n-Typ Gebiet 5 niedriger Kon
zentration direkt unter gegenüberliegenden Enden der Aus
sparung 3 in Richtung der Breite der Aussparung verbunden
werden. Danach wird der Wafer bei 800°C über etwa 30 Min.
ausgeheizt bzw. erhitzt, um die implantierten Ionen zu ak
tivieren.
Danach werden nach Entfernen der SiN-Schicht 11 und der
SiO₂-Schicht 6 die Source- und Drainelektroden 10a und 10b
als Ohmsche Elektroden an vorgeschriebenen Gebieten der
Oberseiten der n-Typ Gebiete 9a bzw. 9b hoher Konzentration
gebildet, wodurch der GaAs-MESFET wie in Fig. 3(f) darge
stellt fertiggestellt ist.
Wie oben beschrieben wird ebenfalls bei der zweiten
Ausführungsform der Erfindung nach dem Bilden der Ausspa
rung 3 auf der Oberseite des quasiisolierenden GaAs-
Substrats 1 das n-Typ Gebiet 5 niedriger Konzentration
durch Ionenimplantierung in die Unterseite der Aussparung 3
gebildet. Daher wird die Dicke des n-Typ Gebiets 5 niedri
ger Konzentration eindeutig auf der Grundlage der Ionenim
plantierungszustände bzw. -bedingungen bestimmt, wodurch
Änderungen der Dicke des n-Typ Gebiets 5 niedriger Konzen
tration, welches als Kanal dient, verringert werden können,
und die elektrische Charakteristik des GaAs-MESFET′s stabi
lisiert werden kann gegenüber dem GaAs-MESFET nach dem
Stand der Technik, bei welchem die Aussparung in der n-Typ
Schicht niedriger Konzentration gebildet wird, welche durch
Ionenimplantierung gebildet wird, und bei welchem der Kanal
direkt unter der Aussparung gebildet wird.
Zusätzlich wird bei der zweiten Ausführungsform unter
Verwendung der ersten Isolierungsschicht 11 als Maske ein
selektives Ätzen zur Bildung der Aussparung 3 auf der Ober
seite des quasiisolierenden GaAs-Substrats 1 durchgeführt.
Die n-Typ Dotierungsverunreinigungen 4 werden in die Sei
tenflächen und die Unterseite der Aussparung 3 mit einer
Energie implantiert, bei welcher kein Hindurchtreten durch
die erste Isolierungsschicht 11 auftritt, wodurch das n-Typ
Gebiet 5 niedriger Konzentration gebildet wird. Nach dem
Bilden der zweiten Isolierungsschicht 6 an den Seitenflä
chen der Aussparung 3 wird die Gateelektrode 7, welche ein
feuerbeständiges bzw. hochschmelzendes Metall aufweist bzw.
daraus besteht, auf der Unterseite der Aussparung 3 gebil
det und bedeckt die Aussparung 3. Die n-Typ Dotierungsver
unreinigungen 8 werden in die Oberseite des quasiisolieren
den GaAs-Substrats 1 an beiden Seiten der Aussparung 3 mit
einer zum Hindurchtreten durch die erste Isolierungsschicht
11 hinreichenden Energie, bei welcher kein Hindurchtreten
durch die Gateelektrode 7 auftritt, implantiert, wodurch die
n-Typ Gebiete 9a und 9b hoher Konzentration an beiden Sei
ten der Aussparung 3 zur Verbindung mit dem n-Typ Gebiet 5
niedriger Konzentration gebildet werden. Nach Entfernen der
ersten und zweiten Isolierungsschicht 11 und 6 werden die
Ohmschen Elektroden 10a und 10b an vorgeschriebenen Gebie
ten der Oberseiten der n-Typ Gebiete 9a bzw. 9b hoher Kon
zentration gebildet. Folglich wird ein Verfahren zur Her
stellung eines GaAs-MESFET′s erzielt, bei welchem das n-Typ
Gebiet 5 niedriger Konzentration, welches als Kanal dient,
durch Ionenimplantierung mit n-Typ Dotierungsverunreinigun
gen 4 mit einer Energie gebildet werden kann, bei welcher
kein Hindurchtreten durch die erste Isolierungsschicht 11
als Ätzmaske der Aussparung 3 auftritt, und bei welchem Än
derungen der Dicke des n-Typ Gebiets 5 niedriger Konzentra
tion verringert werden können.
Fig. 4 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer dritten Ausführungsform der
vorliegenden Erfindung veranschaulicht. Entsprechend der
Figur bezeichnen dieselben Bezugszeichen wie diejenigen von
Fig. 1 dieselben oder entsprechende Teile. N-Typ Gebiete 12
hoher Konzentration sind in Teilen der Oberseite des quasi
isolierenden GaAs-Substrats 1 und in Teilen des GaAs-
Substrats entlang den Seitenflächen und beiden Enden der
Unterseite der Aussparung 3 angeordnet. Ein n-Typ Gebiet 20
niedriger Konzentration ist in einem Teil des quasiisolie
renden GaAs-Substrats 1 direkt unter der Unterseite der
Aussparung 3 angeordnet, wo die Gateelektrode 7 angeordnet
ist, benachbart zu den n-Typ Gebieten 12 hoher Konzentra
tion. Das n-Typ Gebiet 20 niedriger Konzentration weist ein
Mg-Ionenimplantierungsgebiet (p-Typ Dotierungsverunreini
gungsimplantierungsgebiet) 14 auf, welches in der Nähe der
Unterseite der Aussparung 3 angeordnet ist, und ein Teil
12a des n-Typ Gebiets 12 hoher Konzentration, welches ent
lang dem Mg-Ionenimplantierungsgebiet 14 angeordnet ist.
Das n-Typ Gebiet 20 besitzt eine Dotierungskonzentration
von beispielsweise etwa 1 bis 5 × 10¹⁷ cm-3, und die n-Typ
Gebiete 12 besitzen eine Dotierungskonzentration, die ge
eignet zum Bilden des n-Typ Gebiets 20 niedriger Konzentra
tion bezüglich des Mg-Ionenimplantierungsgebiets 14 ist,
von beispielsweise etwa 2 × 10¹⁸ cm-3.
Fig. 5(a) bis 5(f) zeigen Querschnittsansichten,
welche Verfahrensschritte des Herstellens eines GaAs-MESFET′s
entsprechend der dritten Ausführungsform der Erfin
dung veranschaulichen. Entsprechend dieser Figuren bezeich
nen dieselben Bezugszeichen wie die in Fig. 2(a) bis
2(f) dargestellten Bezugszeichen dieselben oder entspre
chende Teile. Bezugszeichen 13 bezeichnet Mg-Ionen.
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Zu Anfang wird wie in Fig. 5(a) dargestellt die SiO₂-
Schicht auf der Oberseite des quasiisolierenden GaAs-
Substrats 1 aufgetragen. Unter Verwendung der SiO₂-Schicht
2 als Maske wird das quasiisolierende GaAs-Substrat 1 zur
Bildung der Aussparung 3 selektiv geätzt. Die SiO₂-Schicht
2 besitzt eine zum Hindurchtreten der im folgenden Verfah
ren zu implantierenden Si-Ionen 4 und Blockieren der in dem
späteren Verfahren zu implantierenden Mg-Ionen 13 geeignete
Dicke von beispielsweise etwa 100 nm (1000 Angström).
Als nächstes werden wie in Fig. 5(b) dargestellt die
Si-Ionen 4 in Oberseite der Wafer beispielsweise bei einer
Energie von 100 keV und einer Dosis des Betrags von 1 ×
10¹³ cm-2 implantiert, wobei der Wafer geneigt ist, bei
spielsweise um 45° bezüglich des Ionenstrahls in linker und
rechter Richtung entsprechend der Figur, so daß die Si-Io
nen 4 in die Seitenflächen der Aussparung 3 implantiert
werden. Dadurch wird das n-Typ 12 Gebiet hoher Konzentra
tion in Teilen der Oberseite des quasiisolierenden GaAs-
Substrats 1 und in einem Teil des GaAs-Substrats entlang
den Seitenflächen und der Unterseite der Aussparung 3 ge
bildet.
Darauffolgend wird die SiO₂-Schicht 6 über der gesamten
Oberfläche des Wafers aufgetragen, und die SiO₂-Schicht 6
wird selektiv trockengeätzt, wobei Teile der SiO₂-Schicht 6
an beiden Oberflächen der Aussparung wie in Fig. 5(c) dar
gestellt verbleiben.
In dem Schritt entsprechend Fig. 5(d) werden die Mg-Io
nen 13 in die Oberseite des Wafers unter der Bedingung im
plantiert, bei welcher Mg-Ionen 13 nicht durch die SiO₂-
Schicht 2 hindurchtreten, d. h. bei einer Energie von 30 keV
und einer Dosis des Betrags 5 × 10¹² cm-2. Danach wird der
Wafer bei 800°C 30 Min. ausgeheizt bzw. erhitzt, um die im
plantierten Ionen zu aktivieren. Dadurch wird das Mg-Ionen
implantierungsgebiet 14 entlang der Unterseite der Ausspa
rung 3 an Stellen gebildet, an welchen keine SiO₂-Schicht 6
gebildet ist, und das Mg-Ionenimplantierungsgebiet 14 und
der Teil 12a des n-Typ Gebiets 12 hoher Konzentration ent
lang dem Mg-Ionenimplantierungsgebiet 14 besitzen eine La
dungsträgerkonzentration, die geeignet zur FET-Operation
ist, d. h. 1 bis 5 × 10¹⁷ cm-3, und bilden das n-Typ Gebiet
20 niedriger Konzentration, welches als Kanal dient.
In dem Schritt entsprechend Fig. 5(e) wird, nachdem ei
ne WSi-Schicht auf der gesamten Oberfläche des Wafers durch
eine Zerstäubungs- bzw. Aufstäubungstechnik aufgetragen
worden ist, ein reaktives Ionenätzen selektiv bezüglich der
WSi-Schicht durchgeführt. Dadurch wird die Gateelektrode 7,
deren Breite etwas größer als die Breite der Aussparung 3
ist, auf der Unterseite der Aussparung 3 benachbart zu der
SiO₂-Schicht 6 gebildet, welche an den Seitenflächen der
Aussparung 3 gebildet ist.
Danach werden nach Entfernen der SiO₂-Schichten 2 und 6
die Source- und Drainelektroden 10a und 10b als Ohmsche
Elektroden an vorgeschriebenen Gebieten der Oberseite des
n-Typ Gebiets 12 hoher Konzentration jeweils gebildet, wo
durch der GaAs-MESFET wie in Fig. 5(f) dargestellt fertig
gestellt ist.
Wie oben beschrieben wird bei der dritten Ausführungs
form der Erfindung nach dem Bilden der Aussparung 3 auf der
Oberseite des quasiisolierenden GaAs-Substrats 1 das n-Typ
Gebiet 20 niedriger Konzentration durch Ionenimplantierung
in die Unterseite der Aussparung 3 gebildet. Daher wird die
Dicke des n-Typ Gebiets 20 niedriger Konzentration eindeu
tig auf der Grundlage der Ionenimplantierungsbedingung be
stimmt, wodurch Änderungen der Dicke des n-Typ Gebiets 20
niedriger Konzentration, welches als Kanal dient, reduziert
werden können und die elektrische Charakteristik des GaAs-
MESFET′s stabilisiert werden kann gegenüber dem GaAs-MESFET
nach dem Stand der Technik, bei welchem die Aussparung in
der n-Typ Schicht niedriger Konzentration gebildet wird,
welche durch Ionenimplantierung gebildet wird, und bei wel
chem ein Kanal direkt unter der Aussparung gebildet wird.
Darüber hinaus wird bei der dritten Ausführungsform un
ter Verwendung der ersten Isolierungsschicht 2 als Maske
ein selektives Ätzen zur Bildung der Aussparung 3 auf der
Oberseite des quasiisolierenden GaAs-Substrats 1 durchge
führt. Die n-Typ Dotierungsverunreinigungen 4 werden in die
Oberseite des quasiisolierenden GaAs-Substrats 1 und die
Seitenflächen und die Unterseite der Aussparung 3 mit einer
zum Hindurchtreten durch die erste Isolierungsschicht 2
hinreichenden Energie implantiert, wodurch das n-Typ Gebiet
12 hoher Konzentration gebildet wird. Nach dem Bilden der
zweiten Isolierungsschicht 6 an den Seitenflächen der Aus
sparung 3 werden die p-Typ Dotierungsverunreinigungen 13 in
die Unterseite der Aussparung 3 mit einer Energie implan
tiert, bei welcher kein Hindurchtreten durch die erste Iso
lierungsschicht 2 auftritt, wodurch das p-Typ Dotierungs
verunreinigungsimplantierungsgebiet 14 in einem Teil des n-
Typ Gebiets 12 hoher Konzentration entlang der Unterseite
der Aussparung 3 gebildet wird, und das p-Typ Dotierungs
verunreinigungsimplantierungsgebiet 14 und der Teil 12a des
n-Typ Gebiets 12 hoher Konzentration entlang dem p-Typ Do
tierungsverunreinigungsimplantierungsgebiet 14 bilden das
n-Typ Gebiet 20 niedriger Konzentration. Die Gateelektrode
7, welche ein feuerbeständiges bzw. hochschmelzendes Metall
aufweist bzw. daraus besteht, wird auf der Unterseite der
Aussparung 3 gebildet und bedeckt die Aussparung 3. Nach
Entfernen der ersten und zweiten Isolierungsschicht 2 und 6
werden die Ohmschen Elektroden 10a und 10b an vorgeschrie
benen Gebieten der Oberseite des n-Typ Gebiets 12 hoher
Konzentration jeweils gebildet. Folglich wird ein Verfahren
zum Herstellen eines GaAs-MESFET′s erzielt, bei welchem das
n-Typ Gebiet 20 niedriger Konzentration, welches als Kanal
dient, durch Ionenimplantierung von p-Typ Dotierungsverun
reinigungen 13 in das n-Typ Gebiet 12 hoher Konzentration
gebildet werden kann und Änderungen der Dicke des n-Typ
Gebiets 20 niedriger Konzentration verringert werden kön
nen.
Fig. 6 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer vierten Ausführungsform der
vorliegenden Erfindung veranschaulicht. Entsprechend der
Figur bezeichnen dieselben Bezugszeichen wie die in Fig. 4
dargestellten Bezugszeichen dieselben oder entsprechende
Teile. Die vierte Ausführungsform der Erfindung ist im we
sentlichen identisch zu der dritten Ausführungsform mit den
Ausnahmen, daß die Gateelektrode 7 in der Aussparung 3 ver
graben wird, die n-Typ Gebiete 12 hoher Konzentration in
Teilen der Oberseite des quasiisolierenden GaAs-Substrats 1
an beiden Seiten der Aussparung 3 angeordnet werden, das n-
Typ 20 niedriger Konzentration in einem Teil des quasiiso
lierenden GaAs-Substrats 1 entlang den Seitenflächen und
der Unterseite der Aussparung 3 benachbart zu den n-Typ Ge
bieten 12 hoher Konzentration angeordnet wird und das n-Typ
Gebiet 20 niedriger Konzentration das Mg-Ionenimplantie
rungsgebiet 14, welches in der Nähe der Seitenflächen und
der Unterseite der Aussparung 3 angeordnet ist, und den
Teil 12a des n-Typ Gebiets 12 hoher Konzentration, welches
das Mg-Ionenimplantierungsgebiet 14 umgibt, aufweist.
Fig. 7(a) bis 7(e) zeigen Querschnittsansichten,
welche die Verfahrensschritte zur Herstellung eines GaAs-
MESFET′s entsprechend der vierten Ausführungsform der Er
findung veranschaulichen. Entsprechend dieser Figuren be
zeichnen dieselben Bezugszeichen wie die in Fig. 5(a)
bis 5(f) dargestellten Bezugszeichen dieselben oder ent
sprechende Teile.
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Zu Anfang wird wie in Fig. 7(a) dargestellt die SiO₂-
Schicht (Isolierungsschicht) 2 auf der Oberseite des quasi
isolierenden GaAs-Substrats 1 aufgetragen. Unter Verwendung
der SiO₂-Schicht 2 als Maske wird das quasiisolierende
GaAs-Substrat 1 zur Bildung der Aussparung 3 selektiv ge
ätzt. Die SiO₂-Schicht 2 besitzt eine zum Hindurchtreten
der im folgenden Verfahren zu implantierenden Si-Ionen 4
und Blockieren der in dem späteren Verfahren zu implantie
renden Mg-Ionen 13 hinreichende Dicke von etwa 100 nm (1000
Angström).
Als nächstes werden wie in Fig. 7(b) dargestellt die
Si-Ionen 4 in die Oberseite des Wafers beispielsweise bei
einer Energie von 100 keV und einer Dosis der Größe 1 ×
10¹³ cm-2 implantiert, wobei der Wafer geneigt ist, bei
spielsweise um 45° bezüglich des Ionenstrahls in die linke
und rechte Richtung entsprechend der Figur, so daß die Si-
Ionen 4 in die Seitenflächen der Aussparung 3 implantiert
werden. Dadurch wird das n-Typ 12 hoher Konzentration in
Teilen der Oberseite des quasiisolierenden GaAs-Substrats 1
und in einem Teil des GaAs-Substrats entlang den Seitenflä
chen und der Unterseite der Aussparung 3 gebildet.
In dem Schritt entsprechend Fig. 7(c) werden die Mg-Io
nen 13 in die Oberseite des Wafers bei einer Energie von 30 keV
und einer Dosis des Betrags von 5 × 10¹² cm-2 implan
tiert, wobei der Wafer um 45° bezüglich des Ionenstrahls in
die linke und rechte Richtung entsprechend der Figur ge
neigt ist, so daß die Mg-Ionen 13 in die Seitenflächen der
Aussparung 3 implantiert werden. Danach wird der Wafer bei
800° 30 Min. ausgeheizt bzw. erhitzt, um die implantierten
Ionen zu aktivieren. Dadurch wird das Mg-Ionenimplantie
rungsgebiet 14 in einem Teil des n-Typ Gebiets 12 hoher
Konzentration in der Nähe der Seitenflächen und der Unter
seite der Aussparung 3 gebildet, und das Mg-Ionenimplantie
rungsgebiet 14 und der Teil 12a des n-Typ Gebiets 12 hoher
Konzentration, welcher das Mg-Ionenimplantierungsgebiet 14
umgibt, besitzen eine zur FET-Operation geeignete Ladungs
trägerkonzentration, d. h. 1 bis 5 × 10¹⁷ cm-3, und bilden
des n-Typ Gebiet 20 niedriger Konzentration, welches als
Kanal dient.
Nachdem eine WSi-Schicht auf der gesamten Oberfläche
des Wafers durch eine Zerstäubungs- bzw. Aufstäubungstech
nik aufgetragen worden ist, wird darauffolgend ein reakti
ves Ionenätzen selektiv bezüglich der WSi-Schicht durchge
führt, wodurch die Gateelektrode 7 wie in Fig. 7(d) darge
stellt in der Aussparung 3 vergraben wird.
Danach werden nach Entfernen der SiO₂-Schicht 2 die
Source- und Drainelektroden 10a und 10b als Ohmsche Elek
troden an vorgeschriebenen Gebieten der Oberseite des n-Typ
Gebiets 12 hoher Konzentration jeweils gebildet, wodurch
der GaAs-MESFET wie in Fig. 7(e) dargestellt fertiggestellt
ist.
Wie oben beschrieben wird bei der vierten Ausführungs
form der Erfindung nach dem Bilden der Aussparung 3 auf der
Oberseite des quasiisolierenden GaAs-Substrats 1 das n-Typ
Gebiet 20 niedriger Konzentration durch Ionenimplantierung
in die Seitenflächen und die Unterseite der Aussparung 3
gebildet. Daher wird die Dicke des n-Typ Gebiets 20 niedri
ger Konzentration eindeutig auf der Grundlage der Implan
tierungsbedingungen bestimmt, wodurch Änderungen der Dicke
des n-Typ Gebiets 20 niedriger Konzentration, welches als
Kanal dient, verringert werden können und die elektrische
Charakteristik des GaAs-MESFET′s stabilisiert werden kann
gegenüber dem GaAs-MESFET nach dem Stand der Technik, bei
welchem die Aussparung in der n-Typ Schicht niedriger Kon
zentration gebildet wird, welche durch Ionenimplantierung
gebildet wird, und ein Kanal direkt unter der Aussparung
gebildet wird.
Darüber hinaus wird bei der vierten Ausführungsform un
ter Verwendung der Isolierungsschicht 2 als Maske ein se
lektives Ätzen zur Bildung der Aussparung 3 auf der Ober
seite des quasiisolierenden GaAs-Substrats 1 durchgeführt.
Die n-Typ Dotierungsverunreinigungen 4 werden in die Ober
seite des quasiisolierenden GaAs-Substrats 1 und die Sei
tenflächen und die Unterseite der Aussparung 3 mit einer
zum Hindurchtreten durch die Isolierungsschicht 2 hinrei
chenden Energie implantiert, wodurch das n-Typ Gebiet 12
hoher Konzentration gebildet wird. Die p-Typ Dotierungsver
unreinigungen 13 werden in die Unterseite und die Seiten
flächen der Aussparung 3 mit einer Energie implantiert, bei
welcher kein Hindurchtreten durch die Isolierungsschicht 2
auftritt, wodurch das Dotierungsverunreinigungsimplan
tierungsgebiet 14 in dem Teil des n-Typ Gebiets 12 hoher
Konzentration in der Nähe der Seitenflächen und der Unter
seite der Aussparung 3 gebildet wird, und das p-Typ Dotie
rungsverunreinigungsimplantierungsgebiet 14 und der Teil
12a des n-Typ Gebiets 12 hoher Konzentration, welcher das
p-Typ Dotierungsverunreinigungsimplantierungsgebiet 14 um
gibt, bilden das n-Typ Gebiet 20 niedriger Konzentration.
Die Gateelektrode 7, welche ein feuerbeständiges bzw. hoch
schmelzendes Metall aufweist bzw. daraus besteht, wird in
der Aussparung 3 vergraben. Nach Entfernen der Isolierungs
schicht 2 werden die Ohmschen Elektroden 10a und 10b an
vorgeschriebenen Gebieten der Oberseite des n-Typ Gebiets
12 hoher Konzentration jeweils gebildet. Folglich wird ein
Verfahren zum Herstellen eines GaAs-MESFET′s mit einer ver
grabenen Gatestruktur erzielt, bei welchem das n-Typ Gebiet
20 niedriger Konzentration, welches als Kanal dient, durch
Ionenimplantierung der p-Typ Dotierungsverunreinigungen 13
in das n-Typ Gebiet 12 hoher Konzentration gebildet werden
kann und bei welchem Änderungen der Dicke des n-Typ Gebiets
20 niedriger Konzentration verringert werden können.
Fig. 8 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer fünften Ausführungsform der
vorliegenden Erfindung veranschaulicht. Entsprechend der
Figur bezeichnen dieselben Bezugszeichen wie die in Fig. 1
dargestellten Bezugszeichen dieselben oder entsprechende
Teile. Bezugszeichen 16 bezeichnet eine Stufe oberhalb der
Aussparung 3. Die fünfte Ausführungsform der Erfindung ist
im wesentlichen identisch zu der ersten Ausführungsform mit
der Ausnahme, daß die Aussparung 3 eine Zweistufenausspa
rungsstruktur mit den Stufen 16 besitzt.
Fig. 9(a) bis 9(g) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend der fünften Ausführungs
form der Erfindung veranschaulichen. Entsprechend diesen
Figuren bezeichnen dieselben Bezugszeichen wie die in
Fig. 2(a) bis 2(f) und 8 dargestellten Bezugszeichen diesel
ben oder entsprechende Teile.
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Zu Anfang wird wie in Fig. 9(a) dargestellt die SiO₂-
Schicht 2 auf der Oberseite des quasiisolierenden GaAs-
Substrats 1 aufgetragen. Unter Verwendung der SiO₂-Schicht
2 als Maske wird das quasiisolierende GaAs-Substrat 1 zur
Bildung der Aussparung 3 selektiv geätzt. Die SiO₂-Schicht
2 besitzt eine Dicke, welche einen leichten Blockierungsef
fekt gegenüber im folgenden Verfahren zu implantierenden
Si-Ionen vorsieht, d. h. eine Dicke von nicht mehr als 50 nm
(500 Angström).
Als nächstes werden wie in Fig. 9(b) dargestellt die
Si-Ionen 4 in die Oberseite des Wafers beispielsweise bei
einer Energie von 100 keV und einer Dosis des Betrags 5 ×
10¹² cm-2 implantiert, wobei der Wafer geneigt ist, bei
spielsweise um 45° bezüglich des Ionenstrahls in die linke
und rechte Richtung entsprechend der Figur, so daß die Si-
Ionen 4 in die Seitenflächen der Aussparung 3 implantiert
werden. Dadurch wird das n-Typ Gebiet 5 niedriger Konzen
tration in Teilen der Oberseite des quasiisolierenden GaAs-
Substrats 1 und in einem Teil des GaAs-Substrats entlang
den Seitenflächen und der Unterseite der Aussparung 3 ge
bildet.
Darauffolgend wird die SiO₂-Schicht 6 über der gesamten
Oberfläche der Wafer aufgetragen, und die SiO₂-Schicht 6
wird selektiv trockengeätzt, wobei Teile der SiO₂-Schicht 6
an den Seitenflächen der Aussparung 3 wie in Fig. 9(c) dar
gestellt zurückbleiben.
Nachdem eine WSi-Schicht auf der gesamten Oberfläche
des Wafers durch eine Zerstäubungs- bzw. Aufstäubungstech
nik aufgetragen worden ist, wird ein reaktives Ionenätzen
selektiv bezüglich der WSi-Schicht durchgeführt. Dadurch
wird die Gateelektrode 7, deren Breite etwas größer als die
Breite der Aussparung 3 ist, an der Unterseite der Ausspa
rung 3 benachbart zu der SiO₂-Schicht 6, welche an der Sei
tenfläche der Aussparung 3 gebildet ist, wie in Fig. 9(d)
dargestellt gebildet. Die Gateelektrode 7 besitzt eine zum
Blockieren der im folgenden Verfahren zu implantierenden
Si-Ionen 8 hinreichende Dicke von beispielsweise 300 nm
(3000 Angström).
In dem Schritt von Fig. 9(e) werden die Si-Ionen 8 in
die Oberseite des Wafers beispielsweise bei einer Energie
von 150 keV und einer Dosis des Betrags 3 × 10¹³ cm-2 im
plantiert, wodurch die n-Typ Gebiete 9a und 9b hoher Kon
zentration an beiden Seiten der Aussparung 3 gebildet wer
den. Die Implantierung der Si-Ionen 8 wird aus der schrägen
Richtung des Wafers derart durchgeführt, daß die n-Typ Ge
biete 9a und 9b mit dem n-Typ Gebiet 5 niedriger Konzentra
tion direkt unter den gegenüberliegenden Enden der Ausspa
rung 3 in Richtung der Breite der Aussparung verbunden wer
den. Danach wird der Wafer bei 800°C 30 Min. ausgeheizt
bzw. erhitzt, um die implantierten Ionen zu aktivieren.
In dem Schritt entsprechend Fig. 9(f) werden nach Ent
fernen der SiO₂-Schicht 2 Teile des quasiisolierenden
Substrats 1 benachbart der SiO₂-Schicht 6 durch eine Foto
litografietechnik und Naßätzen selektiv entfernt, wodurch
die Stufen 16 oberhalb der Aussparung 3 gebildet werden.
Nach Entfernen der SiO₂-Schicht 6 werden die Source- und
Drainelektroden 10a und 10b als Ohmsche Elektroden an
vorgeschriebenen Gebieten der Oberseiten der n-Typ Gebiete
9a bzw. 9b hoher Konzentration gebildet, wodurch der GaAs-
MESFET wie in Fig. 9(g) dargestellt fertiggestellt ist.
Wie oben beschrieben wird bei der fünften Ausführungs
form der Erfindung das n-Typ Gebiet 5 niedriger Konzentra
tion direkt unter der Unterseite der Aussparung 3 gebildet
und erstreckt sich über die gesamte Breite der Unterseite
der Aussparung. Daher sind die verbundenen Positionen des
n-Typ Gebiets 5 niedriger Konzentration und der n-Typ Ge
biete 9a und 9b hoher Konzentration stets festgelegt, wo
durch Änderungen der Kanallänge reduziert werden. Folglich
können Änderungen der Umkehrdurchbruchsspannungen zwischen
Gate und Drain und zwischen Gate und Source verringert wer
den.
Da bei der fünften Ausführungsform der Erfindung die
Stufen 16 oberhalb der Aussparung 3 zur Realisierung einer
Zweistufenaussparungsstruktur gebildet werden, können dar
über hinaus die Umkehrdurchbruchsspannungen zwischen Gate
und Drain und zwischen Gate und Source verbessert werden.
Des weiteren wird bei der fünften Ausführungsform nach
Bildung der Aussparung 3 an der Oberseite des quasiisolie
renden GaAs-Substrats 1 das n-Typ Gebiet 5 niedriger Kon
zentration durch Ionenimplantierung in die Unterseite der
Aussparung 3 gebildet. Daher wird die Dicke des n-Typ
Gebiets 5 niedriger Konzentration eindeutig auf der Grund
lage der Ionenimplantierungsbedingungen bestimmt, wodurch
Änderungen der Dicke des n-Typ Gebiets 5, welches als Kanal
dient, reduziert werden können und die elektrische Charak
teristik des GaAs-MESFET′s stabilisiert werden kann gegen
über dem GaAs-MESFET nach dem Stand der Technik, bei wel
chem die Aussparung in der n-Typ Schicht niedriger Konzen
tration durch Ionenimplantierung gebildet wird und ein Ka
nal direkt unter der Aussparung gebildet wird.
Des weiteren wird bei der fünften Ausführungsform unter
Verwendung der ersten Isolierungsschicht 2 als Maske ein
selektives Ätzen zur Bildung der Aussparung 3 auf der Ober
seite des quasiisolierenden GaAs-Substrats 1 durchgeführt.
Die n-Typ Dotierungsverunreinigungen 4 werden in die Ober
seite des quasiisolierenden GaAs-Substrats 1 und die Sei
tenflächen und die Unterseite der Aussparung 3 bei einer
zum Hindurchtreten durch die erste Isolierungsschicht 2
hinreichenden Energie implantiert, wodurch das n-Typ Gebiet
5 niedriger Konzentration gebildet wird. Nach Bilden der
zweiten Isolierungsschicht 6 an den Seitenflächen der Aus
sparung 3 wird die Gateelektrode 7, welche ein feuerbestän
diges bzw. hochschmelzendes Metall aufweist bzw. daraus be
steht, auf der Unterseite der Aussparung 3 gebildet und be
deckt die Aussparung 3. Die n-Typ Dotierungsverunreinigun
gen 8 werden in die Oberseite des quasiisolierenden GaAs-
Substrats 1 an beiden Seiten der Aussparung 3 bei einer zum
Hindurchtreten durch die erste Isolierungsschicht 2 hinrei
chenden Energie, bei welcher kein Hindurchtreten durch die
Gateelektrode 7 auftritt, implantiert, wodurch die n-Typ
Gebiete 9a und 9b hoher Konzentration an beiden Seiten der
Aussparung 3 gebildet werden, welche mit dem n-Typ Gebiet 5
niedriger Konzentration zu verbinden sind. Nach Entfernen
der ersten Isolierungsschicht 2 werden die Stufen 16 ober
halb der Aussparung 3 gebildet. Nach Entfernen der zweiten
Isolierungsschicht 6 werden die Ohmschen Elektroden 10a und
10b an vorgeschriebenen Gebieten der Oberseiten der n-Typ
Gebiete 9a bzw. 9b hoher Konzentration gebildet. Folglich
wird ein Verfahren zur Herstellung eines GaAs-MESFET′s mit
einer Zweistufenaussparungsstruktur erzielt, bei welchem
das n-Typ Gebiet 5 niedriger Konzentration, welches als Ka
nal dient, durch Ionenimplantierung mit n-Typ Dotierungs
verunreinigungen 4 bei einer zum Hindurchtreten durch die
erste Isolierungsschicht 2 als Ätzmaske der Aussparung 3
hinreichenden Energie gebildet werden kann und bei welchem
Änderungen der Dicke des n-Typ Gebiets 5 niedriger Konzen
tration verringert werden können.
Entsprechend einer sechsten Ausführungsform der vorlie
genden Erfindung besitzt ein GaAs-MESFET dieselbe Struktur
wie bei der fünften Ausführungsform.
Fig. 10(a) bis 10(g) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zum Herstellen
eines GaAs-MESFET′s entsprechend der sechsten Ausführungs
form der Erfindung veranschaulichen. Entsprechend diesen
Figuren bezeichnen dieselben Bezugszeichen wie die in
Fig. 8 und 9(a) bis 9(g) bezeichneten Bezugszeichen diesel
ben oder entsprechende Teile.
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Zu Anfang wird wie in Fig. 10(a) dargestellt die SiN-
Schicht 11 auf der Oberseite des quasiisolierenden GaAs-
Substrats 1 aufgetragen. Unter Verwendung der SiN-Schicht
11 als Maske wird das quasiisolierende GaAs-Substrat 1 zur
Bildung der Aussparung 3 selektiv geätzt. Die SiN-Schicht
11 besitzt eine zum Blockieren der im folgenden Verfahren
zu implantierenden Si-Ionen 4 hinreichende Dicke von etwa
300 nm (3000 Angström).
Als nächstes werden wie in Fig. 10(b) dargestellt die
Si-Ionen 4 in die Oberseite des Wafers beispielsweise bei
einer Energie von 100 keV und einer Dosis des Betrags von 5
× 10¹² cm-2 implantiert, wobei der Wafer geneigt ist, bei
spielsweise um 45° bezüglich des Ionenstrahls in die linke
und rechte Richtung entsprechend der Figur, so daß die Si-
Ionen 4 in die Seitenflächen der Aussparung 3 implantiert
werden. Dadurch wird das n-Typ Gebiet 5 niedriger Konzen
tration in einem Teil des quasiisolierenden GaAs-Substrats
entlang den Seitenflächen und der Unterseite der Aussparung
3 gebildet.
Darauffolgend wird die SiO₂-Schicht 6 über der gesamten
Oberfläche des Wafers aufgetragen, und die SiO₂-Schicht 6
wird selektiv trockengeätzt, wobei Teile der SiO₂-Schicht 6
an den Seitenflächen der Aussparung 3 wie in Fig. 10(c)
dargestellt zurückbleiben.
Nachdem eine WSi-Schicht auf der gesamten Oberfläche
des Wafers durch eine Zerstäubungs- bzw. Aufstäubungstech
nik aufgetragen worden ist, wird ein reaktives Ionenätzen
selektiv bezüglich der WSi-Schicht durchgeführt. Dadurch
wird die Gateelektrode 7, deren Breite etwas größer als die
Breite der Aussparung 3 ist, auf der Unterseite der Ausspa
rung 3 benachbart zu der SiO₂-Schicht 6 gebildet, welche an
den Seitenflächen der Aussparung 3 wie in Fig. 10(d) dar
gestellt gebildet ist. Die Gateelektrode 7 besitzt eine zum
Blockieren der im folgenden Verfahren zu implantierenden
Si-Ionen 8 hinreichende Dicke von etwa 300 nm (3000 Ang
ström).
In dem Schritt von Fig. 10 (e) werden die Si-Ionen 8 in
die Oberseite des Wafers beispielsweise bei einer Energie
von 150 keV und einer Dosis des Betrags von 3 × 10¹³ cm-2
implantiert, wodurch die n-Typ Gebiete 9a und 9b an beiden
Seiten der Aussparung 3 gebildet werden. Die Implantierung
der Si-Ionen 8 wird aus der schrägen Richtung des Wafers
derart durchgeführt, daß die n-Typ Gebiete 9a und 9b hoher
Konzentration mit dem n-Typ Gebiet 5 niedriger Konzentra
tion direkt unter gegenüberliegenden Enden der Aussparung 3
in Richtung der Breite der Aussparung verbunden werden. Da
nach wird der Wafer bei 800°C 30 Min. ausgeheizt bzw. er
hitzt, um die implantierten Ionen zu aktivieren.
In dem Schritt entsprechend Fig. 10(f) werden nach Ent
fernen der SiN-Schicht 11 Teile des quasiisolierenden GaAs-
Substrats 1 benachbart zu der SiO₂-Schicht 6 selektiv durch
eine Fotolitografietechnik und Naßätzen entfernt, wodurch
die Stufen 16 oberhalb der Aussparung 3 gebildet werden.
Danach werden nach Entfernen der SiO₂-Schicht 6 die
Source- und Drainelektroden 10a und 10b als Ohmsche Elek
troden an vorgeschriebenen Gebieten der Oberseiten der n-
Typ Gebiete 9a bzw. 9b hoher Konzentration gebildet, wo
durch der GaAs-MESFET wie in Fig. 10(g) dargestellt fertig
gestellt ist.
Wie bezüglich der sechsten Ausführungsform der Erfin
dung oben beschrieben wird nach Bilden der Aussparung 3 auf
der Oberseite des quasiisolierenden GaAs-Substrats 1 das n-
Typ Gebiet 5 niedriger Konzentration entlang der Unterseite
der Aussparung 3 durch Ionenimplantierung in die Unterseite
der Aussparung 3 gebildet. Daher wird die Dicke des n-Typ
Gebiets 5 niedriger Konzentration eindeutig auf der Grund
lage der Ionenimplantierungsbedingungen bestimmt, wodurch
Änderungen der Dicke des n-Typ Gebiets 5, welches als Kanal
dient, reduziert werden können und die elektrische Charak
teristik des GaAs-MESFET′s stabilisiert wird gegenüber dem
GaAs-MESFET nach dem Stand der Technik, bei welchem die
Aussparung in der n-Typ Schicht niedriger Konzentration ge
bildet wird, welche durch Ionenimplantierung gebildet wird,
und ein Kanal direkt unter der Aussparung gebildet wird.
Bei der sechsten Ausführungsform wird darüber hinaus
unter Verwendung der ersten Isolierungsschicht 11 als Maske
ein selektives Ätzen zur Bildung der Aussparung 3 auf der
Oberseite des quasiisolierenden GaAs-Substrats 1 durchge
führt. Die n-Typ Dotierungsverunreinigungen 4 werden in die
Seitenflächen und die Unterseite der Aussparung 3 bei einer
Energie implantiert, bei welcher kein Hindurchtreten durch
die erste Isolierungsschicht 11 auftritt, wodurch das n-Typ
Gebiet 5 niedriger Konzentration gebildet wird. Nach Bilden
der zweiten Isolierungsschicht 6 auf den Seitenflächen der
Aussparung 3 wird die Gateelektrode 7, welche ein feuerbe
ständiges bzw. hochschmelzendes Metall aufweist bzw. daraus
besteht, auf der Unterseite der Aussparung 3 gebildet und
bedeckt die Aussparung 3. Die n-Typ Dotierungsverunreini
gungen 8 werden in die Oberseite des quasiisolierenden
GaAs-Substrats 1 an beiden Seiten der Aussparung 3 bei ei
ner zum Hindurchtreten durch die erste Isolierungsschicht
11 geeigneten Energie implantiert, bei welcher kein Hin
durchtreten durch die Gateelektrode 7 auftritt, wodurch die
n-Typ Gebiete 9a und 9b hoher Konzentration an beiden Sei
ten der Aussparung 3 gebildet werden, welche mit dem n-Typ
Gebiet 5 niedriger Konzentration zu verbinden sind. Nach
Entfernen der ersten Isolierungsschicht 11 werden die Stu
fen 16 oberhalb der Aussparung 3 gebildet. Nach Entfernen
der zweiten Isolierungsschicht 6 werden die Ohmschen Elek
troden 10a und 10b auf vorgeschriebenen Gebieten der Ober
seiten der n-Typ Gebiete 9a bzw. 9b hoher Konzentration ge
bildet. Folglich wird ein Verfahren zur Herstellung eines
GaAs-MESFET′s mit einer Zweistufenaussparungsstruktur er
zielt, bei welchem das n-Typ Gebiet 5 niedriger Konzentra
tion, welches als Kanal dient, durch Ionenimplantierung mit
n-Typ Dotierungsverunreinigungen 4 bei einer Energie gebil
det werden kann, bei welcher kein Hindurchtreten durch die
erste Isolierungsschicht 11 als Ätzmaske der Aussparung 3
auftritt, und bei welchem Änderungen der Dicke des n-Typ
Gebiets 5 niedriger Konzentration verringert werden können.
Fig. 11 zeigt eine Querschnittsansicht, welche einen
GaAs-MESFET entsprechend einer siebenten Ausführungsform
der vorliegenden Erfindung veranschaulicht. Entsprechend
der Figur bezeichnen dieselben Bezugszeichen wie die in
Fig. 8 dargestellten Bezugszeichen dieselben oder entspre
chende Teile. Die siebente Ausführungsform der Erfindung
ist im wesentlichen identisch zu der fünften Ausführungs
form mit der Ausnahme, daß die Gateelektrode 7 in der Aus
sparung 3 mit einer Zweistufenaussparungsstruktur, die Stu
fen 16 aufweist, vergraben ist.
Fig. 12(a) bis 12(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend der siebenten Ausführungs
form der Erfindung veranschaulichen. Entsprechend dieser
Figuren bezeichnen dieselben Bezugszeichen wie die in
Fig. 8 und 9(a) bis 9(g) dargestellten Bezugszeichen diesel
ben oder entsprechende Teile.
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Anfänglich wird wie in Fig. 12(a) dargestellt die SiO₂-
Schicht 2 auf der Oberseite des quasiisolierenden GaAs-
Substrats 1 aufgetragen. Unter Verwendung der SiO₂-Schicht
2 als Maske wird das quasiisolierende GaAs-Substrat 1 zur
Bildung der Aussparung selektiv geätzt. Die SiO₂-Schicht 2
besitzt eine Dicke, welche eine kleine Blockierungswirkung
gegenüber in dem folgenden Verfahren zu implantierenden Si-
Ionen aufweist, d. h. eine Dicke von nicht mehr als 50 nm
(500 Angström).
Als nächstes werden wie in Fig. 12(b) dargestellt die
Si-Ionen 4 in die Oberseite des Wafers beispielsweise bei
einer Energie von 100 keV und einer Dosis des Betrags von 5
× 10¹² cm-2 implantiert, wobei der Wafer geneigt ist, bei
spielsweise um 45° bezüglich des Ionenstrahls in rechter
und linker Richtung entsprechend der Figur, so daß die Si-
Ionen 4 in die Seitenflächen der Aussparung 3 implantiert
werden. Dadurch wird das n-Typ Gebiet 5 niedriger Konzen
tration in Teilen der Oberseite des quasiisolierenden GaAs-
Substrats 1 und in einem Teil des GaAs-Substrats entlang
den Seitenflächen und der Unterseite der Aussparung 3 ge
bildet.
Darauffolgend wird, nachdem eine WSi-Schicht auf der
gesamten Oberfläche des Wafers durch eine Zerstäubungs- bzw.
Aufstäubungstechnik aufgetragen worden ist, ein reak
tives Ionenätzen selektiv bezüglich der WSi-Schicht durch
geführt. Dadurch wird die Gateelektrode 7, deren Breite et
was größer als die Breite der Aussparung 3 ist, in der Aus
sparung 3 wie in Fig. 12(c) dargestellt vergraben. Die
Gateelektrode 7 besitzt eine zum Blockieren der in dem fol
genden Verfahren zu implantierenden Si-Ionen 8 hinreichende
Dicke von beispielsweise 300 14905 00070 552 001000280000000200012000285911479400040 0002019723937 00004 14786nm (3000 Angström).
In dem Schritt entsprechend Fig. 12(d) werden die Si-
Ionen 8 in die Oberseite des Wafers beispielsweise bei ei
ner Energie von 150 keV und einer Dosis des Betrags von 3 ×
10¹³ cm-2 implantiert, wodurch die n-Typ Gebiete 9a und 9b
hoher Konzentration an beiden Seiten der Aussparung 3 ge
bildet werden. Die Implantierung der Si-Ionen 8 wird aus
der schrägen Richtung des Wafers derart durchgeführt, daß
die n-Typ Gebiete 9a und 9b hoher Konzentration mit dem n-
Typ Gebiet 5 niedriger Konzentration direkt unter gegen
überliegenden Enden der Aussparung 3 in Richtung der Breite
der Aussparung verbunden werden. Danach wird der Wafer bei
800° 30 Min. ausgeheizt bzw. erhitzt, um die implantierten
Ionen zu aktivieren.
In dem Schritt von Fig. 12(e) werden nach Entfernen der
SiO₂-Schicht 2 Teile des quasiisolierenden GaAs-Substrats 1
benachbart zu der Gateelektrode 7 durch eine fotolitografi
sche Technik und Naßätzen selektiv entfernt, wodurch die
Stufen 16 oberhalb der Aussparung 3 gebildet werden.
Danach werden die Source- und Drainelektroden 10a und
10b als Ohmsche Elektroden auf vorgeschriebenen Gebieten
der Oberseiten der n-Typ Gebiete 9a bzw. 9b gebildet, wo
durch der GaAs-MESFET wie in Fig. 12(f) dargestellt fertig
gestellt ist.
Wie oben entsprechend der siebenten Ausführungsform der
Erfindung dargestellt wird das n-Typ Gebiet 5 niedriger
Konzentration direkt unter der Unterseite der Aussparung 3
gebildet und erstreckt sich über die gesamte Breite der Un
terseite der Aussparung. Daher sind die verbundenen Posi
tionen des n-Typ Gebiets 5 niedriger Konzentration und der
n-Typ Gebiete 9a und 9b hoher Konzentration stets festge
legt, wodurch Änderungen der Umkehrdurchbruchsspannungen
zwischen Gate und Drain und zwischen Gate und Source ver
ringert werden können.
Da darüber hinaus bei der siebenten Ausführungsform der
Erfindung die Gateelektrode 7 in der Aussparung mit einer
Zweistufenaussparungsstruktur, welche die Stufen 16 auf
weist, vergraben wird, kann die Eingangs- und Ausgangscha
rakteristik des GaAs-MESFET′s verbessert werden.
Des weiteren wird bei der siebenten Ausführungsform
nach Bilden der Aussparung 3 auf der Oberseite des quasi
isolierenden GaAs-Substrats 1 das n-Typ Gebiet 5 niedriger
Konzentration durch Ionenimplantierung in die Unterseite
der Aussparung 3 gebildet. Daher wird die Dicke des n-Typ
Gebiets 5 niedriger Konzentration eindeutig auf der Grund
lage der Ionenimplantierungsbedingungen bestimmt, wodurch
Änderungen der Dicke des n-Typ Gebiets 5, welches als Kanal
dient, verringert werden können und die elektrische Charak
teristik des GaAs-MESFET′s stabilisiert werden kann gegen
über dem GaAs-MESFET nach dem Stand der Technik, bei wel
schem die Aussparung in der n-Typ Schicht niedriger Konzen
tration gebildet wird, welche durch Ionenimplantierung ge
bildet wird, und bei welchem ein Kanal direkt unter der
Aussparung gebildet wird.
Des weiteren wird bei der siebenten Ausführungsform un
ter Verwendung der Isolierungsschicht 2 als Maske ein se
lektives Ätzen zur Bildung der Aussparung 3 auf der Ober
seite des quasiisolierenden GaAs-Substrats 1 durchgeführt.
Die n-Typ Dotierungsverunreinigungen 4 werden in die Ober
seite des quasiisolierenden GaAs-Substrats 1 und die Sei
tenflächen und die Unterseite der Aussparung 3 mit einer
zum Hindurchtreten durch die Isolierungsschicht 2 hinrei
chenden Energie implantiert, wodurch das n-Typ Gebiet 5
niedriger Konzentration gebildet wird. Die Gateelektrode 7,
welche ein feuerbeständiges bzw. hochschmelzendes Metall
aufweist bzw. daraus besteht, wird in der Aussparung 3 be
nachbart zu der Unterseite und den Seitenflächen der Aus
sparung 3 vergraben. Die n-Typ Dotierungsverunreinigungen 8
werden in die Oberseite des quasiisolierenden GaAs-
Substrats 1 an beiden Seiten der Aussparung 3 mit einer zum
Hindurchtreten durch die Isolierungsschicht 2 hinreichenden
Energie, bei welcher kein Hindurchtreten durch die
Gateelektrode 7 auftritt, implantiert, wodurch die n-Typ
Gebiete 9a und 9b an beiden Seiten der Aussparung 3 gebil
det werden, welche mit dem n-Typ Gebiet 5 niedriger Konzen
tration zu verbinden sind. Nach Entfernen der Isolierungs
schicht 2 werden die Stufen 16 oberhalb der Aussparung 3
gebildet. Die Ohmschen Elektroden 10a und 10b werden auf
vorgeschriebenen Gebieten der Oberseiten der n-Typ Gebiete
9a bzw. 9b hoher Konzentration gebildet. Folglich wird ein
Verfahren zur Herstellung eines GaAs-MESFET′s mit einer
vergrabenen Zweistufenaussparungsstruktur erzielt, bei wel
chem das n-Typ Gebiet 5 niedriger Konzentration, welches
als Kanal dient, durch Ionenimplantierung mit n-Typ Dotie
rungsverunreinigungen 4 bei einer zum Hindurchtreten durch
die Isolierungsschicht 2 als Ätzmaske der Aussparung 3 hin
reichenden Energie gebildet werden kann und bei welchem Än
derungen der Dicke des n-Typ Gebiets 5 niedriger Konzentra
tion verringert werden können.
Entsprechend einer achten Ausführungsform der vorlie
genden Erfindung besitzt ein GaAs-MESFET dieselbe Struktur
wie bei der siebenten Ausführungsform, und der GaAs-MESFET
wird durch ein anderes Verfahren hergestellt.
Fig. 13(a) bis 13(f) zeigen Querschnittsansichten,
welche Verfahrensschritte eines Verfahrens zur Herstellung
eines GaAs-MESFET′s entsprechend der achten Ausführungsform
der Erfindung veranschaulichen. Entsprechend dieser Figuren
besitzen dieselben Bezugszeichen wie die in Fig. 11 und
12(a) bis 12(f) dargestellten Bezugszeichen dieselben oder
entsprechende Teile.
Im folgenden wird eine Beschreibung des Herstellungs
verfahrens gegeben.
Zu Anfang wird wie in Fig. 13(a) dargestellt die SiN-
Schicht (Isolierungsschicht) 11 auf der Oberseite des qua
siisolierenden GaAs-Substrats 1 aufgetragen. Unter Verwen
dung der SiN-Schicht 11 als Maske wird das quasiisolierende
GaAs-Substrat 1 zur Bildung der Aussparung 3 selektiv ge
ätzt. Die SiN-Schicht 11 besitzt eine zum Blockieren der in
dem folgenden Verfahren zu implantierenden Si-Ionen 4 hin
reichende Dicke von etwa 300 nm (3000 Angström).
Als nächstes werden wie in Fig. 13(b) dargestellt die
Si-Ionen 4 in die Oberseite des Wafers beispielsweise bei
einer Energie von 100 keV und einer Dosis des Betrags von 5
× 10¹² cm-2 implantiert, wobei der Wafer geneigt ist, bei
spielsweise um 45° bezüglich des Ionenstrahls in rechter
und linker Richtung entsprechend der Figur, so daß die Si-
Ionen 4 in die Seitenflächen der Aussparung 3 implantiert
werden. Dadurch wird das n-Typ Gebiet 5 niedriger Konzen
tration in einem Teil des quasiisolierenden GaAs-Substrats
1 entlang den Seitenflächen und der Unterseite der Ausspa
rung 3 gebildet.
Darauffolgend wird, nachdem eine WSi-Schicht auf der
gesamten Oberfläche des Wafers durch eine Zerstäubungs- bzw.
Aufstäubungstechnik gebildet worden ist, ein reaktives
Ionenätzen selektiv bezüglich der WSi-Schicht durchgeführt.
Dadurch wird die Gateelektrode 7, deren Breite etwas größer
als die Breite der Aussparung 3 ist, in der Aussparung 3
wie in Fig. 13(c) dargestellt, vergraben. Die Gateelektrode
7 besitzt eine zum Blockieren der in dem folgenden Verfah
ren zu implantierenden Si-Ionen 8 hinreichende Dicke von
beispielsweise 300 nm (3000 Angström).
In dem Schritt entsprechend Fig. 13(d) werden die Si-
Ionen 8 in die Oberseite des Wafers beispielsweise bei ei
ner Energie von 150 keV und einer Dosis des Betrags von 3 ×
10¹³ cm-2 implantiert, wodurch die n-Typ Gebiete 9a und 9b
hoher Konzentration an beiden Seiten der Aussparung 3 ge
bildet werden. Die Implantierung der Si-Ionen 8 wird aus
der schrägen Richtung des Wafers derart durchgeführt, daß
die n-Typ Gebiete 9a und 9b hoher Konzentration mit dem n-
Typ Gebiet 5 niedriger Konzentration direkt unter gegen
überliegenden Enden der Aussparung 3 in Richtung der Breite
der Aussparung verbunden werden. Danach wird der Wafer bei
800°C 30 Min. ausgeheizt bzw. erhitzt, um die implantierten
Ionen zu aktivieren.
In dem Schritt entsprechend Fig. 13(e) werden nach Ent
fernen der SiN-Schicht 11 Teile des quasiisolierenden GaAs-
Substrats 1 benachbart zu der Gateelektrode 7 selektiv
durch eine fotolitografische Technik und Naßätzen selektiv
entfernt, wodurch die Stufen 16 oberhalb der Aussparung 3
gebildet werden.
Danach werden die Source- und Drainelektroden 10a und
10b als Ohmsche Elektroden auf vorgeschriebenen Gebieten
der Oberseiten der n-Typ Gebiete 9a bzw. 9b hoher Konzen
tration gebildet, wodurch der GaAs-MESFET wie in Fig. 13(f)
dargestellt fertiggestellt ist.
Wie bezüglich der achten Ausführungsform der Erfindung
beschrieben wird nach Bildung der Aussparung 3 auf der
Oberseite des quasiisolierenden GaAs-Substrats 1 das n-Typ
Gebiet 5 niedriger Konzentration durch Ionenimplantierung
in die Unterseite der Aussparung 3 gebildet. Dadurch wird
die Dicke des n-Typ Gebiets 5 niedriger Konzentration ein
deutig auf der Grundlage der Implantierungsbedingungen be
stimmt, wodurch Änderungen der Dicke des n-Typ Gebiets 5,
welches als Kanal dient, verringert werden können und die
elektrische Charakteristik des GaAs-MESFET′s stabilisiert
werden kann gegenüber dem GaAs-MESFET nach dem Stand der
Technik, bei welchem die Aussparung in der n-Typ Schicht
niedriger Konzentration gebildet wird, welche durch Ionen
implantierung gebildet wird, und ein Kanal direkt unter der
Aussparung gebildet wird.
Darüber hinaus wird bei der achten Ausführungsform un
ter Verwendung der Isolierungsschicht 11 als Maske ein se
lektives Ätzen zur Bildung der Aussparung 3 auf der Ober
seite des quasiisolierenden GaAs-Substrats 1 durchgeführt.
Die n-Typ Dotierungsverunreinigungen 4 werden in die Sei
tenflächen und die Unterseite der Aussparung 3 mit einer
Energie implantiert, bei welcher ein Hindurchtreten durch
die Isolierungsschicht 11 nicht auftritt, wodurch das n-Typ
Gebiet 5 niedriger Konzentration gebildet wird. Die Ga
teelektrode 7, welche ein feuerbeständiges bzw. hochschmel
zendes Metall aufweist bzw. daraus besteht, wird in der
Aussparung 3 benachbart zu der Unterseite und den Seiten
flächen der Aussparung 3 vergraben. Die n-Typ Dotierungs
verunreinigungen 8 werden in die Oberseite des quasiisolie
renden GaAs-Substrats 1 an beiden Seiten der Aussparung 3
bei einer zum Hindurchtreten durch die Isolierungsschicht
11 hinreichenden Energie, bei welcher kein Hindurchtreten
durch die Gateelektrode 7 auftritt, implantiert, wodurch
die n-Typ Gebiete 9a und 9b hoher Konzentration an beiden
Seiten der Aussparung 3 gebildet werden, welche mit dem n-
Typ Gebiet 5 niedriger Konzentration zu verbinden sind.
Nach Entfernen der Isolierungsschicht 11 werden die Stufen
16 oberhalb der Aussparung 3 gebildet. Die Ohmschen Elek
troden 10a und 10b werden an vorgeschriebenen Gebieten der
Oberseiten der n-Typ Gebiete 9a bzw. 9b hoher Konzentration
gebildet. Folglich wird ein Verfahren zur Herstellung eines
GaAs-MESFET′s mit einer vergrabenen Zweistufenaussparungs
struktur erzielt, bei welchem das n-Typ Gebiet 5 niedriger
Konzentration, welches als Kanal dient, durch Ionenimplan
tierung mit n-Typ Dotierungsverunreinigungen 4 bei einer
Energie gebildet werden kann, bei welcher kein Hindurchtre
ten durch die Isolierungsschicht 11 als Ätzmaske der Aus
sparung 3 auftritt, und bei welchem Änderungen der Dicke
des n-Typ Gebiets 5 niedriger Konzentration verringert wer
den können.
Obenstehend wurde ein Halbleiterbauelement und ein Ver
fahren zur Herstellung des Halbleiterbauelements offenbart.
Das Verfahren zur Herstellung des Halbleiterbauelements
enthält die Schritte: Bilden einer Aussparung auf einer
Oberseite eines quasiisolierenden Halbleitersubstrats; Im
plantieren von Ionen in eine Unterseite oder eine Unter
seite und Seitenflächen der Aussparung, wodurch ein n-Typ
Gebiet niedriger Konzentration gebildet wird; Bilden einer
Gateelektrode, welche ein feuerbeständiges bzw. hochschmel
zendes Metall aufweist bzw. daraus besteht, in der Ausspa
rung benachbart zu dem Gebiet niedriger Konzentration; Im
plantieren von Ionen in die Oberseite des Substrats an bei
den Seiten der Aussparung, wodurch n-Typ Gebiete hoher Kon
zentration gebildet werden, die mit dem Gebiet niedriger
Konzentration an beiden Seiten der Aussparung verbunden
sind; und jeweiliges Bilden von Ohmschen Elektroden auf den
Oberseiten der Gebiete hoher Konzentration. Daher wird die
Dicke des Gebiets niedriger Konzentration eindeutig auf der
Grundlage der Ionenimplantierungsbedingungen bestimmt, wo
durch Änderungen der Dicke des Gebiets niedriger Konzentra
tion, welches als Kanal dient, stärker verringert werden
können und die elektrische Charakteristik des Halbleiter
bauelements stabiler ausgestaltet werden kann als wie bei
einem Halbleiterbauelement nach dem Stand der Technik.
Claims (11)
1. Halbleiterbauelement (Fig. 1) mit:
einem Halbleitersubstrat (1) mit einer Oberseite;
einer Aussparung (3), die eine Unterseite- und Seiten flächen aufweist und auf der Oberseite des Halbleiter substrats (1) angeordnet ist;
einem n-Typ Gebiet (5) niedriger Konzentration, wel ches eine n-Typ Dotierungskonzentration aufweist und in ei nem Teil des Halbleitersubstrats (1) direkt unter der Un terseite der Aussparung (3) angeordnet ist und sich über die gesamte Breite der Unterseite der Aussparung erstreckt;
n-Typ Gebieten (9a, 9b) hoher Konzentration, welche jeweils eine n-Typ Dotierungskonzentration aufweisen, die größer als die Dotierungskonzentration des n-Typ Gebiets (5) niedriger Konzentration ist und in Teilen des Halblei tersubstrats (1) an beiden Seiten der Aussparung (3) be nachbart zu dem n-Typ Gebiet (5) niedriger Konzentration angeordnet sind;
einer Gateelektrode (7), welche aus einem hochschmel zenden Metall besteht und in der Aussparung (3) benachbart zu dem n-Typ Gebiet (5) niedriger Konzentration angeordnet ist; und
Ohmschen Elektroden (10a, 10b), welche jeweils auf n- Typ Gebieten (9a, 9b) hoher Konzentration angeordnet sind.
einem Halbleitersubstrat (1) mit einer Oberseite;
einer Aussparung (3), die eine Unterseite- und Seiten flächen aufweist und auf der Oberseite des Halbleiter substrats (1) angeordnet ist;
einem n-Typ Gebiet (5) niedriger Konzentration, wel ches eine n-Typ Dotierungskonzentration aufweist und in ei nem Teil des Halbleitersubstrats (1) direkt unter der Un terseite der Aussparung (3) angeordnet ist und sich über die gesamte Breite der Unterseite der Aussparung erstreckt;
n-Typ Gebieten (9a, 9b) hoher Konzentration, welche jeweils eine n-Typ Dotierungskonzentration aufweisen, die größer als die Dotierungskonzentration des n-Typ Gebiets (5) niedriger Konzentration ist und in Teilen des Halblei tersubstrats (1) an beiden Seiten der Aussparung (3) be nachbart zu dem n-Typ Gebiet (5) niedriger Konzentration angeordnet sind;
einer Gateelektrode (7), welche aus einem hochschmel zenden Metall besteht und in der Aussparung (3) benachbart zu dem n-Typ Gebiet (5) niedriger Konzentration angeordnet ist; und
Ohmschen Elektroden (10a, 10b), welche jeweils auf n- Typ Gebieten (9a, 9b) hoher Konzentration angeordnet sind.
2. Verfahren zur Herstellung eines Halbleiterbauelements
(Fig. 2(a) bis 2(f), 3(a) bis 3(f), 9(a) bis 9(g), 10(a)
bis 10(g), 12(a) bis 12(f), 13(a) bis 13(f)), mit den
Schritten:
Bereitstellen eines quasiisolierenden Halbleiter substrats (1), welches eine Oberseite aufweist;
Bilden einer Aussparung (3) auf der Oberseite des qua siisolierenden Halbleitersubstrats (1);
Implantieren von Ionen in wenigstens die Unterseite der Aussparung (3) oder die Unterseite und Seitenflächen der Aussparung (3) des quasiisolierenden Halbleiter substrats (1), wodurch ein n-Typ Gebiet (5) niedriger Kon zentration mit einer n-Typ Dotierungskonzentration gebildet wird;
Bilden einer Gateelektrode (7), welche aus einem hoch schmelzenden Metall besteht, in der Aussparung (3) benach bart zu dem n-Typ Gebiet (5) niedriger Konzentration;
Implantieren von Ionen in die Oberseite des quasiiso lierenden Halbleitersubstrats (1) an beiden Seiten der Aus sparung (3), wodurch n-Typ Gebiete (9a, 9b) hoher Konzen tration gebildet werden, deren n-Typ Dotierungskonzentrati on größer als diejenige des n-Typ Gebiets (5) niedriger Konzentration sind und die mit dem n-Typ Gebiet (5) niedri ger Konzentration an beiden Seiten der Aussparung (3) ver bunden sind; und
jeweiliges Bilden von Ohmschen Elektroden (10a, 10b) auf Oberseiten der n-Typ Gebiete (9a, 9b) hoher Konzentra tion.
Bereitstellen eines quasiisolierenden Halbleiter substrats (1), welches eine Oberseite aufweist;
Bilden einer Aussparung (3) auf der Oberseite des qua siisolierenden Halbleitersubstrats (1);
Implantieren von Ionen in wenigstens die Unterseite der Aussparung (3) oder die Unterseite und Seitenflächen der Aussparung (3) des quasiisolierenden Halbleiter substrats (1), wodurch ein n-Typ Gebiet (5) niedriger Kon zentration mit einer n-Typ Dotierungskonzentration gebildet wird;
Bilden einer Gateelektrode (7), welche aus einem hoch schmelzenden Metall besteht, in der Aussparung (3) benach bart zu dem n-Typ Gebiet (5) niedriger Konzentration;
Implantieren von Ionen in die Oberseite des quasiiso lierenden Halbleitersubstrats (1) an beiden Seiten der Aus sparung (3), wodurch n-Typ Gebiete (9a, 9b) hoher Konzen tration gebildet werden, deren n-Typ Dotierungskonzentrati on größer als diejenige des n-Typ Gebiets (5) niedriger Konzentration sind und die mit dem n-Typ Gebiet (5) niedri ger Konzentration an beiden Seiten der Aussparung (3) ver bunden sind; und
jeweiliges Bilden von Ohmschen Elektroden (10a, 10b) auf Oberseiten der n-Typ Gebiete (9a, 9b) hoher Konzentra tion.
3. Verfahren nach Anspruch 2 (Fig. 2(a) bis 2(f)), ge
kennzeichnet durch die Schritte:
Bilden der Aussparung (3) durch Bilden einer ersten Isolierungsschicht (2) auf dem Halbleitersubstrat (1) und selektives Ätzen des Halbleitersubstrats (1) unter Verwen dung der ersten Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und in die Unterseite und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die erste Isolie rungsschicht (2) hinreichenden Energie;
Bilden der Gateelektrode (7) benachbart zu dem n-Typ Gebiet (5) niedriger Konzentration und Bedecken der Ausspa rung (3) nach dem Bilden einer zweiten Isolierungsschicht (6) an den Seitenflächen der Aussparung (3);
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die erste Isolierungsschicht (2) hinrei chenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten und zweiten Isolierungsschicht (2, 6).
Bilden der Aussparung (3) durch Bilden einer ersten Isolierungsschicht (2) auf dem Halbleitersubstrat (1) und selektives Ätzen des Halbleitersubstrats (1) unter Verwen dung der ersten Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und in die Unterseite und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die erste Isolie rungsschicht (2) hinreichenden Energie;
Bilden der Gateelektrode (7) benachbart zu dem n-Typ Gebiet (5) niedriger Konzentration und Bedecken der Ausspa rung (3) nach dem Bilden einer zweiten Isolierungsschicht (6) an den Seitenflächen der Aussparung (3);
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die erste Isolierungsschicht (2) hinrei chenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten und zweiten Isolierungsschicht (2, 6).
4. Verfahren nach Anspruch 3 (Fig. 8, 9(a) bis 9(g)),
gekennzeichnet durch die Schritte:
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten Isolierungsschicht (2), Bilden von Stufen (16) oberhalb der Aussparung (3) und Entfernen der zweiten Isolierungsschicht (6).
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten Isolierungsschicht (2), Bilden von Stufen (16) oberhalb der Aussparung (3) und Entfernen der zweiten Isolierungsschicht (6).
5. Verfahren nach Anspruch 2 (Fig. 3(a) bis 3(f)), ge
kennzeichnet durch die Schritte:
Bilden der Aussparung (3) durch Bilden einer ersten Isolierungsschicht (11) auf dem Halbleitersubstrat (1) und selektives Ätzen des Halbleitersubstrats (1) unter Verwen dung der ersten Isolierungsschicht (11) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Unterseite und Seitenflächen der Aussparung (3) mit einer Energie, bei welcher kein Hindurchtreten durch die erste Isolierungsschicht (11) auftritt;
Bilden der Gateelektrode (7) benachbart zu dem n-Typ Gebiet (5) niedriger Konzentration und Bedecken der Ausspa rung (3) nach Bilden einer zweiten Isolierungsschicht (6) an den Seitenflächen der Aussparung (3),
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die erste Isolierungsschicht (11) hinrei chenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten und zweiten Isolierungsschicht (11, 6).
Bilden der Aussparung (3) durch Bilden einer ersten Isolierungsschicht (11) auf dem Halbleitersubstrat (1) und selektives Ätzen des Halbleitersubstrats (1) unter Verwen dung der ersten Isolierungsschicht (11) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Unterseite und Seitenflächen der Aussparung (3) mit einer Energie, bei welcher kein Hindurchtreten durch die erste Isolierungsschicht (11) auftritt;
Bilden der Gateelektrode (7) benachbart zu dem n-Typ Gebiet (5) niedriger Konzentration und Bedecken der Ausspa rung (3) nach Bilden einer zweiten Isolierungsschicht (6) an den Seitenflächen der Aussparung (3),
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die erste Isolierungsschicht (11) hinrei chenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten und zweiten Isolierungsschicht (11, 6).
6. Verfahren nach Anspruch 5 (Fig. 10a bis 10g)), ge
kennzeichnet durch die Schritte:
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten Isolierungsschicht (11), Bilden von Stufen (16) oberhalb der Aussparung (3) und Entfernen der zweiten Isolierungsschicht (6).
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der ersten Isolierungsschicht (11), Bilden von Stufen (16) oberhalb der Aussparung (3) und Entfernen der zweiten Isolierungsschicht (6).
7. Verfahren nach Anspruch 2 (Fig. 11, 12(a) bis
12(f)), gekennzeichnet durch die Schritte:
Bilden der Aussparung (3) durch Bilden einer Isolie rungsschicht (2) auf dem Halbleitersubstrat (1) und selek tives Ätzen des Halbleitersubstrats (1) unter Verwendung der Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und die Unterseite und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die Isolierungsschicht (2) hinreichenden Energie;
Bilden der Gateelektrode (7) benachbart zu der Unter seite und den Seitenflächen der Aussparung (3) und Bedecken der Aussparung (3);
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die Isolierungsschicht (2) hinreichenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der Isolierungsschicht (2) und Bilden von Stufen (16) oberhalb der Aussparung (3).
Bilden der Aussparung (3) durch Bilden einer Isolie rungsschicht (2) auf dem Halbleitersubstrat (1) und selek tives Ätzen des Halbleitersubstrats (1) unter Verwendung der Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und die Unterseite und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die Isolierungsschicht (2) hinreichenden Energie;
Bilden der Gateelektrode (7) benachbart zu der Unter seite und den Seitenflächen der Aussparung (3) und Bedecken der Aussparung (3);
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die Isolierungsschicht (2) hinreichenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der Isolierungsschicht (2) und Bilden von Stufen (16) oberhalb der Aussparung (3).
8. Verfahren nach Anspruch 2 (Fig. 13(a) bis 13(f)),
gekennzeichnet durch die Schritte:
Bilden der Aussparung (3) durch Bilden einer Isolie rungsschicht (11) auf dem Halbleitersubstrat (1) und selek tives Ätzen des Halbleitersubstrats (1) unter Verwendung der Isolierungsschicht (11) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Unterseite und Seitenflächen der Aussparung (3) mit einer Energie, bei welcher kein Hindurchtreten durch die Isolierungsschicht (11) auftritt;
Bilden der Gateelektrode (7) benachbart zu der Unter seite und den Seitenflächen der Aussparung (3) und Bedecken der Aussparung (3);
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die Isolierungsschicht (11) hinreichenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der Isolierungsschicht (11) und Bilden von Stufen (16) oberhalb der Aussparung (3).
Bilden der Aussparung (3) durch Bilden einer Isolie rungsschicht (11) auf dem Halbleitersubstrat (1) und selek tives Ätzen des Halbleitersubstrats (1) unter Verwendung der Isolierungsschicht (11) als Maske;
Bilden des n-Typ Gebiets (5) niedriger Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Unterseite und Seitenflächen der Aussparung (3) mit einer Energie, bei welcher kein Hindurchtreten durch die Isolierungsschicht (11) auftritt;
Bilden der Gateelektrode (7) benachbart zu der Unter seite und den Seitenflächen der Aussparung (3) und Bedecken der Aussparung (3);
Bilden der n-Typ Gebiete (9a, 9b) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (8) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) an beiden Seiten der Aussparung (3) mit einer zum Hin durchtreten durch die Isolierungsschicht (11) hinreichenden Energie, bei welcher kein Hindurchtreten durch die Gateelektrode (7) auftritt; und
Bilden der Ohmschen Elektroden (10a, 10b) nach Entfer nen der Isolierungsschicht (11) und Bilden von Stufen (16) oberhalb der Aussparung (3).
9. Verfahren zum Herstellen eines Halbleiterbauelements
(Fig. 5(a) bis 5(f), 7(a) bis 7(e)), mit den Schritten:
Bereitstellen eines quasiisolierenden Halbleiter substrats (1) mit einer Oberseite;
Bilden einer Aussparung (3) auf der Oberseite des qua siisolierenden Halbleitersubstrats (1);
Implantieren von Ionen in die Oberseite des quasiiso lierenden Halbleitersubstrats (1) an beiden Seiten der Aus sparung (3), wodurch n-Typ Gebiete (11) hoher Konzentration mit einer n-Typ Dotierungskonzentration gebildet werden;
Implantieren von Ionen in wenigstens die Unterseite der Aussparung (3) oder die Unterseite- und Seitenflächen der Aussparung (3), wodurch ein n-Typ Gebiet (20) niedriger Konzentration gebildet wird, dessen n-Typ Dotierungskonzen tration niedriger als die Dotierungskonzentration des n-Typ Gebiets (15) hoher Konzentration ist und das mit den n-Typ Gebieten (12) hoher Konzentration verbunden ist;
Bilden einer Gateelektrode (7), welche aus einem hoch schmelzenden Metall besteht, in der Aussparung (3) benach bart zu dem n-Typ Gebiet (20) niedriger Konzentration; und
jeweiliges Bilden von Ohmschen Elektroden (10a, 10b) auf Oberseiten der n-Typ Gebiete (12) hoher Konzentration.
Bereitstellen eines quasiisolierenden Halbleiter substrats (1) mit einer Oberseite;
Bilden einer Aussparung (3) auf der Oberseite des qua siisolierenden Halbleitersubstrats (1);
Implantieren von Ionen in die Oberseite des quasiiso lierenden Halbleitersubstrats (1) an beiden Seiten der Aus sparung (3), wodurch n-Typ Gebiete (11) hoher Konzentration mit einer n-Typ Dotierungskonzentration gebildet werden;
Implantieren von Ionen in wenigstens die Unterseite der Aussparung (3) oder die Unterseite- und Seitenflächen der Aussparung (3), wodurch ein n-Typ Gebiet (20) niedriger Konzentration gebildet wird, dessen n-Typ Dotierungskonzen tration niedriger als die Dotierungskonzentration des n-Typ Gebiets (15) hoher Konzentration ist und das mit den n-Typ Gebieten (12) hoher Konzentration verbunden ist;
Bilden einer Gateelektrode (7), welche aus einem hoch schmelzenden Metall besteht, in der Aussparung (3) benach bart zu dem n-Typ Gebiet (20) niedriger Konzentration; und
jeweiliges Bilden von Ohmschen Elektroden (10a, 10b) auf Oberseiten der n-Typ Gebiete (12) hoher Konzentration.
10. Verfahren nach Anspruch 9 (Fig. 4, 5(a) bis 5(f)),
gekennzeichnet durch die Schritte:
Bilden der Aussparung (3) durch Bilden einer ersten Isolierungsschicht (2) auf dem Halbleitersubstrat (1) und selektives Ätzen des Halbleitersubstrats (1) unter Verwen dung der ersten Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (12) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und die Unterseite- und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die erste Isolierungs schicht (2) hinreichenden Energie;
nach dem Bilden einer zweiten Isolierungsschicht (6) an den Seitenflächen der Aussparung (3) - Bilden eines p-Typ Dotierungsverunreinigungsimplantierungsgebiets (14) in ei nem Teil des n-Typ Gebiets (12) hoher Konzentration entlang der Unterseite der Aussparung (3) durch Implantieren von p- Typ Dotierungsverunreinigungen (13) in die Unterseite der Aussparung (3) mit einer Energie, bei welcher kein Hin durchtreten durch die erste Isolierungsschicht (2) auf tritt, wodurch das n-Typ Gebiet (20) niedriger Konzentra tion gebildet wird, welches das p-Typ Dotierungsverunreini gungsimplantierungsgebiet (14) und einen Teil des n-Typ Ge biets (12a) hoher Konzentration entlang dem p-Typ Dotie rungsverunreinigungsimplantierungsgebiet (14) aufweist;
Bilden der Gateelektrode (7) in der Aussparung (3) be nachbart zu dem p-Typ Dotierungsverunreinigungsimplan tierungsgebiet (14); und
Bilden der Ohmschen Elektroden (10a, 10b) auf der Ober seite des n-Typ Gebiets (12) hoher Konzentration jeweils an beiden Seiten der Aussparung (3) nach Entfernen der ersten und zweiten Isolierungsschicht (2, 6).
Bilden der Aussparung (3) durch Bilden einer ersten Isolierungsschicht (2) auf dem Halbleitersubstrat (1) und selektives Ätzen des Halbleitersubstrats (1) unter Verwen dung der ersten Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (12) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und die Unterseite- und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die erste Isolierungs schicht (2) hinreichenden Energie;
nach dem Bilden einer zweiten Isolierungsschicht (6) an den Seitenflächen der Aussparung (3) - Bilden eines p-Typ Dotierungsverunreinigungsimplantierungsgebiets (14) in ei nem Teil des n-Typ Gebiets (12) hoher Konzentration entlang der Unterseite der Aussparung (3) durch Implantieren von p- Typ Dotierungsverunreinigungen (13) in die Unterseite der Aussparung (3) mit einer Energie, bei welcher kein Hin durchtreten durch die erste Isolierungsschicht (2) auf tritt, wodurch das n-Typ Gebiet (20) niedriger Konzentra tion gebildet wird, welches das p-Typ Dotierungsverunreini gungsimplantierungsgebiet (14) und einen Teil des n-Typ Ge biets (12a) hoher Konzentration entlang dem p-Typ Dotie rungsverunreinigungsimplantierungsgebiet (14) aufweist;
Bilden der Gateelektrode (7) in der Aussparung (3) be nachbart zu dem p-Typ Dotierungsverunreinigungsimplan tierungsgebiet (14); und
Bilden der Ohmschen Elektroden (10a, 10b) auf der Ober seite des n-Typ Gebiets (12) hoher Konzentration jeweils an beiden Seiten der Aussparung (3) nach Entfernen der ersten und zweiten Isolierungsschicht (2, 6).
11. Verfahren nach Anspruch 9 (Fig. 6, 7(a) bis 7(e)),
gekennzeichnet durch die Schritte:
Bilden der Aussparung (3) durch Bilden einer Isolie rungsschicht (2) auf dem Halbleitersubstrat (1) und selek tives Ätzen des Halbleitersubstrats (1) unter Verwendung der Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (12) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und die Unterseite- und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die Isolierungsschicht (2) hinreichenden Energie;
Bilden eines p-Typ Dotierungsverunreinigungsimplan tierungsgebiets (14) in einem Teil des n-Typ Gebiets (12) hoher Konzentration entlang der Unterseite und den Seiten flächen der Aussparung (3) durch Implantieren von p-Typ Do tierungsverunreinigungen (13) in die Unterseite und Seiten flächen der Aussparung (3) mit einer Energie, bei welcher kein Hindurchtreten durch die Isolierungsschicht (2) auf tritt, wodurch das n-Typ Gebiet (20) niedriger Konzentra tion gebildet wird, welches das p-Typ Dotierungsverunreini gungsimplantierungsgebiet (14) und einen Teil des n-Typ Ge biets (12a) hoher Konzentration entlang dem p-Typ Dotie rungsverunreinigungsimplantierungsgebiet (14) aufweist;
Bilden der Gateelektrode (7) in der Aussparung (3) be nachbart zu der Unterseite und den Seitenflächen der Aus sparung (3); und
Bilden der Ohmschen Elektroden (10a, 10b) auf der Ober seite des n-Typ Gebiets (12) hoher Konzentration jeweils an beiden Seiten (3) nach Entfernen der Isolierungsschicht (2).
Bilden der Aussparung (3) durch Bilden einer Isolie rungsschicht (2) auf dem Halbleitersubstrat (1) und selek tives Ätzen des Halbleitersubstrats (1) unter Verwendung der Isolierungsschicht (2) als Maske;
Bilden des n-Typ Gebiets (12) hoher Konzentration durch Implantieren von n-Typ Dotierungsverunreinigungen (4) in die Oberseite des quasiisolierenden Halbleitersubstrats (1) und die Unterseite- und Seitenflächen der Aussparung (3) mit einer zum Hindurchtreten durch die Isolierungsschicht (2) hinreichenden Energie;
Bilden eines p-Typ Dotierungsverunreinigungsimplan tierungsgebiets (14) in einem Teil des n-Typ Gebiets (12) hoher Konzentration entlang der Unterseite und den Seiten flächen der Aussparung (3) durch Implantieren von p-Typ Do tierungsverunreinigungen (13) in die Unterseite und Seiten flächen der Aussparung (3) mit einer Energie, bei welcher kein Hindurchtreten durch die Isolierungsschicht (2) auf tritt, wodurch das n-Typ Gebiet (20) niedriger Konzentra tion gebildet wird, welches das p-Typ Dotierungsverunreini gungsimplantierungsgebiet (14) und einen Teil des n-Typ Ge biets (12a) hoher Konzentration entlang dem p-Typ Dotie rungsverunreinigungsimplantierungsgebiet (14) aufweist;
Bilden der Gateelektrode (7) in der Aussparung (3) be nachbart zu der Unterseite und den Seitenflächen der Aus sparung (3); und
Bilden der Ohmschen Elektroden (10a, 10b) auf der Ober seite des n-Typ Gebiets (12) hoher Konzentration jeweils an beiden Seiten (3) nach Entfernen der Isolierungsschicht (2).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8198788A JPH1050729A (ja) | 1996-07-29 | 1996-07-29 | 半導体装置，及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19723937A1 true DE19723937A1 (de) | 1998-02-05 |
Family
ID=16396925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19723937A Ceased DE19723937A1 (de) | 1996-07-29 | 1997-06-06 | Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1050729A (de) |
| KR (1) | KR980012637A (de) |
| DE (1) | DE19723937A1 (de) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| KR100505623B1 (ko) * | 1999-01-12 | 2005-08-03 | 삼성전자주식회사 | Ｌｄｄ 구조의 모스 트랜지스터 및 그 제조방법 |
| JP2012114242A (ja) * | 2010-11-25 | 2012-06-14 | Mitsubishi Electric Corp | へテロ接合電界効果型トランジスタ及びその製造方法 |
-
1996
- 1996-07-29 JP JP8198788A patent/JPH1050729A/ja active Pending
-
1997
- 1997-01-13 KR KR1019970000691A patent/KR980012637A/ko not_active Application Discontinuation
- 1997-06-06 DE DE19723937A patent/DE19723937A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050729A (ja) | 1998-02-20 |
| KR980012637A (ko) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE4212829C2 (de) | Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren | |
| DE10214066B4 (de) | Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben | |
| DE4219319B4 (de) | MOS-FET und Herstellungsverfahren dafür | |
| DE2721397C3 (de) | Verfahren zur Herstellung eines mindestens eine Planardiode enthaltenden HF-Halbleiterbauelementes | |
| DE3939319C2 (de) | Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors | |
| DE4420365C2 (de) | Halbleiterbauelement-Isolierverfahren und integrierte Schaltungen für eine Speicheranordnung | |
| DE10234601B4 (de) | Halbleiterbauelement mit SOI-Substrat und Herstellungsverfahren hierfür | |
| DE19611377A1 (de) | Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements | |
| DE2541548A1 (de) | Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung | |
| DE3530065A1 (de) | Verfahren zur herstellung eines halbleiters | |
| EP0182088B1 (de) | Schottky-Kontakt auf einer Halbleiteroberfläche und Verfahren zu dessen Herstellung | |
| DE4116690A1 (de) | Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben | |
| DE3603470A1 (de) | Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat | |
| EP1138085B1 (de) | Feldeffektgesteuerter transistor und verfahren zu dessen herstellung | |
| DE4109184A1 (de) | Verfahren zum bilden einer feldoxidschicht eines halbleiterbauteils | |
| DE4101167A1 (de) | Anordnung und verfahren zur herstellung komplementaerer feldeffekttransistoren | |
| DE10351006B4 (de) | Verfahren zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist | |
| DE19632077A1 (de) | Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung | |
| DE10131237B4 (de) | Feldeffekttrasistor und Verfahren zu seiner Herstellung | |
| DE2922015A1 (de) | Verfahren zur herstellung einer vlsi-schaltung | |
| DE69921172T2 (de) | Grabenisolation für bauelemente mit selektiver dotierung | |
| DE69818720T2 (de) | Heteroübergangsfeldeffekttransistor und Verfahren zu dessen Herstellung | |
| DE4334427C2 (de) | Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors | |
| DE19540665C2 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
| DE19524548C2 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8131 | Rejection |