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GEBIET DER VORLIEGENDEN ERFINDUNG
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Die
vorliegende Erfindung betrifft die Herstellung integrierter Schaltungen
und betrifft dabei Herstellung von Feldeffekttransistoren mit epitaxial
gewachsenen erhöhten
Drain- und Sourcegebieten, um damit extrem flache PN-Übergänge zu schaffen.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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Die
Herstellung integrierter Schaltungen erfordert die Ausbildung einer
großen
Anzahl von Schaltungselementen auf einer gegebenen Chipfläche gemäß einem
spezifizierten Schaltungsverdrahtungsplan. Im Allgemeinen wird eine
Vielzahl von Prozesstechnologien gegenwärtig angewendet, wobei für Logikschaltungen,
etwa für
Mikroprozessoren, Speicherchips und dergleichen die CMOS-Technologie
gegenwärtig
der am vielversprechendste Ansatz auf Grund der überlegenen Eigenschaften in
Hinsicht der Betriebsgeschwindigkeit und/oder der Leistungsaufnahme
ist. Bei der Herstellung komplexer integrierter Schaltungen unter
Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren,
d. h. N-Kanal-Transistoren und P-Kanal-Transistoren auf einem geeigneten Substrat hergestellt.
Typischerweise weist ein MOS-Transistor,
unabhängig
davon, ob ein N-Kanal-Transistor oder P-Kanal-Transistor betrachtet
wird, sogenannte PN-Übergänge auf,
die an einer Grenzfläche
von stark dotierten Drain- und Source-Gebieten mit einem invers
dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet
angeordnet ist, ausgebildet sind. Die Leitfähigkeit des Kanalgebiets wird
durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet
und davon durch eine dünne
isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand
zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet
wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden
Kanal unterhalb der isolierenden Schicht beim Anlegen einer spezifizierten
Steuerspannung an die Gatelektrode auszubilden, die Leitfähigkeit
des Kanalgebiets im Wesentlichen die Eigenschaften der MOS-Transistoren.
Aus diesem Grunde stellt die Kanallänge ein dominierendes Entwurfskriterium
dar und deren Größenreduzierung sorgt
für eine
erhöhte
Betriebsgeschwindigkeit der integrierten Schaltungen.
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Das
Reduzieren der Transistorabmessungen zieht jedoch eine Reihe von
Problemen nach sich, die damit in Verbindung stehen, die es zu lösen gilt,
um nicht die Vorteile zu schmälern,
die durch das ständige
Verringern der Kanallänge
der MOS-Transistoren gewonnen werden.
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Ein
Problem in dieser Hinsicht ist die Erfordernis für extrem flache PN-Übergänge, d.
h. die Tiefe der Source- und Draingebiete im Bezug auf eine Grenzfläche, die
durch die Gateisolationsschicht und das Kanalgebiet gebildet wird,
muss reduziert werden, wenn die Kanallänge verringert wird, um die
geforderte Steuerbarkeit des leitenden Kanals beizubehalten. Die
Tiefe der Source- und Draingebiete bestimmt im Wesentlichen deren
Schichtwiderstand, der nicht beliebig durch entsprechendes Erhöhen der Dotierstoffkonzentration
in den Source- und Draingebieten verringert werden kann, da eine äußerst hohe Dotierstoffkonzentration
zu erhöhten
Leckströmen Anlass
geben kann. Ferner können
unter Umständen die
in diese Gebiete bei sehr hohen Konzentrationen implantierten Dotierstoffe
nicht vollständig
durch konventionelle schnelle thermische Ausheizzyklen aktiviert
werden, ohne dabei das Gesamtdotierprofil in den Source- und Draingebieten
negativ zu beeinflussen. D. h., für eine angestrebte Kanallänge, die
durch die PN-Übergänge definiert
ist, erfordert eine erhöhte Dotierstoffkonzentration
höhere
Temperaturen und/oder eine längere
Zeitdauer für
die entsprechenden Ausheizzyklen, wodurch jedoch das Dotierstoffprofil,
das die PN-Übergänge bildet,
durch die unvermeidliche thermische Diffusion der Dotierstoffe beeinflusst
wird, was schließlich
zu einer nicht akzeptablen Fluktuation der letztlich erreichten
Kanallänge führen kann.
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In
einem Versuch, den Schichtwiderstand der Drain- und Sourcegebiete
weiterhin zu verringern, wird die Leitfähigkeit dieser Gebiete häufig erhöht, indem
ein Metallsilizid mit höherer
Leitfähigkeit im
Vergleich zu stark dotiertem Silizium gebildet wird. Da jedoch die
Eindringtiefe des Metallsilizids durch die Tiefe der PN-Übergänge beschränkt ist,
ist die Erhöhung
der Leitfähigkeit
in diesen Gebieten an die Tiefe der entsprechenden PN-Übergänge gekoppelt. Ferner wird
in vielen CMOS-Technologien ein entsprechendes Metallsilizid gleichzeitig
auch auf der Gateelektrode ausgebildet, wobei eine flache Tiefe des Übergangs
daher ebenso ein sehr flaches Metallsilizid in der Gateelektrode
zur Folge hat, wodurch nur eine begrenzte Verbesserung beim Erreichen
einer erhöhten
Gateelektrodenleitfähigkeit
erreicht wird.
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In
einer Variante können
extrem flache Source- und Draingebiete hergestellt werden, indem
die Source- und Draingebiete über
die Grenzfläche
der Gateisolationsschicht/des Kanalgebiets erhöht werden und indem die Dotierstoffkonzentration
in dem Drain- und Source auf einem akzeptablen Pegel gehalten wird,
wobei die Möglichkeit
gegeben ist, dass äußerst leitfähige Metallsilizidgebiete
gebildet werden, ohne dass man auf die tatsächliche Tiefe der PN-Übergänge auf
Grund der zunehmenden Größe der erhöhten Drain-
und Sourcegebiete beschränkt ist.
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Mit
Bezug zu den 1a bis 1d wird nunmehr
ein typischer konventioneller Prozessablauf zur Herstellung erhöhter Drain-
und Sourcegebiete detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Feldeffekttransistors 100 während eines
anfänglichen
Herstellungsstadiums. Der Transistor 100 umfasst das Substrat 101,
beispielsweise ein Siliziumvollsubstrat oder ein SOI-(Silizium auf
Isolator)Substrat mit einer vergrabenen Isolationsschicht. Über dem
Substrat 101 ist eine im Wesentlichen kristalline Schicht 102 mit
einer Dicke ausgebildet, die zur Herstellung von PN-Übergängen und
einem Kanalgebiet darin geeignet ist. Beispielsweise kann der Transistor 100 einen
SOI-Transistor mit einer Dicke der Siliziumschicht 102 im
Bereich von ungefähr
20 bis 100 nm repräsentieren.
Eine Gateelektrode 103, die Polysilizium aufweist, ist über der
Siliziumschicht 102 ausgebildet und ist von dieser von
einer Gateisolationsschicht 104 getrennt. Die Gateisolationsschicht 104 kann
in technisch hoch entwickelten Bauteilen mittels einer stickstoffenthaltenden
Siliziumdioxidschicht mit einer Dicke von ungefähr 0.6 bis 4 nm hergestellt
sein. Der Restanteil 105 einer antireflektierenden Beschichtung
bedeckt eine obere Fläche 103a der
Gateelektrode 103, während
Seitenwände 103b sowie
die verbleibende Oberfläche
der Siliziumschicht 102 durch eine Oxidbeschichtung 106 bedeckt
sind.
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Der
Transistor 100, wie er in 1a gezeigt ist,
kann entsprechend dem folgenden Prozessablauf hergestellt werden.
Das Substrat 101 kann von einem Hersteller von entsprechenden
Substraten in Form eines Siliziumvollsubstrats oder in Form eines SOI-Substrats bezogen
werden, wobei das SOI-Substrat eine Kristalline Siliziumschicht
aufweist, die entsprechend gut etablierter Scheiben-Verbund-Techniken
gebildet werden kann. Die Siliziumschicht 102 mit der geeigneten
Dicke kann dann durch entsprechende Prozessverfahren, etwa das chemisch-mechanische
Polieren hergestellt werden, um eine gegebene Siliziumschicht auf
einem SOI-Substrat auf eine gewünschte
Dicke zu bringen und/oder durch expitaxiales Wachsen von Silizium
auf die freigelegte Oberfläche
des SOI-Substrats oder des Vollsubstrats. Das expitaktische Wachsen
eines Halbleitermaterials ist eine Abscheidetechnik, in der die
abgeschiedene Materialschicht eine kristalline Struktur entsprechend
der kristallinen Struktur des darunter liegenden Materials bildet,
solange das abgeschiedene Material ein Gitter bilden kann, das ausreichend ähnlich in
der Struktur und im Gitterabstand ist zu dem Gitter des darunter
liegenden Materials. Nach der Herstelldung der Siliziumschicht 102 wird
eine Isolationsschicht mit einer Dicke und einer Zusammensetzung
gebildet, die geeignet zur Herstellung der Gateisolationsschicht 104 ist.
Dazu können
fortschrittliche Oxidations- und/oder
Abscheidetechniken angewendet werden, die gut etabliert sind. Danach
wird eine Polysiliziumschicht mit geeigneter Dicke durch chemische
Dampfabscheidung bei geringem Druck aufgebracht. Als nächstes werden
eine antireflektierende Beschichtung, die beispielsweise Siliziumoxynitrid
aufweist, und eine Lackschicht abgeschieden und durch modernste
Photolithographieverfahren strukturiert, um eine Ätzmaske
für einen nachfolgenden
anisotropen Ätzprozess
zur Strukturierung der Gateelektrode 103 aus der abgeschiedenen
Polysiliziumschicht zu bilden. Danach kann die Gateisolationsschicht 104 strukturiert
werden und nachfolgend wird die Oxidbeschichtung 106 durch
einen geeignet gestalteten Oxidationsprozess gebildet.
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1b zeigt
schematisch den Transistor 100, der darauf ausgebildete
Seitenwandabstandselemente 107, die aus Material, etwa
Siliziumnitrid, gebildet sind, das eine moderat hohe Ätzselektivität in Bezug
auf die darunter liegende Oxidbeschichtung 106 zeigt, so
dass die Abstandselemente 107 nach einem selektiven epitaxialen
Abscheideprozess einfach entfernt werden können. Die Seitenwandabstandselemente 107 können durch
gut etablierte Techniken gebildet werden, die das Abscheiden, beispielsweise
durch plasmaunterstützte
chemische Dampfabscheidung, einer Siliziumnitridschicht mit spezifizierter
Dicke und einen nachfolgenden anisotropen Ätzprozess beinhalten, der zuverlässig auf oder
in der Oxidbeschichtung 106 stoppt, wodurch die Abstandselemente 107 zurückbleiben.
Eine Breite 107a des Abstandselements 107 ist
leicht steuerbar, indem die Dicke der Siliziumnitridschicht entsprechen
eingestellt wird. Somit ist eine laterale Ausdehnung der epitaxialen
Wachstumsgebiete benachbart zu der Gateelektrode 103 im
Wesentlichen durch die Abstandselementsbreite 107a bestimmt.
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1c zeigt
schematisch das Bauteile 100 mit selektiv gewachsenen Siliziumgebieten 108 über der
Siliziumschicht 102, wobei ein lateraler Abstand der Gebiete 108 von
der Gatelektrode 103 im Wesentlichen der Abstandselementsbreite 107a (siehe 1b)
plus der minimalen Dicke der Oxidbeschichtung 106 entspricht.
Der Transistor 100, wie er in 1c gezeigt
ist, kann durch die folgenden Prozesse hergestellt werden. Ausgehend
von dem Bauteil, wie es in 1b gezeigt
ist, wird die Oxidbeschichtung 106 selektiv so geätzt, um
die Siliziumschicht 102 in Bereichen freizulegen, die nicht
von den Abstandselementen 107, der Gateelektrode 103 und von
Isolationsstrukturen (nicht gezeigt) bedeckt sind. Vor und/oder
nach dem Entfernen der Oxidbeschichtung 106 werden gut
etablierte Reinigungsverfahren ausgeführt, um Oxidreste und andere
Kontaminationsstoffe zu entfernen, die sich in einem Oberflächengebiet
der Siliziumschicht 102 angesammelt haben können. Danach
wird Silizium selektiv auf den freigelegten Bereichen der Siliziumschicht 102 gewachsen,
wobei die Siliziumgebiete 108 mit einer spezifizierten
Dicke entsprechend den Entwurfserfordernissen gebildet werden. Danach
wir das Abstandselement 107 durch einen selektiven Ätzprozess, beispielsweise
unter Anwendung heißer
Phosphorsäure,
die eine ausgezeichnete Ätzselektivität von Siliziumdioxid
zu Silizium zeigt, entfernt. Während
dieses Ätzprozesses
kann auch der Rest 105 auf der Gateelektrode 103 entfernt
werden. Danach kann eine konventionelle Prozesssequenz ausgeführt werden,
wie dies auch für
Transistorbauteile der Fall ist, die keine zusätzlich selektiv aufgewachsenen
Siliziumgebiete 108 aufweisen, d. h. eine geeignete Anzahl
von Seitenwandabstandselementen kann gebildet werden, gefolgt von
geeignet gestalteten Implantationssequenzen, um damit ein erforderliches
Dotierprofil in der Siliziumschicht 102 zu erzeugen.
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1d zeigt
schematisch den Transistor 100 nach dem oben erwähnten Transistorherstellungsprozess,
wobei beispielsweise drei verschiedene Seitenwandabstandselemente
verwendet sind. In 1d ist ein erstes Seitenwandabstandselement 109,
das beispielsweise aus Siliziumdioxid gebildet ist, benachbart zu
der Oxidbeschichtung 106 angeordnet und weist eine geeignete
Dicke zum Profilieren der Dotierstoffkonzentration in der Nähe der Gateelektrode 103 während eines
nachfolgenden Implantationsprozesses auf. Ein zweites Abstandselement 110 ist
neben dem ersten Abstandselement 109, jedoch von diesem
durch eine zusätzliche
Beschichtung 106a getrennt, angeordnet, woran sich eine
Oxidbeschichtung 111 und ein drittes Abstandselement 112 anschließt. Die
Breite dieser Abstandselemente 109 und 112 ist
geeignet so gewählt,
um die gewünschten
Dotiererweiterungsgebiete 113 und die Drain- und Sourcegebiete 114 zu
erhalten, wodurch ein Kanalgebiet 115 zwischen den Erweiterungsgebieten 113 mit
einer spezifizierten Kanallänge 116 definiert
wird.
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Während der
Herstellung des Abstandselements 109, wenn dieses beispielsweise
aus Siliziumdioxid aufgebaut ist, wird die Beschichtung 106 typischerweise
von dem Oberflächenbereich
der Halbleiterschicht 102 weggeätzt. Daher wird für gewöhnlich die
zusätzliche
Beschichtung 106a vor der Herstellung des Abstandselements 110 gebildet.
Wenn das erste Abstandselement 109 Siliziumnitrid aufweist, wird
die Beschichtung 106 während
des anisotropen Ätzprozesses
für die
Herstellung des Abstandselements 109 bewahrt, jedoch mit
möglicherweise
einer inhomogenen Dicke auf Grund von durch die Ätzung hervorgerufenen Schäden. Daher
kann die verbleibende Beschichtung 106 entfernt werden
und die zusätzliche
Beschichtung 106a kann auch in diesem Falle aufgebracht
werden. Im Allgemeinen kann die Herstellung der Abstandselemente 109, 110 und 112 durch
gut etablierte Techniken für
Abstandselemente, wie sie beispielsweise mit Bezug zu dem Abstandselement 107 beschrieben
sind, erreicht werden, wobei die entsprechende Abstandselementsbreite durch
die entsprechenden Abscheidedicken der jeweiligen Schichten für die Abstandselemente,
die beispielsweise Siliziumnitrid aufweisen, gesteuert werden, wobei
die zusätzliche
Beschichtung 106a und die Oxidbeschichtung 111 die
erforderliche Ätzselektivität bei der
anisotropen Strukturierung der Abstandselemente liefern.
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Es
gilt also, der oben beschriebene Prozessablauf ermöglicht die
Ausbildung erforderlicher flacher PN-Übergänge in Form der Erweiterungsgebiete 113,
wobei dennoch ein geringer Kontaktwiderstand zu den Drain- und Sourcegebieten 114 erreicht wird,
indem die zusätzlich
selektiv aufgewachsenen Siliziumgebiete 108 vorgesehen
werden, die verwendet werden können,
um ein äußerst leitfähiges Metallsilizid
aufzunehmen, wobei der Silizidierungsvorgang die Erweiterungsgebiete 113 nicht
negativ beeinflusst, und wobei außerdem der Silizidierungsprozess
nicht durch die Tiefe der Erweiterungsgebiete 113 und der
Drain- und Sourcegebiete 114 beschränkt ist.
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Obwohl
der zuvor beschriebene Prozessablauf deutlich Verbesserungen bei
der Herstellung erhöhter
Drain- und Sourcegebiete liefert, erfordert der oben beschriebene
Prozessablauf eine Reihe zusätzlicher
Schritte, z. B. für
die Herstellung der wieder zu entfernenden Abstandselemente 107 im
Vergleich zu Bauteilen ohne erhöhte
Drain- und Sourcegebiete. Die zusätzliche Prozessschritte können jedoch
deutlich zu den Produktionskosten und ferner zum Risiko zur Erhöhung der
Defektrate des Herstellungsprozesses beitragen, wodurch die Produktionsausbeute sinkt.
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Die
Patentschrift
US 6
254 676 B1 offenbart die Herstellung eines Feldeffekttransistors
mit erhöhten
Source/Drain-Gebieten, wobei nach dem Bilden von Gateelektrode und
Seitenwandabstandselementen erhöhte
Source/Drain-Gebiete epitaxial gebildet werden. Anschließend werden
Erweiterungsgebiete unter Verwendung der Seitenwandabstandselemente
implantiert und, nach dem Aufbringen eines weiteren Seitenwandabstandshalterpaares,
werden tiefe Source/Drain-Gebiete implantiert.
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Die
Patentschrift
US 5 200
352 A offenbart einen Feldeffekttransistor mit LDD-Bereichen,
wobei unter Verwendung von Seitenwandabstandselementen zunächst erhöhte Source/Drain-Gebiete
gebildet werden und nach dem Entfernen zumindest von Teilen der
Seitenwandabstandselemente eine Source/Drain-Erweiterungsimplantation
(LDD) ausgeführt wird.
Nach dem Ausbilden weiterer Seitenwandabstandselemente wird dann
die Implantation der tiefen Source/Drain-Gebiete ausgeführt.
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Die
Patentschrift
US 6
555 437 B1 offenbart Verfahren zur Herstellung von MOSFETs
mit erhöhten
Source/Drain-Gebieten, wobei mehrere HALO-Implantationen vorgenommen
werden. Zunächst wird
die Gateelektrode strukturiert und anschließend werden die Source/Drain-Erweiterungsgebiete
implantiert. Nach dem Ausbilden von Seitenwandabstandselementen
werden die erhöhten
Source/Drain-Gebiete ausgebildet und die Implantation für die tiefen
Source/Drain-Gebiete ausgeführt.
Anschließend
werden die Seitenwandabstandselemente entfernt und mehrere HALO-Implantationen
ausgeführt.
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Die
Patentschrift
US 6 137
149 A offenbart ein Halbleiterbauteil mit erhöhten Source/Drain-Gebieten,
wobei die Source/Drain-Gebiete unter Verwendung von Seitenwandabstandselementen,
die zum Ausbilden der erhöhten
Source/Drain-Gebiete verwendet wurden, implantiert werden.
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Angesichts
dieser Situation besteht ein Bedarf für eine verbesserte Technik,
die die Herstellung erhöhter
Source- und Draingebiete ermöglicht,
wobei die Vorteile des obigen konventionellen Prozessablaufs beibehalten
bleiben, während
dennoch die Möglichkeit
zur Vereinfachung des Prozessablaufs gegeben ist.
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ÜBERBLICK ÜBER DIE
ERFINDUNG
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Die
vorliegende Erfindung vichtet sich an eine Technik, die die Herstellung
erhöhter
Drain- und Sourcegebiete mit einer reduzierten Anzahl von Prozessschritten
im Vergleich zu dem zuvor beschriebenen konventionellen Prozessablauf
ermöglicht.
Gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung wird ein Seitenwandabstandselement, das
als eine eptaxiale Wachstumsmaske benutzt wird, ebenfalls als eine
Implantationsmaske für das
laterale Profilieren einer Dotierstoffkonzentration während der
Ausbildung von Drain- und Sourcegebieten verwendet.
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Die
Aufgabe der vorliegenden Erfindung wird durch die Verfahren der
Ansprüche
1 und 12 gelöst.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird;
es zeigen:
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1a bis 1d schematisch
Querschnittsansichten eines konventionellen Transistorbauteils mit
erhöhten
Drain- und Sourcegebieten während
diverser Herstellungsstadien;
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2a und 2b schematisch
ein Halbleiterbauteil mit erhöhten
Drain- und Sourcegebieten, wobei zu entfernende Seitenwandabstandselemente als
eine Implantationsmaske gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung verwendet werden;
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3a bis 3c schematisch
ein Halbleiterbauteil mit erhöhten
Drain- und Sourcegebieten während
diverser Herstellungsstadien, wobei ein Offset- bzw. Versatzabstandselement
vor der Ausbildung zu entfernender Seitenwandabstandselemente gemäß weiterer
anschaulicher Ausführungsformen der
vorliegenden Erfindung gebildet wird;
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4a und 4b schematisch
ein Halbleiterbauteilelement mit erhöhten Drain- und Sourcegebieten,
wobei zu entfernende Seitenwandabstandselemente überätzt werden, um eine obere Oberfläche einer
Gateelektrode vor einem epitaxialen Wachstumsprozess freizulegen;
und
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5a und 5b schematisch
ein Halbleiterbauelement mit erhöhten
Drain- und Sourcegebieten, wobei die Größe der Seitenwandabstandselemente,
die zum selektiven epitaxialen Wachsen der erhöhten Drain- und Sourcegebiete
verwendet werden, vor einer Implantationssequenz in der Größe reduziert
werden.
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DETAILLIERTE BESCHREIBUNG
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Im
Allgemeinen basiert die vorliegende Erfindung auf dem Konzept, dass
ein Halbleiterelement mit erhöhten
Drain- und Sourcegebieten hergestellt wird, die durch ein selektives
epitaxiales Wachstum unter Verwendung von Seitenwandabstandselementen
einer Gateelektrode als epitaxiale Wachstumsmasken erhalten werden,
wobei diese Seitenwandabstandselemente zusätzlich als eine Implantationsmaske
für einen
oder mehrere Implantationsschritte beim Profilieren einer lateralen
Dotierstoffkonzentration verwendet werden. Durch das Verwenden der
Seitenwandabstandselemente sowohl für den epitaxialen Wachstumsschritt
und mindestens einen Implantationsschritt kann der konventionelle
Prozessablauf, der zuvor beschrieben ist, vereinfacht werden, wodurch
Produktionskosten verringert werden und auch die Möglichkeit
der Verbesserung der Produktionsausbeute auf Grund einer möglicherweise
reduzierten Defektrate gegeben ist.
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Mit
Bezug zu den Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen
der vorliegenden Erfindung detaillierter beschrieben.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauteilelements 200 mit
einem Substrat 201, das eine darauf ausgebildete Halbleiterschicht 202 besitzt.
Das Substrat 201 kann ein beliebiges geeignetes Halbleitersubstrat,
etwa ein Siliziumsubstrat, repräsentieren,
und kann in einer speziellen Ausführungsform ein SOI-(Silizium auf Isolator)Substrat
darstellen, da die SOI-Technologie als eine vielversprechende Schaltungsarchitektur
bei der Herstellung äußerst größenreduzierter CMOS-Logikschaltungen,
Speicherchips und dergleichen erachtet wird. Abhängig von dem verwendeten Substrat
kann die Halbleiterschicht 202 eine im Wesentlichen kristalline
Halbleiterschicht repräsentieren
oder einen Teil eines Halbleitersubstrats. Z. B. kann die Halbleiterschicht 202 in
Form einer Siliziumschicht mit einer Dicke im Bereich von ungefähr 5 bis 50
nm vorgesehen sein. Eine Gateelektrode 203, die beispielsweise
aus Polysilizium hergestellt ist, wenn Halbleiter auf Siliziumbasis
betrachtet werden, ist über
der Halbleiterschicht 202 gebildet, wobei eine Gateisolationsschicht 204 die
Gatelektrode 203 von der Halbleiterschicht 202 trennt.
Eine obere Oberfläche 203a der
Gateelektrode 203 ist von einer Deckschicht 205 bedeckt,
die beispielsweise aus Siliziumnitrid oder Siliziumoxynitrid aufgebaut
ist, während Seitenwände 203b der
Gateelektrode 203 von einer Beschichtung 206 bedeckt
sind, die auch einen Teil der Halbleiterschicht 202 abdeckt.
Seitenwandabstandselemente 207 sind benachbart zu der Beschichtung 206 ausgebildet
und besitzen eine Breite, d. h. die laterale Abmessung am Fuß der Seitenwandabstandselemente 207,
die als 207a bezeichnet ist. Schließlich sind epitaxial gewachsene
erhöhte Halbleitergebiete 208 benachbart
zu den Seitenwandabstandselementen 207 ausgebildet.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauteils 200,
wie es in 2a gezeigt ist, kann im Prinzip
die gleichen Prozessschritte aufweisen, wie sie bereits mit Bezug
zu den 1a bis 1c beschrieben
sind. Im Gegensatz zu dem konventionellen Prozessablauf wird jedoch
während
der Herstellung der Seitenwandabstandselemente 207 deren
Breite 207a so eingestellt, um den gewünschten lateralen Abstand zu
der Gateelektrode 203 in einer nachfolgenden Implantationssequenz,
die durch 220 bezeichnet ist, herzustellen. D. h., da die
Abstandselementsbreite 207a in präziser Weise während des
Abscheidens einer Abstandsschicht einstellbar ist, die nachfolgend
mittels eines anisotropen Ätzprozesses
strukturiert wird, ist die entsprechende Profilierung der Dotierstoffkonzentration
mittels der Abstandsbreite 207a in ähnlicher Weise gut steuerbar,
wie dies mit Bezug zu 1d beschrieben ist. Folglich
wird ein laterales Dotierstoffprofil mittels der Ionenimplantation 220 erreicht,
wodurch diese Source- und Draingebiete 214 gebildet werden,
wie dies für
das spezifizierte Transistorverhalten erforderlich ist. Die Implantationsparameter,
etwa die Implantationsenergie und die Implantationsdosis, können für eine gegebene
Transistorentwurfsstruktur im Vergleich zu dem konventionellen Prozessablauf
unterschiedlich gewählt
werden, um damit die zusätzliche blockierende
Wirkung der Deckschicht 205 zu berücksichtigen, die noch die obere
Oberfläche 203a der
Gateelektrode 203 bedeckt, wohingegen im konventionellen
Falle die Gateelektrode 203 direkt dem Ionenbeschuss ausgesetzt
ist. Daher kann die Energie der Implantation 220 entsprechend
angepasst werden, was mittels entsprechender Simulationsberechnungen
gut erreicht werden kann, wobei die Dicke der Deckschicht 205 und
deren Materialzusammensetzung berücksichtigt wird. In anderen
Ausführungsformen
können die
Dosis oder die Dosis und die Energie angepasst werden, um damit
die zusätzliche blockierende
Wirkung der Deckschicht 205 zu kompensieren. In ähnlicher
Weise können
Ausheizzyklen, die später
zum Aktivieren der implantierten Dotierstoffe und zum zumindest
teilweise Ausheilen von implantationsinduzierten Gitterschäden ausgeführt werden,
ebenso bei Bedarf auf die neu ausgewählten Implantationsparameter
angepasst werden.
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Es
sollte beachtet werden, dass das Halbleiterbauelement 200 ein
beliebiges Transistorelement repräsentieren soll, etwa einen
P-Kanal-Transistor und einen N-Kanal-Transistor, wobei typischerweise unterschiedliche
Implantationsprozesse für
unterschiedliche Transistorarten erforderlich sind. D. h. die Implantation 220 kann
eine P-Implantation repräsentieren,
wobei Bauteilbereiche, die N-Transistorelemente enthalten, durch
eine geeignete Lackmaske abgedeckt sind, wohingegen während einer
entsprechenden Implantation für
N-Transistorelemente, die Gebiete mit P-Transistorelementen durch eine entsprechende
Lackmaske bedeckt sind.
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Nach
dem Ende der Implantation 220 kann das Seitenwandabstandselement 207 entfernt
werden, möglicherweise
gleichzeitig mit der Deckschicht 205, beispielsweise durch
heiße
Phosphorsäure, wenn
die Seitenwandabstandselemente 207 und die Deckschicht 205 im
Wesentlichen aus Siliziumnitrid aufgebaut sind.
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2b zeigt
schematisch das Halbleiterbauelement 200 nach dem Entfernen
der Abstandselemente 207 und der Deckschicht 205,
wobei ein Offset-Abstandselement 209 darauf ausgebildet
ist. Das Offset-Abstandselement 209 kann in Form einer
Siliziumdioxidschicht mit einer geeigneten Dicke vorgesehen werden,
um damit den gewünschten
Versatz zu der Gateelektrode 203 beim lateralen Profilieren der
Dotierstoffkonzentration in der Halbleiterschicht 202 bereitzustellen.
Wie in 2b gezeigt ist, wird ein weiterer
Implantationsprozess 221 ausgeführt, um Erweiterungsgebiete 213 zu
schaffen, die mit den tiefen Source- und Draingebieten 214 verbunden sind.
In anderen Ausführungsformen
kann die Dotierstoffprofilierung mittels der Seitenwandabstandselement 207 und
den Offset-Abstandselementen 209 als nicht ausreichend
für das
laterale Profilieren der Dotierstoffkonzentration erachtet werden.
Daher können
ein oder mehrere zusätzliche
Seitenwandabstandselemente ausgebildet werden, wie dies beispielsweise
mit Bezug zu 1d erläutert ist, um damit ein gewünschtes
laterales Dotierstoffprofil in der Halbleiterschicht 202 zu
erhalten, wodurch das gewünschte
Transistorverhalten erzeugt wird. Nach der Beendigung der Implantationssequenz 221,
an die sich weitere Herstellungsschritte für Seitenwandabstandselemente
und Implantationszyklen anschließen können, wird ein entsprechender
Ausheizzyklus durchgeführt,
um die Dotierstoffe zu aktivieren und um zumindest teilweise durch
die Implantation hervorgerufene Schäden in den erhöhten Halbleitergebieten 208 und
der Halbleiterschicht 202 zu rekristallisieren. Danach
kann das Halbleiterbauelement 200 fertiggestellt werden,
wie dies auch mit Bezug zu 1d beschrieben
ist.
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Unabhängig von
der Prozesssequenz zur Fertigstellung des Bauteils 200 verringert
das Anwenden der zu entfernenden Seitenwandabstandselemente 207 als
Implantationsmasken während
der Implantation 220 die Anzahl der Prozessschritte, d.
h. die Anzahl der Herstellungsprozesse für Abstandselemente, um mindestens
1 im Vergleich zu einem konventionell hergestellten Halbleiterelement
mit den gleichen Transistoreigenschaften. Folglich können die
Produktionskosten gesenkt werden und das Risiko für das Erzeugen
von Defekten während
der Sequenz für
die Abstandselementsherstellung wird ebenso deutlich verringert.
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Mit
Bezug zu den 3a bis 3c werden nunmehr
weitere anschauliche Ausführungsformen der
vorliegenden Erfindung detaillierter beschrieben.
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In 3a umfasst
ein Halbleiterbauelement 300 ein Substrat 301 und
eine darauf gebildete Halbleiterschicht 302. Hinsichtlich
des Substrats 301 und der Halbleiterschicht 302 gelten
die gleichen Kriterien, wie sie bereits mit Bezug zu den 1a und 2a beschrieben
sind. Das Bauteil 300 umfasst ferner eine Gateelektrode 303,
die auf einer Gateisolationsschicht 304 ausgebildet ist,
die die Gateelektrode 303 von der Halbleiterschicht 302 trennt.
Eine obere Oberfläche 303a der
Gateelektrode 303 ist von einer Deckschicht 305 bedeckt,
während
eine Offset-Abstandsschicht 309 die Deckschicht 305 und Seitenwände 303b der
Gatelektrode 303 sowie eine Oberfläche der Halbleiterschicht 302 bedeckt.
Die Offset-Abstandsschicht 309 ist im Wesentlichen konform
ausgebildet und besitzt eine Dicke 309a, die entsprechend
den Prozesserfordernissen für
einen Implantationsprozess zur Herstellung von Erweiterungsgebieten
in nachfolgenden Implantationsprozessen ausgewählt ist. D. h., die Dicke 309a ist
so gewählt,
um im Wesentlichen einer Dicke der Offset-Abstandselemente 109 zu entsprechen,
die 1d beschrieben sind, wenn beide Bauelemente entsprechend
den gleichen Entwurfskriterien herzustellen sind.
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Das
Bauteil 300 umfasst ferner Seitenwandabstandselemente 307 mit
einer Breite 307a, die so gestaltet ist, um den erforderlichen
Versatz zu der Gatelektrode 303 herzustellen, wenn tiefe
Source- und Draingebiete mittels Ionenimplantation gebildet werden.
In Hinblick auf die Größe der Abstandselementsbreite 307a gelten
die gleichen Kriterien, wie sie bereits mit Bezug zu den Seitenwandabstandselementen 207 in 2a dargelegt
sind.
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Das
Bauteil 300 kann entsprechen dem konventionellen Prozessablauf
hergestellt werden, wie dies mit Bezug zu 1a beschrieben
ist, um das Substrat 301, die Halbleiterschicht 302,
die Gateisolationsschicht 304 und die Gateelektrode 303 mit
der darauf ausgebildeten Deckschicht 305 zu bilden. Im Gegensatz
zum konventionellen Prozessablauf wird danach die Offset-Abstandsschicht 309,
die beispielsweise aus Siliziumdioxid aufgebaut ist, hergestellt
durch beispielsweise plasmaunterstützte chemische Dampfabscheidung,
wobei in einigen Ausführungsformen
es vorteilhaft hinsichtlich einer erhöhten Zuverlässigkeit der Gateisolationsschicht 304 sein kann,
eine dünne
Oxidbeschichtung (nicht gezeigt) durch Oxidieren des Bauteils 300 vor
dem Abscheiden der Offset-Abstandsschicht 309 zu bilden.
In anderen Ausführungsformen
kann die Beschichtung 309 vollständig durch Oxidation hergestellt
werden, wobei die Verringerung der Gatelänge, d. h. die laterale Abmessung
in 3a, der Gatelektrode 303 bei der lithographischen
Strukturierung der Gateelektrode 303 berücksichtigt
werden kann. In diesem Falle wird die Beschichtung 309 im
Wesentlichen nicht auf der Deckschicht 305 gebildet. Anschließend kann eine
Abstandsschicht (nicht gezeigt), die beispielsweise aus Siliziumnitrid
aufgebaut ist, abgeschieden und einem anisotropen Ätzprozess
unterworfen werden, um die Seitenwandabstandselemente 307 zu bilden,
wobei in einer speziellen Ausführungsform der
anisotrope Ätzprozess
solange weitergeführt wird,
bis ein oberer Seitenwandbereich 309b der Offset-Abstandsschicht 309 freigelegt
ist. Während
des anisotropen Ätzprozesses
stoppt die Offset-Abstandsschicht 309 zuverlässig den
anisotropen Ätzprozess.
Danach werden freigelegte Bereiche der Offset-Abstandsschicht 309 entfernt,
beispielsweise durch Fluorwasserstoff (HF), wenn die Offset-Abstandsschicht 309 Siliziumdioxid
aufweist und freigelegte Bereiche der Halbleiterschicht 302 können dann
beliebigen Vorreinigungsprozessen unterzogen werden, um Materialreste,
insbesondere Oxidreste, vor einem epitaxialen Wachstumsprozess zu
entfernen.
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3b zeigt
schematisch das Halbleiterbauelement 300 nach Beendigung
eines epitaxialen Wachstumsprozesses, um erhöhte Halbleitergebiete 308 benachbart
zu den Seitenwandabstandselementen 307 zu bilden. Danach
wird das Bauteil 300 einer Ionenimplantation 320 unterzogen,
wodurch tiefe Source- und Draingebiete 314 in der Halbleiterschicht 302 gebildet
werden, wobei die Seitenwandabstandselemente 307 als eine
Implantationsmaske in ähnlicher
Weise dienen, wie dies bereits mit Bezug zu 2a beschrieben
ist. Die Parameter der Implantation 320 können so
angepasst werden, wie dies mit Bezug zu 2a beschrieben
ist, um somit die Deckschicht 305 zu berücksichtigen,
die die Gateelektrode 303 während der Implantation 320 abdeckt.
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3c zeigt
schematisch das Bauteil 300, wobei die Seitenwandabstandselemente 307 und
die Deckschicht 305 entfernt sind und wobei Erweiterungsgebiete 313 benachbart
zu den Drain- und Sourcegebieten 314 ausgebildet sind.
Das Entfernen des Seitenwandabstandselements 307 und der Deckschicht 305 kann
in ähnlicher
Weise wie in dem konventionellen Prozess, beispielsweise durch einen selektiven Ätzprozess
unter Verwendung von heißer Phosphorsäure, wenn
die Seitenwandabstandselemente 307 und die Deckschicht 305 im
Wesentlichen Siliziumnitrid aufweisen, erreicht werden. Danach wird
das Bauelement 300 einem weiteren Implantationsprozess 321 unterzogen,
um die Erweiterungsgebiete 313 zu bilden. Die weitere Herstellungssequenz kann
so fortgeführt
werden, wie dies Bezug zu 1d beschrieben
ist, d. h. es kann ein weiteres Seitenwandabstandselement (nicht
gezeigt) hergestellt und ein weiterer Implantationsprozess kann ausgeführt werden,
wenn ein höheres
Maß an
lateraler Profilierung der Erweiterungsgebiete 313 erforderlich
ist. In anderen Fällen
kann das laterale Dotierprofil, wie es in 3c gezeigt
ist, ausreichend sein, um das gewünschte Transistorverhalten
zu erreichen und ein weiteres Seitenwandabstandselement kann ausgebildet
werden, um als eine Maske für
einen nachfolgenden Silizidierungsprozess beim Herstellen eines
Matallsilizidgebiets in der Gateelektrode 303 und den erhöhten Halbleitergebieten 308 zu
dienen. In jedem Falle verringert das Verwenden der Seitenwandabstandselemente 307 als
eine Implantationsmaske und zusätzlich
das Ausbilden der Offset-Abstandsschicht 309 mit der erforderlichen
Dicke 309a deutlich die Anzahl der erforderlichen Prozessschritte
beim Erhalten eines gewünschten
lateralen Dotierstoffprofils in der Halbleiterschicht 302.
Somit können reduzierte
Produktionskosten und eine verbesserte Ausbeute erreicht werden.
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Mit
Bezug zu den 4a und 4b werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung beschrieben, wobei ein zusätzliches Halbleitergebiet auf
einer Gateelektrode aufgewachsen wird, was in einigen Fällen als geeignet
erachtet werden kann.
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In 4a umfasst
ein Halbleiterbauelement 400 ein Substrat 401 und
eine Halbleiterschicht 402 mit den gleichen Eigenschaften,
wie sie bereits mit Bezug zu den 1a, 2a und 3a beschrieben
sind. Ferner weist das Bauteil 400 eine Gateelektrode 403 auf,
die auf einer Gateisolationsschicht 404 ausgebildet ist,
die wiederum die Gateelektrode 403 von der Halbleiterschicht 402 trennt.
Eine Beschichtung 406 ist an den Seitenwänden der
Gateelektrode 403 gebildet. Seitenwandabstandselemente 407 sind benachbart
zu der Beschichtung 406 ausgebildet, wobei eine Höhe der Abstandselemente 407 kleiner als
eine Höhe
der Gateelektrode 403 ist. Epitaxial gewachsene Halbleitergebiete 408 sind
benachbart zu den Seitenwandabstandselementen 407 ausgebildet und
ein entsprechendes epitaxial gewachsenes Halbleitergebiet 418 ist
auf der Gateelektrode 403 gebildet und repräsentiert
somit einen Teil davon. Des weiteren sind tiefe Source- und Draingebiete 414 in
der Halbleiterschicht 402 gebildet.
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Ein
typischer Prozessablauf kann im Wesentlichen die gleichen Prozessschritte
aufweisen, wie sie zuvor mit Bezug zu den 1a, 2a und 3a beschrieben
sind, wobei zusätzlich
eine Deckschicht (nicht gezeigt), die auf der Oberseite der Gateelektrode 403 gebildet
ist, während
oder nach dem Prozess zur Herstellung der Seitenwandabstandselemente 407 entfernt
wird. In einer Ausführungsform
kann die Entfernung der Deckschicht erreicht werden, indem der anisotrope Ätzprozess
zur Herstellung der Seitenwandabstandselemente 407 fortgesetzt
wird, bis die obere Oberfläche
der Gateelektrode 403 im Wesentlichen vollständig freigelegt ist.
Da typischerweise eine Breite 407a der Seitenwandabstandselemente 407 größer als
eine Dicke der Deckschicht ist, wird die Gateelektrode 403 freigelegt,
bevor die Oberfläche
der Halbleiterschicht 402 freigelegt ist. Somit kann der
weitergehende anistrope Prozess Material von der Gateelektrode 403 abtragen,
was jedoch akzeptabel sein kann, da während eines nachfolgenden epitaxialen
Wachstumsprozesses das Halbleitergebiet 418 den Materialverlust
während
des anisotropen Ätzprozesses überkompensieren
kann.
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In
einer weiteren anschaulichen Ausführungsform werden die Seitenwandabstandselemente 407 gemäß dem konventionellen
Prozessablauf mit im Wesentlichen der gleichen Höhe wie die Gateelektrode 403 gebildet,
wobei hinterher die Deckschicht mittels eines selektiven isotropen Ätzprozesses,
beispielsweise unter Anwendung heißer Phosphorsäure, entfernt
wird, wodurch auch die Größe der Seitenwandabstandselemente 407 verringert
wird, wie dies in 4a gezeigt ist. Somit ist ein
Materialabtrag der Gateelektrode 403 während des isotropen Ätzprozesses
auf Grund der hohen Selektivität
vernachlässigbar
und das epitaxial gewachsene Gebiet 418 erhöht wirksam
die Abmessungen der Gateelektrode 403. In einer Ausführungsform
kann die Höhe
der Gateelektrode 403 in der ursprünglich abgeschiedenen Form
so gewählt
werden, dass dies in Verbindung mit der Dicke des epitaxial gewachsenen
Gebietes 418 zu der gewünschten
Gesamtentwurfshöhe
für die
Gateelektrode 403 führt.
Somit kann das Strukturieren der Gateelektrode 403 mit
der anfänglich
reduzierten Höhe
effizienter ausgeführt
werden, da lediglich ein dünneres
Gateelektrodenmaterial durch die komplexen Photolithographie- und
anistropen Ätztechniken
strukturiert werden muss. Während einer
nachfolgenden Ionenimplantation 420, wobei die Seitenwandabstandselemente 407 als
eine Implantationsmaske verwendet werden, können ferner im Wesentlichen
die gleichen Implantationsparameter angewendet werden, da nunmehr
die effektive Höhe
der Gatelektrode 403 einschließlich des epitaxial gewachsenen
Gebietes 418 so gewählt
werden können,
um der Höhe
der Gateelektrode 103 in 1c zu
entsprechen, wenn der gleiche Bauteilaufbau betrachtet wird. Nach
Beendigung der Ionenimplantation 420 zum Herstellen der
Source- und Draingebiete 414 werden die Seitenwandabstandselemente 407 entfernt,
beispielsweise durch einen selektiven Ätzprozess mit heißer Phosphorsäure, oder diese
können
in anderen Ausführungsformen
weiter in der Größe reduziert
werden mittels eines anisotropen oder isotropen Ätzprozesses.
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4b zeigt
schematisch das Bauelement 400, wobei die Seitenwandabstandselemente
eine verringerte Größe aufweisen,
die als 407r bezeichnet ist. Des weiteren wird das Bauteil 400 der
Einwirkung einer weiteren Ionenimplantation 421 ausgesetzt,
um Erweiterungsgebiete 413 benachbart zu den Drain- und
Sourcegebieten 414 zu bilden. Während der Ionenimplantation 421 dienen
die größenreduzierten Abstandselemente 407r als
eine Implantationsmaske, wobei das Maß an innenblockierender Wirkung durch
das Maß an
Größenreduzierung,
die beispielsweise mittels eines isotropen Ätzprozesses erreicht wurde,
einstellbar ist. In anderen Ausführungsformen können die
Seitenwandabstandselemente 407, wie sie in 4a gezeigt
sind, vollständig
vor der Implantation 421 entfernt werden, die dann mittels
eines zusätzlich
ausgebildeten Offset-Abstandselements (nicht
gezeigt) oder beliebigen weiteren zusätzlichen Seitenwandabstandselementen
(nicht gezeigt) ausgeführt
werden kann, wie dies in dem konventionellen Prozessablauf oder
mit Bezug zu 2b beschrieben ist. Des weiteren
sollte erwähnt
werden, dass die in den 4a und 4b gezeigten
Ausführungsformen
in einfacher Weise mit den Ausführungsformen
kombinierbar sind, die in den 3a bis 3c gezeigt
und in Bezug auf diese Figuren beschrieben sind. D. h., die Beschichtung 406 kann
mit einer erforderlichen Dicke so gebildet werden, um als ein Offset-Abstandselement während beispielsweise der
Ionenimplantation 421 nach dem Entfernen oder der Größenreduzierung
des Seitenwandabstandselements 407 zu dienen.
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Nach
der Implantation 421 kann der Herstellungsprozess fortgesetzt
werden, indem beispielsweise die Abstandselemente 407r vollständig entfernt
werden, oder indem deren Größe weiterhin
verringert wird und eine weitere Implantation ausgeführt wird,
um ein komplexeres laterales Dotierprofil zu erreichen. Unabhängig von
dem weiteren ausgewählten
Prozessablauf wird eine deutliche Reduzierung der Prozessschritte
und damit der Produktionskosten in Verbindung mit einem kleineren
Risiko für
die Erzeugung von Defekten erreicht mittels der in 4a und 4b gezeigten
Ausführungsformen,
wobei auf Grund des Gebietes 418 eine vergrößerte Gatefläche bereitgestellt
wird, oder wobei gut etablierte Implantationsparameter angewendet
werden können.
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Mit
Bezug zu den 5a und 5b werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung beschrieben.
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In 5a umfasst
ein Halbleiterbauelement 500 ein Substrat 501 und
eine darauf ausgebildete Halbleiterschicht 502. Eine Gateelektrode 503 ist
auf einer Gateisolationsschicht 504 ausgebildet, die die Gateelektrode 503 von
der Halbleiterschicht 502 trennt. Eine Beschichtung 506 trennt
ein Seitenwandabstandselement 507 von der Gateelektrode 503.
Eine Deckschicht 505 bedeckt eine obere Oberfläche der
Gateelektrode 503. Schließlich sind erhöhte Halbleitergebiete 508 benachbart
zu den Seitenwandabstandselementen 507 ausgebildet. Hinsichtlich
der Konfiguration der einzelnen Komponenten sowie dem Herstellungsprozess
für das
Bauelement 500 gelten die gleichen Kriterien, wie sie bereits
mit Bezug zu den vorhergehenden Ausführungsformen und mit Bezug
zu dem konventionellen Prozessablauf erläutert sind. Anders als beim
konventionellen Prozessablauf wird jedoch das Bauteil 500 einer
reaktiven Umgebung ausgesetzt, um damit die Deckschicht 505 vor
dem Ausführen
einer Ionenimplantation zu entfernen. Dazu kann ein anisotroper Ätzprozess
ausgeführt
werden, um die Deckschicht 505 zu entfernen und um ferner
die Größe der Seitenwandabstandselemente 507 zu
verringern, ohne im Wesentlichen deren Breite zu beeinflussen. Während des
anisotropen Ätzprozesses
zum Entfernen der Deckschicht 505 kann auch ein gewisser
Anteil des Halbleitermaterials von den epitaxial gewachsenen Gebieten 508 entfernt
werden, wobei ein entsprechender Materialabtrag zuvor durch entsprechendes Erhöhen der
Abscheidedicke während
des epitaxialen Wachstumsprozesses berücksichtigt werden kann. In
einer weiteren anschaulichen Ausführungsform kann die Gateelektrode 503 freigelegt
werden, indem die Deckschicht 505 in einem isotropen Ätzprozess
unter Verwendung von beispielsweise heißer Phosphorsäure entfernt
wird, wobei auch die Größe der Seitenwandabstandselemente 507 verringert
wird.
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5b zeigt
schematisch das Bauelement 500 nach dem Entfernen der Deckschicht 505,
wobei Seitenwandabstandselemente mit geringeren Abmessungen, die
durch 507r bezeichnet sind, geschaffen werden. In der in 5b gezeigten
Ausführungsform
wird die Reduzierung der Größe durch
einen isotropen Ätzprozess
erreicht, wodurch auch eine anfängliche
Breite der Abstandselemente 507r, die als 507a bezeichnet
sind, verringert wird. Ferner sind Source- und Draingebiete 514 und
entsprechende Erweiterungsgebiete 513 durch einen entsprechend
gestalteten Impiantationsprozess 520 gebildet. Da die Seitenwandabstandselemente 507r mit der
reduzierten Größe 507a als
eine Implantationsmaske verwendet werden, kann ein verbessertes
laterales Dotierprofil für
eine gegebene Bauteilkonfiguration erhalten werden, wenn die gleichen
Implantationsparameter wie in dem konventionellen Prozessablauf
verwendet werden. D. h., die reduzierte blockierende Wirkung der
Seitenwandabstandselemente 507r im Vergleich zu den Seitenwandabstandselementen
mit einer Höhe
entsprechend der Gateelektrode 503 führt zur Bildung der Erweiterungsgebiete 513 während der
Herstellung der Drain- und Sourcegebiete 514, während die
Situation für
die Gateelektrode 503 identisch zum konventionellen Prozess
auf Grund der Entfernung der Deckschicht 505 vor der Implantation 520 bleibt.
Die blockierende Wirkung der Seitenwandabstandselemente 507r und
damit die gewünschte
profilbildende Wirkung kann eingestellt werden, indem der Ätzprozess
zum Entfernen der Deckschicht 505 entsprechend gesteuert
wird. In anderen Ausführungsformen
kann die Größenreduzierung
der Abstandselemente 507 während dem Entfernen der Deckschicht 505 vernachlässigbar sein,
wenn ein anisotroper Ätzprozess
angewendet wird, so dass im Wesentlichen die gleiche Profilierung
wie im konventionellen Falle erreicht wird.
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Danach
kann der Herstellungsprozess fortgesetzt werden, indem die Größe der Seitenwandabstandselemente 507r weiter
verringert wird und indem eine weitere Implantationssequenz ausgeführt wird,
um damit das Dotierstoffprofil des Erweiterungsgebiets 513 zu
verbessern, oder in anderen Ausführungsformen
kann das Abstandselement 507r vollständig entfernt werden und eine
weitere Profilierung der Dotierstoffkonzentration kann ausgeführt werden,
wie dies zuvor beschrieben ist. Es sollte beachtet werden, dass
die vorstehenden Ausführungsformen
in einfacher Weise mit den zuvor beschriebenen Ausführungsformen
kombinierbar sind, wenn dies als geeignet erachtet wird. Beispielsweise
kann die Beschichtung 506 in ähnlicher Weise wie die Abstandschicht 309,
die in den 3a bis 3c gezeigt
ist, gebildet werden, wodurch die Anzahl der erforderlichen Prozessschritte
beim Erhalten eines gewünschten
Dotierstoffprofils für
die Erweiterungsgebiete 513 und die Drain- und Sourcegebiete 514 verringert
wird. In anderen Ausführungsformen
können die
Abstandselemente 507 und die Implantation 520 ausreichend
sein, um das erforderliche Transistorverhalten zu erreichen oder
die Abstandselemente 507r können vor einer nachfolgenden
Implantation weiter in der Größe reduziert
werden, wobei die Reste der Abstandselemente 507r dann
beibehalten werden können
und während
eines nachfolgenden Silizidierungsprozesses benutzt werden können, wobei obere
Seitenwandbereiche der Gateelektrode 503 dann vorteilhafterweise
auch für
den Silizidierungsprozess verfügbar
sind, wodurch der Gateelektrode 503 eine erhöhte Leitfähigkeit
verliehen wird.
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Es
gilt also, die vorliegende Erfindung ermöglicht die Herstellung erhöhter Halbleitergebiete benachbart
zu einer Gateelektrodenstruktur, wobei der Prozessablauf im Vergleich
zu dem konventionellen Prozessablauf effizienter gestaltet werden
kann, indem mindestens ein Herstellungsprozess für Seitenwandabstandselemente
weggelassen werden kann, indem Seitenwandabstandselemente sowohl für einen
lokalen epitaxialen Wachstumsschritt für die erhöhten Source- und Draingebiete
und für
mindestens eine Implantationssequenz zum Profilieren der lateralen
Dotierstoffkonzentration verwendet werden.