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Gebiet der vorliegenden Erfindung
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Die vorliegende Erfindung betrifft allgemein integrierte Schaltungen und betrifft insbesondere modernste integrierte Schaltungen mit Transistorstrukturen unterschiedlicher Schwellwertspannungen.
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Beschreibung des Stands der Technik
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Der Herstellungsvorgang für integrierte Schaltungen wird auf diverse Arten verbessert, wobei dies durch die beständigen Bestrebungen unterstützt wird, die Strukturgrößen der einzelnen Schaltungselemente zu verringern. Ein wichtiger Aspekt bei der Entwicklung integrierter Schaltungen mit erhöhter Packungsdichte und verbessertem Leistungsverhalten ist die Größenreduzierung von Transistoren, etwa von MOS-Transistoren, so dass die Anzahl an Transistoren erhöht werden kann, um damit das Leistungsverhalten moderner CPU's und dergleichen im Hinblick auf Arbeitsgeschwindigkeit und Funktionsvielfalt zu verbessern. Ein wichtiger Aspekt bei der Herstellung von Feldeffekttransistoren mit geringeren Abmessungen ist die Verringerung der Länge der Gateelektrode, die den Aufbau eines leitenden Kanals steuert, der das Sourcegebiet und das Draingebiet des Transistors voneinander trennt. Die Source/Drain-Gebiete des Transistors sind leitende Halbleitergebiete mit Dotiermitteln mit einer inversen Leitfähigkeitsart im Vergleich zu den Dotierstoffen in dem umgebenden kristallinen aktiven Gebiet, das auch als Substrat- oder Wannengebiet bezeichnet wird.
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Obwohl die Verringerung der Gatelänge notwendig ist, um kleinere und schnellere Transistoren zu erhalten, erweist es sich dennoch, dass eine Vielzahl von Problemen zusätzlich auftreten, um eine geeignete Transistorfunktion bei geringerer Gatelänge aufrecht zu erhalten. Beispielsweise können sogenannte Kurzkanaleffekte für Transistoren mit geringen Abmessungen auftreten, woraus sich eine reduzierte Steuerbarkeit des Kanalgebiets ergibt, was zu erhöhten Leckströmen und allgemein einem beeinträchtigten Transistorverhalten führen kann. Eine herausfordernde Aufgabe in dieser Hinsicht ist daher das Bereitstellen geeignet gestalteter Übergangsgebiete in Form flacher Übergänge zumindest in der Nähe des Kanalgebiets, d. h. den Source- und Draingebieten, die dennoch eine moderat hohe Leitfähigkeit besitzen, so dass der Widerstand bei der Leitung der Ladungsträger von dem Kanal zu einem entsprechenden Kontaktbereich der Drain- und Sourcegebiete auf einem relativ geringen Niveau bleibt, wobei auch die parasitäre Drain/Source-Kapazität und das elektrische Feld zu berücksichtigen sind. Das Erfordernis für flache Übergänge mit einer relativ hohen Leitfähigkeit bei gleichzeitiger Bereitstellung einer adäquaten Kanalsteuerung wird üblicherweise erfüllt, indem eine Ionenimplantationssequenz auf der Grundlage einer Abstandshalterstruktur ausgeführt wird, so dass eine hohe Dotierstoffkonzentration mit einem Profil erhalten, das lateral und der Tiefe variiert. Das Einführen einer hohen Dosis an Dotierstoffen in einem kristallinen Substratbereich erzeugt jedoch schwere Schäden in der Kristallstruktur und daher sind ein oder mehrere Ausheizzyklen typischerweise zum Aktivieren der Dotierstoffe erforderlich, d. h. zum Anordnen der Dotierstoffe an Kristallplätzen und Ausheilen der schweren Gitterschäden. Die elektrisch wirksame Dotierstoffkonzentration ist jedoch durch die Fähigkeit der Ausheizprozesse begrenzt, die Dotiermittel tatsächlich elektrisch zu aktivieren. Dies ist wiederum durch die Festkörperlöslichkeit der Dotiermittel in dem Siliziumkristall und durch die Temperatur und die Dauer des Ausheizprozesses begrenzt, die mit den Prozesserfordernissen verträglich sein müssen. Neben der Dotierstoffaktivierung und dem Ausheilen von Kristallschäden kann ferner eine Dotierstoffdiffusion während des Ausheizens auftreten, was zu einem „Verschmieren” des Dotierstoffprofils führen kann. Dieser Effekt kann in einigen Fällen für das Festlegen kritischer Transistoreigenschaften vorteilhaft sein, etwa dem Grad der Überlappung zwischen den Erweiterungsgebieten und der Gateelektrode und auch für die Reduzierung der Gesamtkapazität der pn-Übergänge, indem die Tiefe der tiefen Drain- und Sourcebereiche vergrößert wird, beispielsweise in SOI-Bauelementen, in denen sich die Drain- und Sourcebereiche bis hinab zu der vergrabenen isolierenden Schicht mit einer hohen Konzentration erstrecken. Daher sind für modernste Transistoren die Positionierung, die Formgebung und das Beibehalten eines gewünschten Dotierstoffprofils wichtige Eigenschaften zum Festlegen des endgültigen Leistungsverhaltens des Bauelements, da der gesamte Reihenwiderstand des leitenden Weges zwischen den Drain- und Sourcekontakten sowie die Steuerbarkeit des Kanalgebiets einen wichtigen Aspekt zum Bestimmen des Transistorleistungsvermögens darstellen.
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Ferner werden andere wichtige Transistoreigenschaften gegenwärtig auf der Grundlage des komplexen Dotierstoffprofils in den aktiven Gebieten der Transistoren eingestellt. Beispielsweise ist die Schwellwertspannung eines Transistors, d. h. die Spannung, die zwischen der Gateelektrode und dem Sourceanschluss des Transistors angelegt wird, und bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, eine wichtige Transistoreigenschaft, die das Transistorleistungsvermögen wesentlich beeinflusst. Typischerweise ist die voranschreitende Verringerung der kritischen Abmessungen der Transistoren auch mit einer stetigen Verringerung der Versorgungsspannung elektronischer Schaltungen verknüpft. Folglich muss bei Transistoren mit hohem Leistungsvermögen die entsprechende Schwellwertspannung ebenfalls verringert werden, um damit einen gewünschten Sättigungsstrom bei einer reduzierten Gatespannung zu erreichen, da die geringere Versorgungsspannung auf den verfügbaren Spannungshub zum Steuern des Kanals des Transistors verringert. Jedoch kann die Verringerung der Schwellwertspannung, was typischerweise zu bewerkstelligen ist durch geeignetes Dotieren des Wannengebiets des Transistors in Verbindung mit komplexen Halo-Implantationsprozessen, die so gestaltet sind, dass der geeignete Dotierstoffgradient an den PN-Übergängen erreicht wird und dass die gesamte Leitfähigkeit des Kanalgebiets in geeigneter Weise erreicht wird, ebenfalls die statischen Leckströme der Transistoren beeinflussen. D. h., durch Absenken der Schwellwertspannung steigt typischerweise der Sperrstrom der Transistoren an, wodurch zu einer insgesamt höheren Leistungsaufnahme integrierter Schaltungen beigetragen wird, die Millionen entsprechender Transistoren aufweisen kann. Zusätzlich zu den erhöhten Leckströmen, die durch extrem dünne Gatedielektrikumsmaterialien hervorgerufen werden, kann die statische Leistungsaufnahme zu einer inakzeptablen hohen Leistungsaufnahme führen, was nicht mehr mit den Wärmeabfuhreigenschaften integrierter Schaltungen verträglich ist, die für Allgemeinzwecke vorgesehen sind. In einem Versuch, die gesamten statischen Leckströme auf einem akzeptablen Niveau zu halten, werden typischerweise komplexe Schaltungen so gestaltet, dass geschwindigkeitskritische Pfade ermittelt werden und dass Transistoren der geschwindigkeitskritischen Pfade selektiv so hergestellt werden, dass diese eine geringe Schwellwertspannung besitzen, während weniger kritische Signalpfade auf der Grundlage von Transistoren mit höheren Schwellwertspannungen realisiert werden, wodurch statische Leckströme verringert werden, wobei jedoch auch die Schaltgeschwindigkeit dieser Transistoren reduziert wird. Beispielsweise werden in modernen zentralen Recheneinheiten (CPU's) diverse unterschiedliche „Leistungsvarianten” von Transistoren eingesetzt, um die unterschiedliche Hierarchie im Hinblick auf die Signalverarbeitungsgeschwindigkeiten zu berücksichtigen.
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Beispielsweise werden generell Hochleistungstransistoren, d. h. Transistoren mit einem sehr dünnen Gatedielektrikumsmaterial, somit mit anderen Transistoreigenschaften in Abhängigkeit von der gesamten Schaltungsgestaltung und dem gesamten Schaltungsaufbau eingesetzt. Beispielsweise führen unterschiedliche Transistoreigenschaften zu Bauelementen, die unterschiedlich sind im Hinblick auf die Gateleckströme, auf die Sperrströme, die Schwellwertspannung und dergleichen. Typischerweise werden diese unterschiedlichen Eigenschaften auf der Grundlage eines geeigneten Implantationsschemas eingerichtet, wenn die Wannendotiermittel vor dem Strukturieren der Gateelektrodenstrukturen eingebaut werden. Daher werden die Wannendotierimplantationssequenzen für n-Kanaltransistoren und p-Kanaltransistoren so ausgeführt, dass eine Wannenimplantation für eine grundlegende Wannendotierstoffkonzentration sorgt, die als ein reguläres Wannendotierstoffprofil betrachtet wird, während andere „Leistungsvarianten” dann eingerichtet werden, indem weitere Implantationsprozesse auf der Grundlage der gleichen Dotierstoffsorte oder gegendotierenden Sorte ausgeführt werden, wodurch die Gesamtleitfähigkeit in den entsprechenden Wannengebieten erhöht oder reduziert wird.
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Die
US 2010/0155855 A1 offenbart High-k-Metalgate-Transistoren des gleichen Typs, die auf einem Halbleiterbasismaterial oder auf einem Siliziumgermaniummaterial gebildet sind. Vorzugsweise werden die Transistoren mit der gleichen Gatelänge hergestellt, so dass sie für die beschriebenen Strom- und Spannungsreferenzschaltungen geeignet sind.
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Die
US 6 380 590 B1 bezieht sich auf herkömmliche Transistoren mit Siliziumdioxidgateisolationsschicht, die ebenfalls auf einem Siliziumbasismaterial oder auf einem Siliziumgermaniummaterial gebildet werden, um Transistoren mit unterschiedlichen Schwellwertspannungen zu erhalten. Erwähnt wird, dass alternative Gatestapelaufbauten verwendet werden können und dass eine Vielzahl von Faktoren die tatsächliche Schwellwertspannung beeinflusst. Diese Faktoren können die Siliziumgermaniumkonzentration von Bauteilen, die Germanium in der Gateelektrode aufweisen, Körper/Kanal-Dicke und -Dotierung und die Gateelektrodeneigenschaften umfassen.
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Wie zuvor erläutert ist, werden bei der weiteren Größenreduzierung der gesamten Transistorabmessungen Kurzkanaleffekte häufig berücksichtigt, indem die grundlegende Wannendotierstoffkonzentration zusätzlich modifiziert wird, um in geeigneter Weise die resultierende Schwellwertspannung dieser Kurzkanaltransistoren einzustellen. Dazu wird während einer geeigneten Fertigungsphase die maximale Wannendotierstoffkonzentration lokal erhöht, indem geeignete Implantationsprozesse so ausgeführt werden, dass eine Dotierstoffsorte eingebaut wird, die gegendotierend ist im Vergleich zu der Drain- und Sourcedotierstoffsorte, die in den Drain- und Sourcebereichen eingebaut wird. Häufig wird die entsprechende Implantationssequenz nach dem Strukturieren der Gateelektrodenstrukturen ausgeführt, um damit die lokal erhöhte Wannendotierstoffkonzentration in selbstjustierender Weise im Hinblick auf die Gateelektrodenstruktur zu erhalten. Auch werden in dieser Fertigungsphase die Drain- und Sourceerweiterungsgebiete typischerweise unter Anwendung der Gateelektrodenstrukturen als eine Implantationsmaske in Verbindung mit geeignet gestalteten Versatzabstandshalterelementen implantiert. Folglich ist eine moderat komplexe Implantationssequenz in dieser Fertigungsphase erforderlich, da beispielsweise typischerweise die lokal erhöhte Dotierstoffkonzentration, die auch als eine Halo-Implantation bezeichnet wird, auf der Grundlage eines Neigungswinkels von zwei gegenüberliegenden Seiten des Transistors aus ausgeführt werden muss. Da ferner die Schwellwertspannungseinstellung unterschiedlich für die diversen Transistoren auszuführen ist, müssen entsprechend angepasste Halo-Implantationssequenzen angewendet werden.
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Ferner kann die stetige Verringerung der Kanallänge komplexer Transistoren auch weitere Maßnahmen erfordern, da, wie zuvor erläutert ist, die statischen und dynamischen Leckströme exponentiell ansteigen können, wodurch die thermischen Entwurfsleistungsanforderungen für viele Schaltungen nicht mehr erfüllt werden können. Bei einer weiteren Verringerung der Kanallänge ist etwa typischerweise eine erhöhte kapazitive Ankopplung der Gateelektrode an das Kanalgebiet erforderlich, wodurch eine Anpassung der Dicke des Gatedielektrikumsmaterials und/oder eine Anpassung ihrer dielektrischen Eigenschaften erforderlich ist. In jüngsten Entwicklungen ist eine weitere Reduzierung der Dicke gut etablierter Gatedielektrikumsmaterialien, etwa Siliziumoxinitrid und dergleichen, die mit einer Dicke von 1,4 nm bereitgestellt werden, nicht mehr kompatibel mit den statischen Leistungsaufnahmeerfordernissen, so dass ein Gatedielektrikumsmaterial zumindest teilweise in Form eines sogenannten dielektrischen Materials mit großem ε bereitgestellt wird, das als ein dielektrisches Material mit einer Dielektrizitätskonstante von 10,0 oder höher zu verstehen ist. Beispielsweise wird eine Vielzahl an metalloxidbasierten Materialien und Silikaten, beispielsweise Hafniumoxid, Siliziumoxid und dergleichen, häufig als ein Austauschmaterial oder in Kombination mit einem konventionellen sehr dünnen siliziumoxidbasierten Material eingesetzt, wodurch die erforderliche kapazitive Kopplung geschaffen wird, während gleichzeitig die Leckströme auf einem akzeptablen Niveau gehalten werden. Ferner müssen diese dielektrischen Materialien mit großem ε in Verbindung mit geeigneten metallenthaltenden Elektrodenmaterialien bereitgestellt werden, da typischerweise stark dotiertes Polysilizium nicht mehr eine geeignete Austrittsarbeit liefert, um damit die gewünschte Schwellwertspannung für n-Kanaltransistoren bzw. p-Kanaltransistoren zu erhalten. Dazu werden geeignete Metallsorten, etwa Titan, Tantal, Lanthan, Aluminium und dergleichen auf oder über dem dielektrischen Material mit großem ε hergestellt, um damit die gewünschten elektronischen Eigenschaften zu schaffen und auch um die bessere Leitfähigkeit des Gateelektrodenmaterials zu erreichen, zumindest in der Nähe des Gatedielektrikumsmaterials, wodurch zusätzlich das Auftreten einer Verarmungszone vermieden wird, die sich typischerweise in einem polysiliziumbasierten Elektrodenmaterial in komplexen Gateelektrodenstrukturen ausbildet.
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In einigen komplexen Vorgehensweisen wird das dielektrische Material mit großem ε in Verbindung mit einem geeigneten Austrittsarbeitselektrodenmaterial in einer frühen Fertigungsphase bereitgestellt, d. h. beim Ausbilden der Gateelektrodenstruktur, wodurch komplexe Strukturierungs- und Ätzsequenzen in einer späten Fertigungsphase vermieden werden, d. h. sogenannte Austauschgateverfahren, in denen das dielektrische Material mit großem ε oder zumindest die Austrittsarbeitseinstellung bewerkstelligt werden, nachdem die grundlegende Transistorkonfiguration fertig gestellt ist und nachdem jegliche Hochtemperaturprozesse ausgeführt sind.
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Es erweist sich jedoch, dass die Schwellwertspannungseinstellung in einer frühen Fertigungsphase den Einbau eines geeigneten Kanalmaterials in einigen Arten von Transistoren erfordert, um damit eine gewünschte Bandlückenverschiebung beispielsweise im Hinblick auf p-Kanaltransistoren und n-Kanaltransistoren zu erreichen. Dazu wird in komplexen Vorgehensweise ein geeignetes Halbleiterlegierungsmaterial, etwa eine Silizium/Germanium-Legierung, in oder auf dem aktiven Gebiet einer Transistorart hergestellt, während andere aktive Gebiete mittels einem geeigneten Hartmaskenmaterial abgedeckt sind. Auf diese Weise wird durch Auswählen einer geeigneten Zusammensetzung und Dicke die schwellwertspannungseinstellende Halbleiterlegierung erhalten, beispielsweise für p-Kanaltransistoren, wodurch eine Prozessstrategie ermöglicht wird, in der komplexe Metallgateelektrodenstrukturen mit großem ε so hergestellt werden können, dass die das dielektrische Material mit großem ε, die Austrittsarbeitsmetallsorte und metallenthaltende Elektrodenmaterialien enthalten, ohne dass Modifizierungen der Gateelektrodenstrukturen in einer späteren Fertigungsphase erforderlich sind. Folglich erhalten in konventionellen komplexen Strukturierungsstrategien die aktiven Gebiete von p-Kanaltransistoren die Silizium/Germanium-Legierung, während eine erforderliche weitere Anpassung der Schwellwertspannung von beispielsweise Transistoren mit extrem kurzen Kanal, wobei dies als eine Kanallänge von 50 nm und weniger zu verstehen ist, und von Transistoren mit einem längeren Kanal, d. h. mit einer Kanallänge von über 50 nm, bewerkstelligt wird, indem weitere Implantationsprozesse in einer selbstjustierende Weise angewendet werden, d. h. diese Implantationsprozesse werden nach dem Strukturieren der Gateelektrodenstrukturen angewendet. Wie beispielsweise zuvor erläutert ist, werden entsprechende Halo-Implantationssequenzen so angewendet, dass lokal die grundlegende Wannendotierstoffkonzentration erhöht wird, um damit die Schwellwertspannungen von Kurzkanaltransistoren und von „Langkanaltransistoren” in geeigneter Weise einzustellen. Andererseits beeinflusst der Einbau einer zusätzlichen Wannendotierstoffsorte wesentlich das gesamte Transistorverhalten, da die zusätzliche Wannendotierstoffsorte auch die Drain- und Sourcebereiche eingebaut wird, wodurch der wirksame Grad an Dotierung darin verringert wird, was insbesondere einen großen Einfluss auf die Kurzkanaltransistoren ausübt, da häufig eine Verringerung der gesamten Transistorabmessungen auch eine Reduzierung der Dotierstoffkonzentration in den Drain- und Sourcebereichen notwendig macht. Somit kann die Gesamtleitfähigkeit der Kurzkanaltransistoren wesentlich durch den Einbau von Halo-Gebieten beeinflusst werden, die wiederum in konventionellen Strategien erforderlich sind, um die gewünschte Schwellwertspannung in Verbindung mit der zuvor bereitgestellten Silizium/Germanium-Legierung und der komplexen Metallgateelektrodenstruktur mit großem ε zu erreichen.
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Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente, in denen die Schwellwertspannungseinstellung auf der Grundlage einer Halbleiterlegierung für einige Transistoren bewerkstelligt wird, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Überblick über die Erfindung
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Die vorliegende Erfindung stellt allgemein Fertigungstechniken und Halbleiterbauelemente bereit, in denen die Schwellwertspannung von Transistoren der gleichen Leitfähigkeitsart mit unterschiedlicher Kanallänge eingestellt wird, indem selektiv eine schwellwertspannungseinstellende Halbleiterlegierung bereitgestellt wird, ohne dass ein zusätzlicher Halo-Implantationsprozess erforderlich ist, wodurch das gesamte Transistorverhalten verbessert wird und wodurch auch ein sehr effizienter Gesamtfertigungsprozessablauf bereitgestellt wird. Gemäß den hierin offenbarten Prinzipien wurde erkannt, dass das Vorsehen einer Halbleiterlegierung zum Einstellen der Schwellwertspannung zu einer geeigneten Schwellwertspannung für Transistoren mit einem relativ langen Kanal führt, während andererseits Kurzkanaltransistoren, d. h. Transistoren mit einer Gatelänge von 50 nm und weniger, eine Schwellwertspannung besitzen, die auf der Grundlage einer frühen Wannendotierung in Verbindung mit den elektronischen Eigenschaften einer komplexen Metallgateelektrodenstruktur mit großem ε eingestellt wird. Folglich wird der selektive epitaktische Aufwachsprozess zur Herstellung der Halbleiterlegierung für beispielsweise p-Kanaltransistoren auf der Grundlage eines Maskierungsschemas ausgeführt, in welchem die aktiven Gebiete oder Halbleitergebiete von Kurzkanaltransistoren mit einem Hartmaskenmaterial abgedeckt sind, beispielsweise im Zusammenhang mit n-Kanaltransistoren, während die aktiven Gebiete von Transistoren mit einem längeren Kanal eine geeignet angepasste Halbleiterlegierung, etwa eine Silizium/Germanium-Legierung mit einer geeigneten Zusammensetzung und Dicke erhalten. Folglich kann die Bearbeitung fortgesetzt werden, indem entsprechende Metallgateelektrodenstrukturen mit großem ε erzeugt werden, wobei nachfolgende komplexe Halo-Implantationsprozesse für zumindest die Transistoren einer Leitfähigkeitsart weggelassen werden, wodurch die Effizienz des gesamten Prozessablaufes deutlich verbessert wird, d. h. es werden günstigere Durchlaufzeiten erreicht, da entsprechende Maskierungs- und Implantationsprozesse weggelassen werden können.
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Konkret löst die Erfindung die Aufgabe durch ein Verfahren nach Anspruch 1, ein Verfahren nach Anspruch 5 und ein Halbleiterbauelement nach Anspruch 9.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a schematisch eine Querschnittsansicht eines Halbleiterbauelements zeigt, in welchem eine grundlegende Wannendotierstoffkonzentration in diversen aktiven Gebieten oder Halbleitergebieten gemäß anschaulicher Ausführungsformen eingerichtet wird;
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1b und 1c schematisch Querschnittsansichten des Halbleiterbauelements zeigen, wenn eine schwellwertspannungseinstellende Halbleiterlegierung auf dem aktiven Gebiet von „Langkanaltransistoren” hergestellt wird, wobei die aktiven Gebiete von „Kurzkanaltransistoren” der gleichen Leitfähigkeitsart maskiert sind und wobei auch die aktiven Gebiete von Transistoren mit diverser Leitfähigkeitsart gemäß anschaulicher Ausführungsformen maskiert sind; und
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1d schematisch eine Querschnittsansicht des Halbleiterbauelements in einer weiter fortgeschrittenen Fertigungsphase zeigt, in der komplexe Metallgateelektrodenstrukturen mit großem ε über den entsprechenden aktiven Gebieten hergestellt werden, wobei Gateelektrodenstrukturen von Transistoren der gleichen Leitfähigkeitsart auf aktiven Gebieten mit einer schwellwertspannungseinstellenden Halbleiterlegierung und ohne eine derartige Halbleiterlegierung gemäß weiterer anschaulicher Ausführungsformen hergestellt werden.
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Detaillierte Beschreibung
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Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente bereit, in denen komplexe Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden, wodurch das Einstellen geeigneter Schwellwertspannungswerte für p-Kanaltransistoren bzw. n-Kanaltransistoren möglich ist. Unterschiedliche Schwellwertspannungswerte werden ferner für Transistoren der gleichen Leitfähigkeitsart, beispielsweise für p-Kanaltransistoren, eingestellt, indem eine schwellwerteinstellende Halbleiterlegierung selektiv auf einer Teilmenge der aktiven Gebiete der p-Kanaltransistoren hergestellt wird, nämlich in aktiven Gebieten, die Transistoren mit größeren Kanallängen erhalten, während die Transistoren mit kürzerem Kanal ohne die Halbleiterlegierung hergestellt werden. Eine weitergehende Einstellung der Schwellwertspannungen, beispielsweise auf der Grundlage konventionell angewendeter Halo-Implantationssequenzen ist nicht mehr erforderlich, so dass eine Beeinträchtigung des Transistorleistungsvermögens, das typischerweise mit dem Einbau einer gegendotierenden Sorte in die Drain- und Sourcebereiche verknüpft ist, vermieden wird. Da entsprechende komplexe Halo-Implantationsprozesse für eine Transistorart, etwa für p-Kanaltransistoren, weggelassen werden kann, wird ein deutlich höherer Gesamtdurchsatz erreicht, da allgemein die Durchlaufzeiten komplexer Halbleiterbauelemente mit p-Kanaltransistoren und n-Kanaltransistoren, die komplexe Metallgateelektrodenstrukturen mit großem ε aufweisen, verringert werden können.
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Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer frühen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 100 ein Substrat 101, etwa ein Halbleitersubstrat oder ein anderes geeignetes Trägermaterial, das geeignet ist, um darauf oder darüber eine Halbleiterschicht 102, etwa eine Siliziumschicht, eine Silizium/Germanium-Schicht, und dergleichen, vorzusehen. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen eine vergrabene isolierende Materialschicht (nicht gezeigt) unter der Halbleiterschicht 102 angeordnet ist, wodurch die Halbleiterschicht 102 „in vertikaler Richtung” isoliert wird. In anderen Fällen steht die Halbleiterschicht 102 direkt mit einem kristallinen Material des Substrats 101 in Verbindung, wodurch eine Vollsubstratarchitektur geschaffen wird. In der gezeigten Fertigungsphase umfasst die Halbleiterschicht 102 mehrere aktive Gebiete oder Halbleitergebiete, die als lateral begrenzte Halbleiterbereiche zu verstehen sind, in und über welchen zumindest ein Transistorelement herzustellen ist. Beispielsweise sind die aktiven Gebiete in lateraler Weise geeignet durch entsprechende Isolationsgebiete 102i begrenzt, die in Form flacher Grabenisolationen und dergleichen vorgesehen sein können. In der gezeigten Ausführungsform ist ein erstes aktives Gebiet 102a so vorgesehen, dass dieses einen Transistor mit einer moderat „langen” Gatelänge erhält, etwa eine Gatelänge von 50 nm oder mehr, etwa 100 nm, während gleichzeitig eine moderat geringe Schwellwertspannung für den entsprechenden Transistor erforderlich ist. Dazu wird eine geeignete Wannendotierstoffkonzentration in dem aktiven Gebiet 102a so eingerichtet, dass diese der Leitfähigkeitsart des noch zu erzeugenden Transistors entspricht. Wie gezeigt, ist eine Wannendotierstoffkonzentration 103a mit der geeigneten Leitfähigkeitsart in dem aktiven Gebiet 102a ausgebildet, das in einigen anschaulichen Ausführungsformen dem Halbleitergebiet eines p-Kanaltransistors entspricht. In ähnlicher Weise stellt ein zweites aktives Gebiet 102b ein aktives Gebiet eines „Kurzkanaltransistors” dar, d. h. eines Transistors mit einer Gatelänge 50 nm und weniger, wobei das aktive Gebiet 102b die gleiche Leitfähigkeitsart wie das aktive Gebiet 102a besitzt. Folglich kann darin eine grundlegende Wannendotierstoffkonzentration 103b eingerichtet werden, so dass diese der gewünschten Leitfähigkeitsart entspricht. Es sollte beachtet werden, dass die Wannendotierstoffprofile oder Konzentrationen 103a, 103b nicht notwendigerweise gleich sind, wobei dies von den gesamten Prozess- und Bauteilerfordernissen abhängt. Ferner ist ein drittes aktives Gebiet 102c vorgesehen und entspricht einem Transistor mit inverser Leitfähigkeitsart in Bezug auf die entsprechenden Transistoren, die in und über den aktiven Gebieten 102a, 102b herzustellen sind. In der gezeigten Ausführungsform entspricht das aktive Gebiet 102c einem n-Kanaltransistor, der in Form eines Kurzkanaltransistors bereitgestellt wird. Ferner ist eine Implantationsmaske 104 so vorgesehen, dass diese das aktive Gebiet 102c abdeckt, während die aktiven Gebiete 102a, 102b während eines Implantationsprozesses 103 freiliegen, in welchem eine Wannendotierstoffsorte eingebaut wird, um die Wannendotierstoffkonzentrationen oder Profile 103a, 103b einzurichten oder zu modifizieren.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesstechniken hergestellt werden. Die Isolationsstrukturen 102i werden hergestellt, indem geeignete Lithographie-, Abscheide-, Ätz-, Einebnungs- und Ausheiztechniken angewendet werden, um geeignete Gräben in der Halbleiterschicht 102 zu erzeugen und um die Gräben mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid, Siliziumnitrid und dergleichen zu erfüllen. Danach wird überschüssiges Material entfernt, um die Oberflächentopographie einzuebnen. Daraufhin wird die Maske 104 auf der Grundlage von Lithographietechniken bereitgestellt und es wird der Implantationsprozess 103 so ausgeführt, dass die gewünschte Wannendotierstoffsorte in die aktiven Gebiete 102a, 102b eingebaut wird. Vor oder nach dem Implantationsprozess 103 kann auch eine geeignete Wannendotierstoffsorte in das aktive Gebiet 102c eingebaut werden, um damit darin das gewünschte grundlegende Wannendotierstoffkonzentrationsprofil zu erzeugen. Es sollte beachtet werden, dass auch weitere Implantationsprozesse ausgeführt werden können, um spezielle Dotierstoffe an einer geeigneten Höhe anzuordnen, beispielsweise im Hinblick auf das Einstellen der gesamten Kanalleitfähigkeit, der Schwellwertspannungswerte und dergleichen. In anderen anschaulichen Ausführungsformen werden zumindest einige der Implantationsprozesse zum Einbau der grundlegenden Wannendotierstoffsorte vor dem Erzeugen der Isolationsstrukturen 102i ausgeführt, wenn dies für die weitere Bearbeitung des Bauelements 100 als geeignet erachtet wird.
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1b zeigt schematisch das Halbleiterbauelement 100 in einer weiteren fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Hartmaske 105 so hergestellt, dass diese die aktiven Gebiete 102d, 102c abdeckt, während das aktive Gebiet 102a freiliegt. Die Hartmaske 105 kann aus Siliziumdioxid, Siliziumnitrid, einer Kombination davon und dergleichen hergestellt sein. Dazu wird das Maskenmaterial hergestellt durch Abscheidung und/oder Oxidation, wobei dies von der gesamten Prozesstechnik abhängt. Daraufhin wird bei Bedarf eine Aussparung 102r in dem aktiven Gebiet 102a erzeugt, um die Aussparung 102r mit einer schwellwertspannungseinstellenden Halbleiterlegierung aufzufüllen, was vorteilhaft sein kann im Hinblick auf die plötzlich erreichte Oberflächentopographie. In anderen Fällen wird eine entsprechende Halbleiterlegierung direkt auf dem aktiven Gebiet 102a hergestellt.
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1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine schwellwertspannungseinstellende Halbleiterlegierung 106 auf dem aktiven Gebiet 102a ausgebildet und stellt somit einen Teil davon dar. In einigen anschaulichen Ausführungsformen ist das Material 106 eine Silizium/Germanium-Legierung mit einer geeigneten Materialzusammensetzung und Dicke, so dass eine gewünschte Schwellwertspannung für einen Langkanaltransistor erreicht wird, der in und über dem aktiven Gebiet 102a herzustellen ist. Wie zuvor erläutert ist, kann in Verbindung mit komplexen Metallgateelektrodenstrukturen mit großem ε die resultierende Schwellwertspannung effizient eingestellt werden, indem eine geeignete Grenzflächenschicht hergestellt wird, die direkt mit dem Gatedielektrikumsmaterial in Verbindung steht, woran sich das entsprechende Elektrodenmaterial anschließt, so dass die Bandlückenkonfiguration der Schicht 106 wesentlich die schließlich erreichte Schwellwertspannung beeinflusst. Dazu wird ein geeignetes Konzentrationsprofil in der Schicht 106 in Verbindung mit einer gewünschten Dicke bei einer gegebenen Konfiguration der Metallgateelektrodenstruktur mit großem ε, die noch herzustellen ist, eingerichtet. Beispielsweise wird eine Silizium/Germaniumlegierung mit einer Germaniumkonzentration von bis zu 30 Atomprozent mit einer Schichtdicke von ungefähr 5 bis 50 nm abhängig von der gewünschten Schwellwertspannung verwendet. Dazu werden gut etablierte selektive epitaktische Aufwachstechniken angewendet, in denen Prozessparameter, etwa Temperatur und Druck, so gewählt sind, dass das Legierungsmaterial vorzugsweise auf dem freiliegenden Siliziumbasismaterial des aktiven Gebiets 102a anhaftet, während eine ausgeprägte Materialabscheidung auf dielektrischen Oberflächenbereichen, etwa den Isolationsgebieten 102i und der Hartmaske 105, unterdrückt ist. Nach dem Abscheiden des Materials 106 wird die Hartmaske 105, beispielsweise auf der Grundlage gut etablierter nasschemischer Ätzrezepte, plasmaunterstützter Ätzrezepte, und dergleichen abgetragen. Somit kann nach dem Freilegen der aktiven Gebiete 102b, 102d die weitere Bearbeitung fortgesetzt werden, indem ein geeignetes Materialsystem zur Herstellung einer komplexen Metallgateelektrodenstruktur mit großem ε auf den aktiven Gebieten 102a, ..., 102c abgeschieden wird.
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1d zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein erster Transistor 150a in und über dem aktiven Gebiet 102a ausgebildet und weist eine Gateelektrodenstruktur 160a mit einer Gatelänge 166a auf, die als eine „lange Kanallänge” betrachtet wird und die 50 nm und deutlich größer sein kann. Die Gateelektrodenstruktur 160a ist auf der zuvor abgeschiedenen Halbleiterlegierung 106 ausgebildet und weist ein dielektrisches Material mit großem ε 162a in Verbindung mit einem metallenthaltenden Elektrodenmaterial 163a auf. Ferner, wie zuvor erläutert ist, ist in einigen anschaulichen Ausführungsformen ein zusätzliches konventionelles Gatedielektrikumsmaterial 161 unter dem dielektrischen Material mit großem ε 162a angeordnet, um bessere Grenzflächeneigenschaften zu schaffen. Beispielsweise wird eine sehr dünne Siliziumoxinitridschicht mit einer Dicke von ungefähr 1 nm oder weniger vorgesehen. Ferner kann ein halbleiterbasiertes Elektrodenmaterial 164, etwa ein polykristallines Siliziummaterial, ein Silizium/Germanium-Material und dergleichen, über dem metallenthaltenden Elektrodenmaterial 162a vorgesehen sein. Des weiteren ist eine Seitenwandabstandshalterstruktur 165 in der Gateelektrodenstruktur 160a vorgesehen. Ferner sind Drain- und Sourcegebiete 150a in dem aktiven Gebiet 102a ausgebildet und besitzen ein geeignetes laterales und vertikales Dotierstoffprofil, so dass dies den gesamten Anforderungen für den Transistor 150 genügt.
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In ähnlicher Weise ist ein zweiter Transistor 150b der gleichen Leitfähigkeitsart wie der Transistor 150a in und über dem aktiven Gebiet 102b ausgebildet und umfasst eine Gateelektrodenstruktur 160b, die grundsätzlich die gleichen Aufbau wie die Struktur 160a besitzt, mit der Ausnahme, dass eine deutlich geringere Gatelänge 166b eingerichtet sein kann, die etwa 50 nm und weniger beträgt. Somit wird ein konventionelles dünnes dielektrisches Material 161 in Verbindung mit dem dielektrischen Material mit großem ε 162a und dem metallenthaltenden Elektrodenmaterial 163a vorgesehen. In ähnlicher Weise sind Drain- und Sourcegebiete 151b in dem aktiven Gebiet 102b ausgebildet.
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Es sollte beachtet werden, dass die grundlegenden Wannendotierstoffkonzentrationen 102b in dem aktiven Gebiet 102b außerhalb der Drain- und Sourcegebiete 151b beibehalten werden, da während der vorhergehenden Bearbeitung zusätzliche Implantationsprozesse zum lokalen Vergrößern der Wannendotierstoffkonzentration, beispielsweise in Form von Halo-Gebieten, weggelassen werden. In ähnlicher Weise wird die zuvor eingerichtete grundlegende Wannendotierstoffkonzentration 103a in dem aktiven Gebiet 102a während der vorhergehenden Bearbeitung beibehalten, indem spezielle Halo-Implantationsprozesse weggelassen werden.
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Ferner ist in dritter Transistor 150c in und über dem aktiven Gebiet 102c ausgebildet und repräsentiert einen Transistor mit inverser Leitfähigkeitsart in Bezug auf die Transistoren 150a, 150b. In der gezeigten Ausführungsform stellt somit der Transistor 150c einen n-Kanaltransistor mit einer Gateelektrodenstruktur 160c dar, beispielsweise mit einer Gatelänge von 50 nm und weniger, wobei die Gateelektrodenstruktur direkt auf dem Basismaterial des aktiven Gebiets 102c ausgebildet ist. Ferner kann das Gatedielektrikumsmaterial 161 vorgesehen sein, woran sich ein dielektrisches Material mit großem ε 162c und ein metallenthaltendes Elektrodenmaterial 163c anschließen. Die weiteren Komponenten, etwa das halbleiterbasierte Elektrodenmaterial 164 und die Abstandshalterstruktur 165 können von ähnlichem Aufbau sein wie in den Gateelektrodenstrukturen 160a, 160b. Ferner sind entsprechende Drain- und Sourcegebiete 151c mit einem gewünschten lateralen und vertikalen Dotierstoffprofil in dem aktiven Gebiet 102c ausgebildet, wobei ein zusätzliches Implantationsgebiet 152 so vorgesehen sein kann, das die gewünschten Schwellwertspannungseigenschaften des Transistors 150c eingestellt sind. D. h., während der vorhergehenden Bearbeitung kann die anfänglich vorgesehene Wannendotierstoffkonzentration lokal erhöht worden sein, wodurch die Gebiete 152 geschaffen wurden, die auch als Halo-Gebiete bezeichnet werden können, und die generell von inverser Leitfähigkeitsart sind im Vergleich zu den Drain- und Sourcegebieten 151c. Folglich können in den gezeigten Ausführungsformen die Drain- und Sourcegebiete 151a, 151b der Transistoren 150a, 150b auf der Grundlage einer geeigneten Prozesstechnik, etwa Implantationsprozesse, hergestellt werden, ohne dass eine zusätzliche lokale Erhöhung der anfänglich eingerichteten Wannendotierstoffkonzentrationen 103a bzw. 103b erforderlich ist, wodurch insgesamt die Komplexität des entsprechenden Fertigungsprozesses deutlich verringert wird. Andererseits können die endgültigen Transistoreigenschaften des Bauelements 150c effizient eingerichtet werden, indem die Halo-Gebiete 152 in dem aktiven Gebiet 102c während einer beliebigen geeigneten Fertigungsphase, d. h. nach der Herstellung der Gateelektrodenstruktur 160c, eingebaut werden.
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Das in 1d gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozessstrategie hergestellt werden. Nach der Herstellung der schwellwertspannungseinstellenden Halbleiterlegierung 106 selektiv in dem aktiven Gebiet 102a werden geeignete Materialsysteme hergestellt, beispielsweise durch Oxidation und Abscheidung, um die Schicht 161 in Verbindung mit einer dielektrischen Materialschicht mit großem ε, etwa einer Hafniumoxidschicht und dergleichen bereitzustellen. Dazu können gut etablierte Prozesstechniken angewendet werden. Daraufhin wird ein geeignetes metallenthaltendes Material, etwa Titannitrid und dergleichen, so abgeschieden, dass dieses auch auf eine geeignete Austrittsarbeitsmetallsorte, etwa Lanthan für den Transistor 150c und Aluminium für die Transistoren 150a, 150b aufweist, wenn diese p-Kanaltransistoren repräsentieren. In anderen Fällen werden entsprechende spezielle Austrittsarbeitsmetallschichten abgeschieden und in geeigneter Weise so strukturiert, dass die geeignete Austrittsarbeitsmetallsorte über dem entsprechenden aktiven Gebiet angeordnet ist. In einigen anschaulichen Ausführungsformen werden zusätzliche Wärmebehandlungen so ausgeführt, dass eine Diffusion einer Austrittsarbeitsmetallsorte in die darunter liegenden Materialien mit großem ε in Gang gesetzt wird, wodurch das Material mit großem ε 162a für die Gateelektrodenstrukturen 160a, 160b erhalten wird, während das Material mit großem ε 162c für die Gateelektrodenstruktur 160c gebildet wird. In ähnlicher Weise besitzen die metallenthaltenden Elektrodenmaterialien 163a, 163c unterschiedliche Eigenschaften, beispielsweise im Hinblick auf eingebaute Austrittsarbeitsmetallsorten. Daraufhin wird das halbleiterbasierte Elektrodenmaterial 164 abgeschieden, möglicherweise in Verbindung mit zusätzlichen Hartmaskenmaterialien und dergleichen. Als nächstes werden komplexe Lithographie- und Strukturierungsstrategien angewendet, um die Gateelektrodenstrukturen 160b, 160c mit einer gewünschten kurzen Gatelänge vorzusehen, während die Gateelektrodenstruktur 160a die erforderliche größere Gatelänge 166a besitzt. Als nächstes werden entsprechende Implantationssequenzen und Maskierungsschritte so ausgeführt, dass die Drain- und Sourcegebiete 151b, 151a einerseits und die Drain- und Sourcegebiete mit inverser Leitfähigkeitsart 151c in dem aktiven Gebiet 102c andererseits erzeugt werden, was auf der Grundlage geeigneter Implantationstechniken bewerkstelligt werden kann. Wie zuvor erläutert ist, werden die Drain- und Sourcegebiete 151b, 151a ohne weitere Halo-Implantationsprozesse hergestellt, während in einigen anschaulichen Ausführungsformen in dem aktiven Gebiet 102c eine entsprechende Halo-Implantation ausgeführt wird, beispielsweise beim Einbau der Drain- und Sourceerweiterungsgebiete (nicht gezeigt) gemäß gut etablierter Prozessstrategien. Daraufhin werden der Abstandshalterstrukturen 165 vervollständigt und werden dann als weitere Implantationsmasken verwendet, um weitere Implantationsprozesse auszuführen, um damit weitere Drain- und Sourcedotiermittel nach Bedarf einzubauen. Schließlich werden Hochtemperaturausheizprozesse angewendet, um die Dotiermittel zu aktivieren und um durch Implantation hervorgerufene Kristallschäden zu rekristallisieren. Bei Bedarf kann auch eine gewisse Dotierstoffdiffusion in Gang gesetzt werden, um das endgültige vertikale und laterale Dotierstoffprofil einzustellen.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken und Halbleiterbauelemente bereit, in denen die Schwellwertspannungseinstellung komplexer Transistoren einer Leitfähigkeitsart, etwa von p-Kanaltransistoren, bewerkstelligt wird, indem selektiv eine schwellwertspannungseinstellende Halbleiterlegierung für „Langkanaltransistoren” bereitgestellt wird, während die elektronischen Eigenschaften der Metallgateelektrodenstruktur mit großem ε geeignet sind, um eine gewünschte Schwellwertspannung für die Kurzkanaltransistoren ohne das Vorsehen der Halbleiterlegierung zu erhalten. In ähnlicher Weise wird die Herstellung der Halbleiterlegierung in Transistoren mit inverser Leitfähigkeitsart verhindert, etwa für n-Kanaltransistoren, wobei zusätzlich die Schwellwertspannungswerte auf der Grundlage zusätzlicher Halo-Implantationsprozesse fein eingestellt werden können, wobei diese Implantationsprozesse jedoch für die p-Kanaltransistoren weggelassen werden. Auf diese Weise wird eine Transistorbeeinträchtigung, die konventioneller Weise mit dem Einbau von Halo-Gebieten in p-Kanaltransistoren verknüpft ist, vermieden, während gleichzeitig die gesamte Prozesseffizienz erhöht wird, indem die komplexen Halo-Implantationsprozesssequenzen für die p-Kanaltransistoren weggelassen werden.
