JP3506694B1 - Mosfetデバイス及びその製造方法 - Google Patents
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Abstract
する駆動力劣化の軽減を図り、MOSFETデバイスの
高性能化を実現する。 【解決手段】 MOSFETデバイスは、半導体基板1
1と、この上に備えられたSiGe層12と、この上に
備えられたSi層13と、このSi層13をコア領域1
4とI/O領域15とに分離する素子分離領域16とを
有する。I/O領域15のSi層は、コア領域14のS
i層13より厚いSiエピタキシャル層18である。M
OSFETデバイスは、また、コア領域14のSi層1
3を歪みSiチャネル13aとした少なくとも一つのM
OSFET20と、Siエピタキシャル層18をSiチ
ャネル18aとした少なくとも一つのMOSFET30
とを有する。
Description
ETを含む半導体集積回路であるMOSFETデバイス
及びその製造方法に関する。
トランジスタ)の性能向上はゲート長の微細化によって
図ることができる。しかし、ゲート長を0.1μm以下
にすると、MOSFETのチャネル部に発生する垂直電
界の増大により、キャリアである電子(又は正孔)の移
動度の劣化が顕著になる。そこで、ゲート長の微細化の
みに頼らずに性能向上を図ることができる歪みSiMO
SFET(特許文献1及び非特許文献1を参照)が、次
世代のLSI技術として注目されている。また、高濃度
拡散層とSi基板の界面に発生する接合容量を低減する
ことによって駆動力の向上を図るSOI歪みSiMOS
FET(非特許文献2を参照)も提案されている。
「ファブリケーション・アンド・アナリシス・オブ・デ
ィープ・サブミクロン・ストレインド・シリコン・N−
MOSFET(Fabrication and Analysis of Deep Sub
micron Strained-Si N-MOSFET's)」,IEEE・トラ
ンザクション・エレクトロン・デバイシズ(IEEE Tran
s.Electron Devices),2000年7月,Vol.4
7,No.7,p.1406−1415
l.,)著,「エレクトロン・アンド・ホール・モビリティ
・エンハンスメント・イン・ストレインド・シリコン・
MOSFET・オン・SiGeオンインシュレータ・サ
ブストレイト・ファブリケイティド・バイ・SIMOX
・テクノロジー(Electron and Hole Mobility Enhance
mentin Strained-Si MOSFET's on SiGe-on-Insulator S
ubstrates Fabricated by SIMOX Technology)」,IE
EE・エレクトロン・デバイス・レターズ(IEEE Elect
ron Device Letters),2000年5月,Vol.2
1,No.5,p.230−232
iMOSFETのチャネル部となる歪みSi層の下に形
成されるSiGe層の熱伝導度は非常に低い。例えば、
濃度20%のGeを含むSiGe層の熱伝導度はSi層
の15分の1程度である。このため、トランジスタのド
レイン電流が多く流れるような状況では、自己発熱によ
りチャネル部で発生した熱がSiGe層に拡散されにく
く、チャネル部の温度上昇による抵抗増加が生じ、歪み
SiMOSFETの駆動力が劣化してしまう。
ドレイン電流ID−ドレイン電圧V D特性からわかるよ
うに、自己発熱効果が小さい構造又は動作条件の場合
(例えば、ゲート長が長い場合、ゲート幅が短い場合、
又は電源電圧が十分に低い場合)には、歪みSiMOS
FET(図21に実線で示される特性)は通常のMOS
FET(図21に破線で示される特性)に比べて大きな
ドレイン電流を得ることができる。これに対し、図22
に模式的に示されるMOSFETのドレイン電流ID−
ドレイン電圧VD特性からわかるように、自己発熱効果
が大きい構造又は動作条件の場合(例えば、ゲート長が
短く且つゲート幅が数μm以上の場合、又は電源電圧が
高い場合)には、歪みSiMOSFET(図22に実線
で示される特性)は通常のMOSFET(図22に破線
で示される特性)と同等又はそれ以下のドレイン電流し
か得ることができない。
を設けることにより、高速演算部(コア領域)では低電
圧低電流動作を行っているが、データ入出力部(インタ
ーフェース領域又はI/O領域)では周辺機器との整合
のために高い電源電圧が必要であり且つ大きなドレイン
電流を流すことが要求される。このため、歪みSiMO
SFETを用いることによってLSIを形成した場合に
は、コア領域の駆動力は向上するが、I/O領域の駆動
力劣化によって、LSIの性能(データ処理速度)を十
分に向上できないことが予想される。
の課題を解決するためになされたものであり、その目的
とするところは、駆動電圧の低い領域に歪みSiMOS
FETを形成し、駆動電圧の高い領域に通常のMOSF
ETを形成することによってデータ処理速度の向上を図
ることができるMOSFETデバイス及びその製造方法
を提供することにある。
Tデバイスは、半導体基板と、前記半導体基板上に備え
られたSiGe層と、前記SiGe層上に備えられたS
i層と、前記Si層を第1の領域と第2の領域とに分離
する第1の素子分離領域とを有し、前記第2の領域のS
i層が、前記第1の領域のSi層より厚いSiエピタキ
シャル層であるデバイスである。また、本発明に係るM
OSFETデバイスは、前記第1の領域のSi層を歪み
Siチャネルとした少なくとも一つの第1のMOSFE
Tと、前記Siエピタキシャル層をSiチャネルとした
少なくとも一つの第2のMOSFETとを有する。
の製造方法は、半導体基板上にSiGe層を形成する工
程と、前記SiGe層上にSi層を形成する工程と、前
記Si層を第1の領域と第2の領域とに分離する第1の
素子分離領域を形成する工程と、前記第2の領域のSi
層を選択エピタキシャル成長させ、前記第1の領域のS
i層よりも厚いSiエピタキシャル層を形成する工程
と、前記第1の領域のSi層を歪みSiチャネルとした
少なくとも一つの第1のMOSFET、及び前記Siエ
ピタキシャル層をSiチャネルとした少なくとも一つの
第2のMOSFETを形成する工程とを有する。
スの製造方法は、半導体基板上にSiGe層を形成する
工程と、前記SiGe層上にSi層を形成する工程と、
前記Si層を第1の領域と第2の領域とに分離する第1
の素子分離領域を形成する工程と、前記第2の領域のS
i層、及び前記第2の領域のSi層の下に位置するSi
Ge層の上部をエッチングする工程と、前記第2の領域
における前記SiGe層上にSi層を選択エピタキシャ
ル成長させ、前記第1の領域のSi層よりも厚いSiエ
ピタキシャル層を形成する工程と、前記第1の領域のS
i層を歪みSiチャネルとした少なくとも一つの第1の
MOSFET、及び前記Siエピタキシャル層をSiチ
ャネルとした少なくとも一つの第2のMOSFETを形
成する工程とを有する。
OSFETデバイスの製造プロセス(その1〜7)を説
明するための概略的な断面図である。
スは、例えば、LSIであり、低電圧で高速データ処理
が要求される高速演算部(コア領域)と、コア領域以外
の領域であり電源電圧が高いデータ入出力部(インター
フェース領域又はI/O領域)とを有する。図8は、第
1の実施形態に係るMOSFETデバイスのコア領域1
4及びI/O領域15のそれぞれの電力供給配線の構造
を概略的に示す平面図である。図8に示されるように、
コア領域14にはグランド配線GNDとコア電源配線1
4aが備えられている。また、I/O領域15にはグラ
ンド配線GNDとI/O電源配線15aが備えられてい
る。コア領域14には、コア電源端子(又はコア電源回
路)14b及びコア電源配線14aによりコア駆動電圧
VCOR Eが供給される。また、I/O領域15には、
I/O電源端子(又はI/O電源回路)15b及びI/
O電源配線15aによりI/O駆動電圧VI/Oが供給
される。第1の実施形態においては、コア駆動電圧V
COREはI/O駆動電圧V I/Oより低く設定されて
いる。例えば、コア駆動電圧VCOREは1.5Vであ
り、I/O駆動電圧VI/Oは3.3V(又は2.5
V)である。
スの製造に際しては、先ず、図1に示されるように、半
導体基板(シリコンウェハ)11上にSiGe(シリコ
ン・ゲルマニウム)層12を形成し、このSiGe層1
2上にSiチャネルとなる薄いSi(シリコン)層13
を形成する。SiGe層12の厚さは、通常、200n
m〜数μmまでの範囲内であるが、この範囲に限定され
ない。Si層13の厚さは、通常、10nm〜30nm
程度である。なお、半導体基板11として、SOI基板
を用いてもよい。
を、コア領域14と、コア領域14以外の領域であるI
/O領域15とに分離する素子分離領域16を形成す
る。素子分離領域16は、例えば、シャロー・トレンチ
・アイソレーション(STI:Shallow Trench Isolati
on)法により形成される。ただし、素子分離領域16
を、LOCOS(Local Oxidation of Silicon)法等の
他の方法により形成してもよい。
により、I/O領域15のSi層を選択エピタキシャル
成長させ、コア領域14のSi層13よりも厚いSiエ
ピタキシャル層18(図6)を形成する。ここでは、S
i層13の表面及び素子分離領域16の表面を含む全面
上に成長阻止層としてのマスク酸化膜17を成膜し(図
3)、マスク酸化膜17がコア領域14のSi層13上
に残るように、マスク酸化膜17をホトリソグラフィ及
びエッチングによりパターニングし(図4)、I/O領
域15のSi層をエピタキシャル成長させ(図5)、マ
スク酸化膜17を除去する(図6)プロセスによりSiエ
ピタキシャル層18を形成する。
SFET製造プロセスに従って、コア領域14のSi層
13を歪みSiチャネル13aとした少なくとも一つの
歪みSiMOSFET20(図7には1個のMOSFE
T20のみを示す。)、及びI/O領域15のSiエピ
タキシャル層18をSiチャネル18aとした少なくと
も一つのMOSFET30(図7には1個のMOSFE
T30のみを示す。)を形成する。MOSFET20及
びMOSFET30の形成は、同じプロセスで同時に形
成しても、異なるプロセスで順に形成してもよい。
ET20は、ゲート酸化膜21と、ゲート電極層22
と、不純物(例えば、As、Bなど)注入により形成さ
れたソース領域23及びドレイン領域24と、歪みSi
チャネル13aとを有する。また、図7に示されるよう
に、MOSFET30は、ゲート酸化膜31と、ゲート
電極層32と、不純物(例えば、As、Bなど)注入に
より形成されたソース領域33及びドレイン領域34
と、通常の(即ち、歪みSiではない)Siチャネル1
8aとを有する。なお、コア領域14におけるMOSF
ET20では、ゲート長0.15μm程度で、ゲート幅
0.2μm〜0.4μm程度であるが、この値には限定
されない。また、I/O領域15におけるMOSFET
30では、ゲート長0.25μm〜0.3μm程度で、
ゲート幅が数十μm(10μm〜40μm)程度である
が、この値には限定されない。
係るMOSFETデバイスにおいては、コア領域14
に、Si層13を歪みSiチャネル13aとした少なく
とも一つの歪みSiMOSFET20を備え、I/O領
域15に、コア領域14のSi層13より厚いSiエピ
タキシャル層18をSiチャネル18aとした少なくと
も一つのMOSFET30を備えている。従って、コア
領域14を低電圧で高速演算処理が要求される領域と
し、I/O領域15を電源電圧が高い領域とすれば、コ
ア領域14における演算処理の高速化と、I/O領域1
5における自己発熱に起因する駆動力劣化の軽減を図る
ことができ、その結果、MOSFETデバイスの高性能
化(データ処理速度の向上)を実現することができる。
MOSFETデバイスの製造プロセス(その1〜7)を
説明するための概略的な断面図である。
スは、例えば、LSIであり、低電圧で高速データ処理
が要求される高速演算部(コア領域)と、コア領域以外
の領域であり電源電圧が高いデータ入出力部(インター
フェース領域又はI/O領域)とを有する。第2の実施
形態に係るMOSFETデバイスのコア領域14及びI
/O領域15のそれぞれの電力供給配線の構造は、上記
した第1の実施形態のものと同様である。
スの製造に際しては、先ず、図9に示されるように、半
導体基板(シリコンウェハ)41上にSiGe層42を
形成し、このSiGe層42上にSiチャネルとなる薄
いSi層43を形成する。SiGe層12の厚さは、通
常、200nm〜数μmまでの範囲内であるが、この範
囲に限定されない。Si層13の厚さは、通常、10n
m〜30nm程度である。なお、半導体基板41をSO
Iとしてもよい。
3を、コア領域44と、コア領域44以外の領域である
I/O領域45とに分離する素子分離領域46を形成す
る。素子分離領域46は、例えば、STI法により形成
される。ただし、素子分離領域46を、LOCOS法等
の他の方法により形成してもよい。
域45のSi層43、及び、I/O領域45のSi層の
下に位置するSiGe層42の上部をエッチングする。
図11に、エッチングされた部分(2点鎖線)を符号4
2aで示す。
ロセスにより、I/O領域45にSi層を選択エピタキ
シャル成長させ、コア領域44のSi層43よりも厚い
Siエピタキシャル層48を形成する。Siエピタキシ
ャル層48の上面は、Si層43の上面とほぼ同じ高さ
にする。このプロセスは、Si層43の表面、素子分離
領域16の表面、及びSiGe層42の表面を含む面上
に成長阻止層としてのマスク酸化膜47を成膜し、マス
ク酸化膜47がコア領域44のSi層43上に残るよう
に、マスク酸化膜47をホトリソグラフィ及びエッチン
グによりパターニングし(図12)、I/O領域45の
SiGe層42上にSi層をエピタキシャル成長させ
(図13)、マスク酸化膜47を除去する(図14)こと
によって行うことができる。ただし、I/O領域45に
選択エピタキシャル成長によりSiエピタキシャル層4
8を形成する方法は、上記方法には限定されない。
OSFET製造プロセスに従って、コア領域44のSi
層43を歪みSiチャネル43aとした少なくとも一つ
の歪みSiMOSFET50(図15には1個のMOS
FET50のみを示す。)、及びI/O領域45のSi
エピタキシャル層48をSiチャネル48aとした少な
くとも一つのMOSFET60(図15には1個のMO
SFET60のみを示す。)を形成する。MOSFET
50及びMOSFET60の形成は、同じプロセスで同
時に形成しても、異なるプロセスで順に形成してもよ
い。
FET50は、ゲート酸化膜51と、ゲート電極層52
と、不純物(例えば、As、Bなど)注入により形成さ
れたソース領域53及びドレイン領域54と、歪みSi
チャネル43aとを有する。また、図15に示されるよ
うに、MOSFET60は、ゲート酸化膜61と、ゲー
ト電極層62と、不純物(例えば、As、Bなど)注入
により形成されたソース領域63及びドレイン領域64
と、通常の(即ち、歪みSiではない)Siチャネル6
8aとを有する。MOSFETのゲート長及びゲート幅
は、第1の実施形態の場合と同様である。
係るMOSFETデバイスにおいては、コア領域44
に、Si層43を歪みSiチャネル43aとした少なく
とも一つの歪みSiMOSFET50を備え、I/O領
域45に、コア領域44のSi層43より厚いSiエピ
タキシャル層48をSiチャネル48aとした少なくと
も一つのMOSFET60を備えている。従って、コア
領域44を低電圧で高速データ処理が要求されるLSI
のコア領域とし、I/O領域45を電源電圧が高いLS
IのI/O領域とすれば、コア領域44におけるデータ
処理の高速化と、I/O領域45における自己発熱に起
因する駆動力劣化の軽減を図ることができ、その結果、
MOSFETデバイスの高性能化(データ処理速度の向
上)を実現することができる。
領域45に形成するSiエピタキシャル層48が、Si
層及びSiGe層のエッチングされた部分42aに形成
されているので、コア領域44とI/O領域45に発生
する段差を小さく又は無くすることができる。このた
め、その後のMOSFET製造プロセスにおいて繰り返
されるホトリソグラフィ工程を、コア領域44とI/O
領域45に対して一括で行うことが可能であり、製造工
程の大幅な削減が可能になる。
OSFETデバイスの製造プロセス(その1及び2)を
説明するための概略的な断面図である。
スの製造プロセスの一部は、第2の実施形態に係るMO
SFETデバイスの製造プロセスの一部と同じである。
従って、第3の実施形態に係るMOSFETデバイスの
製造プロセスの説明に際しては、第2の実施形態の説明
において用いた図9から図14までをも参照する。
スの製造に際しては、図9から図14までに示される第
2の実施形態に係るMOSFETデバイスの製造プロセ
スと同様のプロセスにより、コア領域44に薄いSi層
43が形成され、I/O領域45に厚いSiエピタキシ
ャル層48を形成する。
タキシャル層48を2つの領域45a及び45bに分離
する素子分離領域49を形成する。素子分離領域49の
深さは、Siエピタキシャル層48の底に達しない深さ
であり、Siエピタキシャル層48の2つの領域45a
及び45bは、素子分離領域49の下で繋がっている。
OSFET製造プロセスに従って、コア領域44のSi
層43を歪みSiチャネル43aとした少なくとも一つ
の歪みSiMOSFET50(図17には1個のMOS
FET50のみを示す。)、I/O領域45内の領域4
5aにおいてSiエピタキシャル層48をSiチャネル
48aとした少なくとも一つのMOSFET60(図1
7には1個のMOSFET60のみを示す。)、及び、
I/O領域45内の領域45bにおいてSiエピタキシ
ャル層48をSiチャネル48bとした少なくとも一つ
のMOSFET70(図17には1個のMOSFET7
0のみを示す。)を形成する。
FET50は、ゲート酸化膜51と、ゲート電極層52
と、不純物(例えば、As、Bなど)注入により形成さ
れたソース領域53及びドレイン領域54と、歪みSi
チャネル43aとを有する。また、図17に示されるよ
うに、MOSFET60は、ゲート酸化膜61と、ゲー
ト電極層62と、不純物(例えば、As、Bなど)注入
により形成されたソース領域63及びドレイン領域64
と、通常の(即ち、歪みSiではない)Siチャネル4
8aとを有する。さらに、図17に示されるように、M
OSFET70は、ゲート酸化膜71と、ゲート電極層
72と、不純物(例えば、As、Bなど)注入により形
成されたソース領域73及びドレイン領域74と、通常
の(即ち、歪みSiではない)Siチャネル48bとを
有する。MOSFETのゲート長及びゲート幅は、第1
の実施形態の場合と同様である。
係るMOSFETデバイスにおいては、コア領域44
に、Si層43を歪みSiチャネル43aとした少なく
とも一つの歪みSiMOSFET50を備え、I/O領
域45の領域45aに、コア領域44のSi層43より
厚いSiエピタキシャル層48をSiチャネル48aと
した少なくとも一つのMOSFET60を備え、I/O
領域45の領域45bに、コア領域44のSi層43よ
り厚いSiエピタキシャル層48をSiチャネル48b
とした少なくとも一つのMOSFET70を備えてい
る。従って、コア領域44を低電圧で高速データ処理が
要求される領域とし、I/O領域45を電源電圧が高い
領域とすれば、コア領域44におけるデータ処理の高速
化と、I/O領域45における自己発熱に起因する駆動
力劣化の軽減を図ることができ、結果的に、MOSFE
Tデバイスの高性能化(データ処理速度の向上)を実現
することができる。
デバイスにおいては、I/O領域45において素子分離
領域49の下でSi層48が繋がっている。Si層48
の熱伝導度はSiGe層41の熱伝導度よりも大きいの
で、トランジスタをオンした際に発生する熱は、このS
i層48によって拡散される。このため、I/O領域4
5における自己発熱による駆動力劣化を軽減させること
ができ、結果的に、MOSFETデバイスの高性能化
(データ処理速度の向上)を実現することができる。
領域45に形成するSiエピタキシャル層48が、Si
層43及びSiGe層42の一部がエッチングされた部
分42aに形成されているので、コア領域44とI/O
領域45に発生する段差を小さく又は無くすることがで
きる。このため、その後のMOSFET製造プロセスに
おいて繰り返されるホトリソグラフィ工程を、コア領域
44及びI/O領域45に対して一括で行うことが可能
であり、製造工程の大幅な削減が可能になる。
の実施形態)のI/O領域45に素子分離領域49及び
MOSFET60及び70を形成した場合を説明した
が、同様の製造プロセスにより、図6(第1の実施形
態)のI/O領域15に素子分離領域及びMOSFET
を形成してもよい。
るMOSFETデバイスの製造プロセス(その1〜3)
を説明するための概略的な断面図である。
スは、第3の実施形態に係るMOSFETデバイスを改
良したデバイスである。従って、第4の実施形態に係る
MOSFETデバイスの製造プロセスの説明に際して
は、図17をも参照する。
スの製造に際しては、第3の実施形態に係るMOSFE
Tデバイスの製造プロセスと同様のプロセスにより、図
17に示されるように、コア領域44のSi層43を歪
みSiチャネル43aとした少なくとも一つの歪みSi
MOSFET50、並びにI/O領域45内の2つの領
域45a及び45bのそれぞれにおいてSiエピタキシ
ャル層48をSiチャネル48a及び48bとした少な
くとも一つのMOSFET60及び70を形成する。
FET50,60,70を覆う層間絶縁膜80を形成す
る。
グラフィ及びエッチングを用いて、層間絶縁膜80、素
子分離領域49、Siエピタキシャル層48、SiGe
層42を貫通し、半導体基板41に達するホール81を
形成する。
熱伝導度を持つ材料、例えば、ポリSiにより埋め込む
ことによって埋め込みプラグ82を形成する。なお、ホ
ール81及び埋め込みプラグ82の形状は図示の形状に
限定されず、少なくともSiエピタキシャル層42と半
導体基板41とを繋ぐことによって、Siエピタキシャ
ル層42から半導体基板41に熱を逃がすことができる
構造であれば他の構造であってもよい。また、埋め込み
プラグ82の材料は、SiGe層より高い熱伝導度を持
つ材料であれば、金属材料(例えば、タングステンやア
ルミニウム等)のような他の材料を用いてもよい。
係るMOSFETデバイスにおいては、コア領域44
に、Si層43を歪みSiチャネル43aとした少なく
とも一つの歪みSiMOSFET50を備え、I/O領
域45の領域45aに、コア領域44のSi層43より
厚いSiエピタキシャル層48をSiチャネル48aと
した少なくとも一つのMOSFET60を備え、I/O
領域45の領域45bに、コア領域44のSi層43よ
り厚いSiエピタキシャル層48をSiチャネル48b
とした少なくとも一つのMOSFET70を備えてい
る。従って、コア領域44を低電圧で高速データ処理が
要求されるLSIのコア領域とし、I/O領域45を電
源電圧が高いLSIのI/O領域とすれば、コア領域4
4におけるデータ処理の高速化と、I/O領域45にお
ける自己発熱に起因する駆動力劣化の軽減を図ることが
でき、結果的に、MOSFETデバイスの高性能化(デ
ータ処理速度の向上)を実現することができる。
デバイスによれば、I/O領域45の素子分離領域49
の下でSiエピタキシャル層48が繋がっているので、
トランジスタをオンした際に発生する熱は、このSiエ
ピタキシャル層48によって拡散されるため、I/O領
域45における自己発熱による駆動力劣化を軽減させる
ことができ、結果的に、MOSFETデバイスの高性能
化(データ処理速度の向上)を実現することができる。
Tデバイスによれば、Siエピタキシャル層48と半導
体基板41とを、SiGe層42よりも熱伝導度の高い
材料からなる埋め込みプラグ82で繋いでいるので、ト
ランジスタをオンした際に発生する熱は、Siエピタキ
シャル層48によって拡散され、埋め込みプラグ82を
伝わって半導体基板41に拡散する。このため、I/O
領域45における自己発熱による駆動力劣化を軽減させ
ることができ、結果的に、MOSFETデバイスの高性
能化(データ処理速度の向上)を実現することができ
る。
の実施形態)のI/O領域45に素子分離領域49及び
埋め込みプラグ82を形成した場合を説明したが、図6
(第1の実施形態)のI/O領域15に素子分離領域及
び埋め込みプラグ82を形成してもよい。
FETデバイスにおいては、第1の領域に、Si層を歪
みSiチャネルとした少なくとも一つの第1のMOSF
ETを備え、第2の領域に、第1の領域のSi層より厚
いSiエピタキシャル層をSiチャネルとした少なくと
も一つの第2のMOSFETを備えている。従って、第
1の領域を低電圧で高速データ処理が要求される領域
(例えば、LSIのコア領域)とし、第2の領域を電源
電圧が高い領域(例えば、LSIのI/O領域)とすれ
ば、第1の領域におけるデータ処理の高速化と、第2の
領域における自己発熱に起因する駆動力劣化の軽減を図
ることができ、その結果、MOSFETデバイスの高性
能化を実現することができる。
造方法においては、Si層を歪みSiチャネルとした少
なくとも一つの第1のMOSFETの形成と、Siエピ
タキシャル層をSiチャネルとした少なくとも一つの第
2のMOSFETの形成とを同じ工程で実施可能として
いるので、製造工程の簡素化を実現できる。
デバイスの製造プロセス(その1)を説明するための概
略的な断面図である。
デバイスの製造プロセス(その2)を説明するための概
略的な断面図である。
デバイスの製造プロセス(その3)を説明するための概
略的な断面図である。
デバイスの製造プロセス(その4)を説明するための概
略的な断面図である。
デバイスの製造プロセス(その5)を説明するための概
略的な断面図である。
デバイスの製造プロセス(その6)を説明するための概
略的な断面図である。
デバイスの製造プロセス(その7)を説明するための概
略的な断面図である。
デバイスのコア領域及びI/O領域のそれぞれの電力供
給配線の構造を概略的に示す平面図である。
デバイスの製造プロセス(その1)を説明するための概
略的な断面図である。
Tデバイスの製造プロセス(その2)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その3)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その4)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その5)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その6)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その7)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その1)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その2)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その1)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その2)を説明するための
概略的な断面図である。
Tデバイスの製造プロセス(その3)を説明するための
概略的な断面図である。
いMOSFETのドレイン電流ID−ドレイン電圧VD
特性を模式的に示す図である。
いMOSFETのドレイン電流ID−ドレイン電圧VD
特性を模式的に示す図である。
Claims (13)
- 【請求項1】 半導体基板と、 前記半導体基板上に備えられたSiGe層と、 前記SiGe層上に備えられたSi層と、 前記Si層を前記第1の領域と前記第2の領域とに分離
する第1の素子分離領域と を有し、 前記第2の領域のSi層が、前記第1の領域のSi層よ
り厚いSiエピタキシャル層であり、 前記第1の領域のSi層を歪みSiチャネルとした少な
くとも一つの第1のMOSFETと、前記Siエピタキ
シャル層をSiチャネルとした少なくとも一つの第2の
MOSFET とを有し、 前記Siエピタキシャル層の下に位置する前記SiGe
層の厚さを前記第1の領域のSi層の下に位置する前記
SiGe層の厚さより薄くした ことを特徴とするMOS
FETデバイス。 - 【請求項2】 半導体基板と、 前記半導体基板上に備えられたSiGe層と、 前記SiGe層上に備えられたSi層と、 前記Si層を前記第1の領域と前記第2の領域とに分離
する第1の素子分離領域とを有し、 前記第2の領域のSi層が、前記第1の領域のSi層よ
り厚いSiエピタキシャル層であり、 前記第1の領域のSi層を歪みSiチャネルとした少な
くとも一つの第1のMOSFETと、 前記Siエピタキシャル層をSiチャネルとした少なく
とも一つの第2のMOSFETと を有するMOSFETデバイスであって、 前記MOSFETデバイスがLSIであり、 前記第1の領域が、第1の駆動電圧が供給される前記L
SIのコア領域であり、 前記第2の領域が、前記第1の駆動電圧より高い第2の
駆動電圧が供給される前記LSIのインターフェース領
域であることを特徴とするMOSFETデバイス。 - 【請求項3】 前記Siエピタキシャル層の下に位置す
る前記SiGe層の厚さを前記第1の領域のSi層の下
に位置する前記SiGe層の厚さより薄くしたことを特
徴とする請求項2に記載のMOSFETデバイス。 - 【請求項4】 前記Siエピタキシャル層を第3の領域
と第4の領域とに分離する第2の素子分離領域を有し、 前記第2のMOSFETが前記第3の領域及び前記第4
の領域のそれぞれに備えられたことを特徴とする請求項
1から3までのいずれかに記載のMOSFETデバイ
ス。 - 【請求項5】 前記第2の素子分離領域の深さが、前記
Siエピタキシャル層の底に達しない深さであることを
特徴とする請求項4に記載のMOSFETデバイス。 - 【請求項6】 前記SiGe層を貫通して前記Siエピ
タキシャル層と前記半導体基板とを繋ぐホールに埋め込
まれ、前記SiGe層より高い熱伝導度を持つ材料から
なる埋め込みプラグを有することを特徴とする請求項1
から5までのいずれかに記載のMOSFETデバイス。 - 【請求項7】 前記埋め込みプラグがポリSiにより構
成されることを特徴とする請求項6に記載のMOSFE
Tデバイス。 - 【請求項8】 半導体基板上にSiGe層を形成する工
程と、 前記SiGe層上にSi層を形成する工程と、 前記Si層を前記第1の領域と前記第2の領域とに分離
する第1の素子分離領域を形成する工程と、 前記第2の領域のSi層、及び前記第2の領域のSi層
の下に位置するSiGe層の上部をエッチングする工程
と、 前記第2の領域における前記SiGe層上にSi層を選
択エピタキシャル成長させ、前記第1の領域のSi層よ
りも厚いSiエピタキシャル層を形成する工程と、 前記第1の領域のSi層を歪みSiチャネルとした少な
くとも一つの第1のMOSFET、及び前記Siエピタ
キシャル層をSiチャネルとした少なくとも一つの第2
のMOSFETを形成する工程とを有することを特徴と
するMOSFETデバイスの製造方法。 - 【請求項9】 半導体基板上にSiGe層を形成する工
程と、 前記SiGe層上にSi層を形成する工程と、 前記Si層を前記第1の領域と前記第2の領域とに分離
する第1の素子分離領域を形成する工程と、 前記第2の領域のSi層、及び前記第2の領域のSi層
の下に位置するSiGe層の上部をエッチングする工程
と、 前記第2の領域における前記SiGe層上にSi層を選
択エピタキシャル成長させ、前記第1の領域のSi層よ
りも厚いSiエピタキシャル層を形成する工程と、 前記Siエピタキシャル層を第3の領域と第4の領域と
に分離する第2の素子分離領域を形成する工程と、 前記第1のSi層を歪みSiチャネルとした少なくとも
一つの第1のMOSFET、並びに前記第3の領域及び
前記第4の領域のそれぞれにおいて前記Siエピタキシ
ャル層をSiチャネルとした少なくとも一つの第2のM
OSFETを形成する工程とを有することを特徴とする
MOSFETデバイスの製造方法。 - 【請求項10】 前記Siエピタキシャル層の下に位置
するSiGe層の厚さを前記第1の領域のSi層の下に
位置するSiGe層の厚さより薄くしたことを特徴とす
る請求項8又は9のいずれかに記載のMOSFETデバ
イスの製造方法。 - 【請求項11】 前記第2の素子分離領域の深さが、前
記Siエピタキシャル層の底に達しない深さであること
を特徴とする請求項9に記載のMOSFETデバイスの
製造方法。 - 【請求項12】 前記SiGe層を貫通して前記Siエ
ピタキシャル層と前記半導体基板とを繋ぐホールを形成
する工程と、 前記ホール内に前記SiGe層より高い熱伝導度を持つ
材料からなる埋め込みプラグを形成する工程とを有する
ことを特徴とする請求項8から11までのいずれかに記
載のMOSFETデバイスの製造方法。 - 【請求項13】 前記埋め込みプラグがポリSiにより
構成されることを特徴とする請求項12に記載のMOS
FETデバイスの製造方法。
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