CN101268547B - 包含交替有源区材料的结构及其形成方法 - Google Patents

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Abstract

在结晶半导体衬底上形成交替材料区域的方法，以及由此形成的结构。这种交替材料区域适合于用作MOSFET或者其他电子或光电子器件中的有源区。

Description

包含交替有源区材料的结构及其形成方法
相关申请
本申请要求2005年7月26日提交的美国临时申请60/702,363的优先权，在此引用其全部内容作为参考。
技术领域
本发明涉及包含交替有源区材料的结构形成的方法和材料。
背景技术
随着基于Si的MOSFET技术的几何规模变得越来越具有挑战性，代用材料与Si的杂性集成变成增加MOSFET通道的固有载流子迁移率的具有吸引力的选择。代用材料的杂性集成因此很局限于少量Ge的SiGe合金的添加用作源极-漏极接触材料或异质结双极晶体管基层。因为这种层与Si仅轻微晶格失配以及因为大多数现代Si MOSFET工艺与这些稀释SiGe合金兼容，Si MOSFET集成序列中的极少破坏是必需的。不幸地，增加的载流子迁移率的驱动(以及伴随的器件驱动电流)将很快需要使用历史上基于Si的器件的其他更高度晶格失配的材料，需要对传统器件集成流程进行更多破坏性的改变。
发明内容
交替材料到常规和新衬底上的杂性集成期望用于各种电子和光电子应用。例如，III-V、II-VI材料和/或Ge与Si的杂性集成是增加CMOS平台的功能性和性能的具有吸引力的途径。一种杂性集成的经济的解决方法可以启动新的应用领域，例如取代CMOS晶体管，特别是关键路径逻辑器件中的Si。这可以显著地降低(a)通道电阻，因为由各种非Si半导体提供的超高迁移率和饱和速度，以及(b)源极/漏极电阻，因为高迁移率以及因为许多非Si半导体的较窄带隙，较窄带隙导致金属(或金属-合金)接触与半导体之间的较低电阻。另一种新应用可以是Si CMOS逻辑和与现今用于高频应用的那些类似的超高速RF器件，例如基于InP或GaAs的高电子迁移率晶体管(HEMT)或异质结双极晶体管(HBT)器件的组合。再一种应用可以是Si CMOS逻辑与光电子器件的组合，因为许多非Si半导体具有优于Si的光发射和检测性能。
选择性外延因为几个原因成为杂性材料集成的具有吸引力的途径。首先，它允许仅在需要的位置添加非Si半导体材料，所以对于在相同晶片上执行的Si CMOS工艺仅少量破坏。而且，选择性外延可以允许Si晶片上多种新材料的组合，例如对于PMOS的Ge和对于NMOS的InGaAs。此外，这可能比特别是用于集成具有大晶格失配的材料的关键备选途径，例如全局杂性外延薄膜的层转移经济得多。
描述在结晶半导体衬底上形成交替材料区域的方法。在这里使用的“交替”指非Si半导体，或者与底层Si衬底相比较具有不同表面或转动取向的Si。这种区域适合于用作MOSFET或者其他电子或光电子器件中的有源区。而且，提供使用这种非Si有源区的MOSFET器件的设计。
在一个方面，本发明特征在于一种形成一种结构的方法，包括提供包含结晶半导体材料的衬底。在衬底上形成掩模层，并且在掩模层中限定窗口。通过选择性外延使用有源区材料填充窗口。限定包括有源区材料的至少一部分的器件。
可以包括下面的特征。平面化有源区材料的表面使得该表面与掩模层的表面基本上共面。
在另一方面，本发明特征在于一种形成一种结构的方法，包括提供包含结晶半导体材料的衬底，以及在半导体材料中限定第一浅槽隔离区。在衬底上限定薄电介质层，并且在薄电介质层中限定窗口以暴露由第一浅槽隔离区限制的半导体材料的一部分。去除半导体材料的暴露部分以限定开口。通过选择性外延使用有源区材料填充开口。选择性地去除薄电介质层，并且限定包括有源区材料的至少一部分的器件。
可以包括下面特征的一个或多个。平面化有源区材料的表面使得该表面与薄电介质层的表面基本上共面。衬底包括粘结到晶片的包含结晶半导体材料的一层。结晶半导体材料具有第一结晶取向并且有源区材料包括具有不同于第一结晶取向的第二结晶取向的第二结晶半导体材料。
在半导体材料中限定第二浅槽隔离区。第一浅槽隔离区的宽度与第二浅槽隔离区的宽度的比值大于1，例如选自1.2-3的范围。
在另一方面，本发明特征在于一种形成一种结构的方法，该方法包括提供包含结晶半导体材料的衬底以及在半导体材料中限定第一浅槽隔离区。在衬底上限定薄电介质层。在薄电介质层中限定窗口以暴露第一浅槽隔离区的一部分。去除第一浅槽隔离区的暴露部分以限定开口。通过选择性外延使用有源区材料填充开口。选择性地去除薄电介质层，并且限定包括有源区材料的至少一部分的器件。
可以包括下面特征的一个或多个。平面化有源区材料的表面使得该表面与薄电介质层的表面基本上共面。在半导体材料中限定第二浅槽隔离区，使得第一浅槽隔离区的剩余部分的宽度与第二浅槽隔离区的宽度的比值大于1，例如选自1.2-3的范围。
在另一方面，本发明特征在于一种结构，其具有包含第一有源区材料并且由具有第一宽度的第一浅槽隔离区限制的第一有源区。第二有源区包含第二有源区材料并且由具有第二宽度的第二浅槽隔离区限制。第一宽度与第二宽度的比值大于1。
可以包括下面特征的一个或多个。第一有源区材料是半导体例如Ge、SiGe、SiC、金刚石、III-V半导体和/或II-VI半导体，并且第二有源区材料包括Si。第一有源区材料具有第一结晶取向并且第二有源区材料具有不同于第一结晶取向的第二结晶取向。第一宽度与第二宽度的比值选自1.2-3的范围。
在另一方面，本发明特征在于一种形成一种结构的方法，该方法包括提供包含结晶材料的衬底以及在衬底上形成第一掩模层。在第一掩模层中限定第一开口以暴露衬底的第一区域中衬底的第一部分。通过选择性外延使用第一有源区材料填充第一开口。在第一掩模层中限定第二开口以暴露衬底的第二区域中衬底的第二部分。通过选择性外延使用第二有源区材料填充第二开口。限定包括第一有源区材料的至少一部分的第一器件，以及限定包括第二有源区材料的至少一部分的第二器件。
可以包括下面特征的一个或多个。在使用第二有源区材料填充第二开口之前在衬底的第一区域上形成第二掩模层，以及在使用第二有源区材料填充第二开口之后去除第二掩模层。在第二掩模层去除之后平面化第一有源区材料的表面和第二有源区材料的表面。
在另一方面，本发明特征在于一种结构，包括第一隔离区以及包含第一半导体材料并且由第一隔离区限制的第一有源区。该结构也包括第二隔离区以及包含不同于第一半导体材料的第二半导体材料并且由第二隔离区限制的第二有源区。第一半导体材料的表面、第二半导体材料的表面、第一隔离区的表面以及第二隔离区的表面都基本上共面。
可以包括下面特征的一个或多个。第一半导体材料具有第一结晶取向且第二半导体材料具有不同于第一结晶取向的第二结晶取向。第一半导体材料包括Ge、InAs、InGaAs、InSb、AlSb、InAlSb、GaAs或InP，并且第二半导体材料包括Si和/或Ge。
在另一方面，本发明特征在于一种结构，包括具有包含第一有源区材料的第一通道、第一源极和第一漏极区的n-FET。p-FET具有包含第二有源区材料的第二通道、第二源极和第二漏极区。第一源极和漏极区以及第二源极和漏极区包含相同的源极/漏极材料。
可以包括下面特征的一个或多个。第一通道材料处于拉伸应变下。第二通道材料处于压缩应变下。第一源极和第一漏极区中源极/漏极材料的至少一部分置于第一和第二凹槽中，第二源极和第二漏极区中源极/漏极材料的至少一部分置于第三和第四凹槽中，以及源极/漏极材料的晶格常数小于第一有源区材料的晶格常数而大于第二有源区材料的晶格常数。
第一源极和第一漏极区中源极/漏极材料的至少一部分置于第一和第二凹槽中，第二源极和第二漏极区中源极/漏极材料的至少一部分置于第三和第四凹槽中，以及源极/漏极材料的晶格常数大于第一有源区材料的晶格常数而小于第二有源区材料的晶格常数。
第一源极和第一漏极区中源极/漏极材料的至少一部分置于第一和第二凹槽中，第二源极和第二漏极区中的源极/漏极材料置于第二有源区材料的顶面上，以及源极/漏极材料的晶格常数小于第一有源区材料的晶格常数且小于第二有源区材料的晶格常数。源极/漏极材料包括IV族半导体。
第一源极和第一漏极区中的源极/漏极材料置于第一有源区材料的顶面上，第二源极和第二漏极区中源极/漏极材料的至少一部分置于第三和第四凹槽中，以及源极/漏极材料的晶格常数大于第一有源区材料的晶格常数且大于第二有源区材料的晶格常数。
在另一方面，本发明特征在于一种形成一种器件的方法，该方法包括在衬底的第一区域中提供第一有源区材料并且在衬底的第二区域中提供第二有源区材料。通过去除第一有源区材料的第一部分和第二部分限定第一和第二凹槽，并且将源极/漏极材料沉积到第一和第二凹槽中来限定第一源极和第一漏极。通过去除第二有源区材料的第一部分和第二部分限定第三和第四凹槽，并且将源极/漏极材料沉积到第三和第四凹槽中来限定第二源极和第二漏极。限定具有置于第一源极与第一漏极之间的第一有源区材料中的通道的第一器件。限定具有置于第二源极与第二漏极之间的第二有源区材料中的通道的第二器件。
可以包括下面特征的一个或多个。第一、第二、第三和第四凹槽的限定包括以近似相同的速率去除第一和第二有源区材料的非选择性刻蚀。在第一有源材料中限定第一和第二凹槽包括相对于第二有源材料高度选择性的刻蚀。在第二有源材料中限定第三和第四凹槽包括相对于第一有源材料高度选择性的刻蚀。
在另一方面，本发明特征在于一种形成一种结构的方法，该方法包括提供衬底，在衬底的第一部分上提供第一有源区材料，以及在衬底的第二部分上提供第二有源区材料。薄层沉积在第一和第二有源区材料上。在薄层上形成栅极电介质层。形成包括第一有源区材料的第一器件例如n-FET以及包括第二有源区材料的第二器件例如p-FET。
在另一方面，本发明特征在于一种结构，包括包含第一有源区材料的第一有源区和包含不同于第一有源区材料的第二有源区材料的第二有源区。薄层置于第一有源区材料和第二有源区材料上，并且栅极电介质层置于薄层上。
可以包括下面特征的一个或多个。第一有源区材料和第二有源区材料每个包括Ge、SiGe、SiC、金刚石、III-V半导体和II-VI半导体的至少一种，并且薄层包括Si。栅极电介质层包括SiO2、SiON、Si3N4和高k电介质的至少一种。
在另一方面，本发明特征在于一种形成一种结构的方法，该方法包括提供衬底，在衬底的第一部分上提供第一有源区材料，以及在衬底的第二部分上提供第二有源区材料。在第一有源区材料上形成第一栅极电介质层，并且在第二有源区材料上形成第二栅极电介质层。第一电极层沉积在第一和第二有源区材料上。去除置于第二有源区材料上的第一电极层的一部分。第二电极层沉积在第一和第二有源区上。平面化置于衬底上的层以限定包括置于第一有源区材料上的第一电极层的表面和置于第二有源区材料上的第二电极层的表面的共面表面。形成包括第一有源区材料的第一器件和包括第二有源区材料的第二器件。
可以包括下面特征的一种或多种。第一器件包括n-FET。第一电极层包括铟、钽、锆、钨、钼、铬、锡、锌、钴、镍、铼、钌、铂、钛、铪、硅和氮的至少一种。第二器件包括p-FET。第二电极层包括铜、钼、铬、钨、钌、钽、锆、铂、铪、钛、钴、镍、硅和氮的至少一种。
在另一方面，本发明特征在于一种结构，包括包含第一有源区材料的第一有源区，以及包含不同于第一有源区材料的第二有源区材料的第二有源区。第一栅电极材料置于第一有源区材料上，并且不同于第一栅电极材料的第二栅电极材料置于第二有源区材料上。第一栅电极材料包括铟、钽、锆、钨、钼、铬、锡、锌、钴、镍、铼、钌、铂、钛、铪、硅和氮的至少一种，以及第二栅电极材料包括铜、钼、铬、钨、钌、钽、锆、铂、铪、钛、钴、镍、硅和氮的至少一种。
在另一方面，本发明特征在于一种形成一种结构的方法，该方法包括提供包含结晶半导体材料的衬底，以及在衬底上形成掩模层。在掩模层中限定窗口。通过选择性外延使用第一有源区材料至少部分地填充窗口。通过选择性外延在第一有源区材料上形成第二有源区材料。限定包括第二有源区材料的至少一部分的器件。
在另一方面，本发明特征在于一种形成一种结构的方法，该方法包括提供包含结晶材料的衬底，以及在衬底上形成第一掩模层。在第一掩模层中限定第一开口以暴露衬底的第一区域中衬底的第一部分。通过选择性外延使用第一有源区材料填充第一开口。通过选择性外延在第一有源区材料上形成包含第二有源区材料的第一层。在第一掩模层中限定第二开口以暴露衬底的第二区域中衬底的第二部分。通过选择性外延使用第三有源区材料填充第二开口。通过选择性外延在第三有源区材料上形成包含第四有源区材料的第二层。限定包括第二有源区材料的至少一部分的第一器件。限定包括第四有源区材料的至少一部分的第二器件。
可以包括下面特征的一个或多个。第一器件包括具有第一应变的第一通道，第二器件包括具有第二应变的第二通道，第一应变的大小近似等于第二应变的大小，并且第一应变的符号与第二应变的符号相反。第一应变的大小大于大约1.5％。第一有源区材料与第四有源区材料基本上相同。第二有源区材料与第三有源材料基本上相同。
在另一方面，本发明特征在于一种结构，包括至少部分地填充限定在置于半导体衬底上的掩模层中的窗口的第一有源区材料。第二有源区材料置于第一有源区材料上。器件包括第二有源区材料的至少一部分。
在另一方面，本发明特征在于布置在限定在置于结晶衬底上的第一掩模层中的第一开口中的第一有源区材料。包含第二有源区材料的第一层置于第一有源区材料上。第三有源区材料置于限定在第一掩模层中的第二开口中。包含第四有源区材料的第二层置于第三有源区材料上。第一器件包括第二有源区材料的至少一部分。第二器件包括第四有源区材料的至少一部分。
可以包括下面特征的一个或多个。第一和第三有源区材料至少部分地弛豫，并且第二和第四有源区材料基本上应变。第一和第三有源区材料近似完全弛豫。第一器件是包括置于第一有源区材料上的第一源极区和第一漏极区的晶体管。第一源极区和第一漏极区每个置于第一层内。第二器件是包括置于第三有源区材料上的第二源极区和第二漏极区的晶体管。第二源极区和第二漏极区每个置于第二层内。第一器件是NMOS晶体管而第二器件是PMOS晶体管。第二有源区材料包括III-V半导体材料而第四有源区材料包括IV族半导体材料。第二有源区材料包括InP、InAs、InSb和InGaAs的至少一种，并且第四有源区材料包括Si和Ge的至少一种。
附图说明
图1a-1c，2a-2g，3a-3d，4a-4f，5a-5b，6a-6b，7a-7e，8a-8e，9a-9e，10a-10d，11a-11d，12b-12c和13a-13g是说明交替半导体衬底的形成的示意横截面和顶视图；以及
图12a是表示几种半导体材料的带隙与迁移率之间的相关性的图。
相同参考标记的特征在相应附图中代表共同的特征。
具体实施方式
参考图1a-1c和2a-2g，平面隔离区可以用于有源区材料的选择性外延。参考图1a，2a和2b，衬底100包括结晶半导体材料。衬底100可以是例如体硅晶片、体锗晶片、绝缘体上半导体(SOI)衬底或应变的绝缘体上半导体(SSOI)衬底。掩模层110形成在衬底100上。掩模层110可以是包括例如二氧化硅、氧化铝、氮化硅、碳化硅或金刚石的绝缘体层，并且可以具有例如50-1000纳米(nm)的厚度t1。掩模层110可以通过沉积方法，例如化学汽相沉积(CVD)、等离子增强的化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或者物理沉积方法例如溅射形成。作为选择，掩模层110可以通过衬底的热氧化形成。
掩模(没有显示)例如光刻胶掩模形成在掩模层110上。掩模形成图案以暴露掩模层110的至少一部分。通过例如反应离子刻蚀(RIE)去除掩模层110的暴露部分以限定窗口120从而暴露衬底100的顶面的区域130。窗口120可以具有例如50nm-10微米(μm)的宽度w1和例如50nm-10μm的长度l1。窗口具有与掩模层110的厚度t1相等的高度h1。窗口120对应于它将最终包含于其中的电子或光电子器件的有源区，并且尺寸因此而选择。
参考图1b，2c和2d，通过选择性外延使用有源区材料140完全填充窗口120。选择性外延可以通过沉积方法例如LPCVD、大气压CVD(APCVD)、超高真空CVD(UHCVD)、减压CVD(RPCVD)、有机金属CVD(MOCVD)、原子层沉积(ALD)或分子束外延(MBE)执行。有源区材料140选择性地形成，也就是它形成在由窗口120暴露的衬底100的结晶半导体材料上，但是基本上不形成在掩模层110上。有源区材料140是结晶半导体材料，例如IV族元素或化合物，III-V化合物或II-VI化合物。IV族元素可以是碳、锗或硅例如(110)硅。IV族化合物可以包括硅、锗、锡或碳，例如硅锗(SiGe)。III-V化合物可以是例如砷化镓(GaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)、磷化铟(InP)或锑化铟(InSb)、锑化铝(AlSb)、锑化铟铝(InAlSb)或其混合物。II-VI化合物可以是例如碲化锌(ZnTe)、硒化镉(CdSe)、碲化镉(CdTe)、硫化锌(ZnS)或硒化锌(ZnSe)或其混合物。在一些实施方案中，多于一种有源区材料140可以在窗口120中形成，也就是可以通过选择性外延形成两层或多层有源区材料140。缺陷可能在有源区材料与衬底100之间的界面处形成。这些缺陷可以由限定窗口120的掩模层110的侧壁捕获，如在美国专利申请序列号11/436,198和11/436,062中描述的，在此引用其全部内容作为参考。
在使用有源区材料140填充窗口120之后，有源区材料140的一部分150可能因各种原因延伸到掩模层110的顶面160上，从而形成非平面顶面。例如，小平面可能在半导体有源区材料与绝缘体之间的垂直界面处形成。即使没有小平面，有源区材料140的顶面可能不与绝缘体材料的顶面共面，因为很难精确地在使用有源区材料140填充窗口120的点可靠且重复地停止选择性外延。非平面表面可能表现出随后处理的困难。
可以通过例如平面化去除延伸到掩模层110顶面上的有源区材料140的部分，使得有源区材料表面170与掩模层110的顶面160基本上共面，如图1c中描绘的。有源区材料表面可以通过例如相对于掩模层110选择性的化学机械抛光(CMP)步骤平面化。
参考图2e-2g，形成包括有源区材料的至少一部分的器件。器件可以是晶体管180，具有置于有源区材料中的源极190、漏极200和通道210。随后的处理步骤可以包括栅极电介质层220的形成，栅电极材料的沉积，以及通过例如干法刻蚀的栅极230的限定。源极和漏极区可以由离子注入步骤限定。层间电介质可以形成在栅极、源极和漏极上，并且可以限定接触孔。金属层235可以沉积在接触孔中和衬底上。作为结果的晶体管180可以是例如场效应晶体管(FET)，例如互补金属氧化物半导体FET(CMOSFET)或金属半导体FET(MESFET)。在一种备选实施方案中，器件是非FET器件例如二极管。二极管器件可以是测光器件(光电二极管)或发光器件(发光二极管或激光二极管)。在一种备选应用中，器件是双极面结型晶体管。
在一种备选实施方案中，有源区材料例如III-V或II-VI半导体合金，或Ge，或SiGe合金可以仅引入到晶片上的所选有源区中，如下。
参考图3a-3d，第一浅槽隔离(STI)区300根据本领域技术人员已知的方法限定在半导体衬底100中。STI区300包括填充电介质材料320例如二氧化硅或氮化硅的沟槽310。薄电介质层330形成在衬底上，包括第一STI区。在一种实施方案中，薄电介质层330包括与电介质材料320相同的材料。在一种备选实施方案中，薄电介质层330包括与电介质材料320不同的材料。薄电介质层330可以包括Si3N4且可以具有例如大约的厚度t2。如果Si3N4电介质层太厚，它可能通过引起应力而损坏底层材料例如硅。在一种实施方案中，薄电介质层330包括置于Si3N4层下面的SiO2层。SiO2层减轻由Si3N4层引起的应变，并且Si3N4层的厚度t2可以是例如。SiO2层的厚度可以是例如。
参考图3a和3b，窗口335限定在薄电介质层330中以暴露由第一STI区300限制的衬底半导体材料的部分340，同时保护其他衬底部分。窗口335可以由例如光刻胶掩模，以及选择性地去除薄电介质层330的一部分而不侵蚀底层衬底半导体材料的湿法或干法刻蚀化学处理限定。去除暴露的半导体材料部分340以限定开口350。半导体材料部分340可以由选择性去除半导体材料例如Si而不侵蚀薄电介质层330或STI沟槽填充材料320的湿法或干法刻蚀化学处理去除。例如，由窗口暴露的半导体材料部分340可以向下去除到与第一STI区300的底部界面一样平的水平面。开口350的侧壁360，360′由用来排齐和/或填充第一STI区300的电介质材料限定。在一种实施方案中，向下去除半导体材料部分340至低于第一STI区300的底部界面的水平面可能是优选的，并且去除工艺甚至可能底切第一STI区300，将开口350扩展到第一STI区300下面。开口350的这种轮廓对于避免小平面形成或减少随后沉积在开口350中的材料中的缺陷可能是有利的。
参考图3c，通过选择性外延使用有源区材料140填充开口350。可以平面化有源区材料的顶面370使得有源区材料与薄电介质层330的顶面基本上共面。平面化可以由在薄电介质层330的顶面停止的CMP步骤执行。在一些实施方案中，多于一种有源区材料140可以形成在窗口335中，也就是可以通过选择性外延形成两层或多层有源区材料140。
如上所述，薄电介质层330的厚度t2可以小。小厚度t2的另外好处在于有源区材料仅轻微地延伸到衬底的半导体材料上面。
参考图3d，选择性地去除薄电介质层330，而基本上不去除STI沟槽填充320或任何底层半导体材料。例如，在薄电介质层330为Si3N4的一种实施方案中，它可以使用包含磷酸的加热溶液有效地去除。可选地，在薄电介质层330去除之后，可以使用平面化步骤例如CMP充分平面化包含有源区材料的衬底的表面，使得有源区材料与第一STI区以及衬底的半导体材料基本上共面。在相对厚的电介质层330的实例中，该层去除之后的平面化可能是优选的。
限定包括有源区材料140的至少一部分的器件例如晶体管。
参考图4a-4f，衬底的结晶半导体材料可以具有第一结晶取向，并且有源区材料可以包括具有不同于第一结晶取向的第二结晶取向的第二结晶半导体材料。参考图4a，衬底100可以包括具有第一结晶取向的第一层400，并且第一层400上的粘结层410可以包括具有第二结晶取向的第二结晶材料，粘结界面412置于两层之间。在一种实施方案中，衬底的第一结晶材料和第二结晶材料可以包括具有不同取向的相同材料。例如，第一层400可以是(100)Si而粘结层可以是(110)Si。在一种实施方案中，置于粘结层410下面的衬底100的基本上全部都可以包括第一层400。例如，第一层400可以是(100)Si晶片而粘结层410可以是(110)Si。
参考图4b，第一STI区300限定在粘结层410中，延伸到第一层400。在一种实施方案中，第一STI区300可以延伸到第一层400中。第一STI区300限制第二结晶半导体材料的一部分415。
参考图4c，掩模覆盖层420限定在衬底100上。掩模覆盖层420可以是例如厚度t3为例如大约的薄的低应力Si3N4层。窗口430限定在掩模覆盖层420中以暴露由第一STI区300限制的第二结晶半导体材料部分415。
参考图4d，可以通过干法或湿法刻蚀去除暴露的第二结晶半导体材料以限定开口440。该去除可以通过定时以在第一层400的表面450暴露之后停止的非选择性湿法或干法刻蚀。作为选择，该去除可以是选择性的，经由择优地去除给定结晶取向的半导体材料的湿法刻蚀。例如，25％浓度和70℃的四甲基氢氧化铵(TMAH)溶液将以大约0.5μm/min非常快速地刻蚀(110)Si。因为该溶液仅以0.27μm/min刻蚀(100)Si和以0.009μm/min刻蚀(111)Si，该溶液可以用来容易地去除(100)或(111)Si层上的(110)Si。
参考图4e，通过选择性外延使用第一结晶材料填充开口440。可以平面化选择性外延材料460的顶面使得它与粘结层410的顶面基本上共面。平面化可以由在例如掩模覆盖层420的顶面470停止的CMP步骤执行。
参考图4f，去除掩模层，并且形成具有包含第一结晶材料和第二结晶材料的有源区的器件，两种结晶材料具有不同的结晶取向。
在一种实施方案中，n-FET的有源区480由第一STI区300限制，并且p-FET的有源区490由与第一STI区300的形成平行形成的第二STI区300′限制。(110)表面Si具有比(100)表面高得多的空穴迁移率，但是(110)表面的电子迁移率较差。因此，在由第一STI区300限制的区域中提供(100)Si用作n-FET的有源区480，并且在由第二STI区300′限制的区域490中提供(110)Si用作p-FET的有源区可能是有利的。
在一种备选实施方案中，粘结层410包含(100)Si并且粘结到包含(110)Si的晶片。在STI区300，300′形成之后，(100)Si从由第二STI区300′限制的区域中去除。(110)Si在由第二STI区限制的区域中选择性地生长以用作p-FET的有源区，并且被平面化。由第一STI区限制的(100)Si用作n-FET的有源区。
在另一种备选实施方案中，粘结层410是从第二衬底上的渐变缓冲区转移并且粘结到(110)Si晶片的(100)应变硅。在STI形成之后，(100)应变硅从由第二STI区300′限制的区域中去除。(110)Si在由第二STI区300′限制的区域中选择性地生长以用作p-FET的有源区，并且被平面化。由第一STI区限制的(100)应变Si用作n-FET的有源区。
如上讨论的，覆盖层掩模材料例如掩模覆盖层420或薄电介质层330可以用来覆盖某些区域例如p-FET区域，在未覆盖区域例如n-FET区域上选择性地生长交替有源区材料期间。限定覆盖层掩模材料的边缘是一个挑战，因为用来限定边缘的光刻步骤需要与STI区的非常精细的对准。例如，对准可能需要在±10nm内。如果边缘对准到的STI区与光刻步骤的对准公差相比较太窄，可能导致未对准。
参考图5a-5b，限制有源区将限定于其中的区域的第一STI区300比在相同衬底100上形成的第二STI区300′宽。例如，STI区300可以具有选自40nm-400nm范围的宽度w2，并且第二STI区300′可以具有选自20nm-200nm范围的宽度w3。STI区300的宽度与第二STI区的宽度的比值可以大于1，优选地选自1.2-3的范围。比值也可以大于3，但是这可能造成过度面积损失。
如上面参考图3a-3d讨论的，形成薄电介质层330并且限定窗口。较宽的STI区300便于光刻胶掩模的对准，使得薄电介质层330的边缘500更可靠地限定在STI区300上。去除由窗口暴露的衬底半导体材料510以限定开口(没有显示)。通过选择性外延使用有源区材料填充开口(没有显示)。可以平面化有源区材料的顶面使得有源区材料与薄电介质层330的顶面基本上共面。平面化可以在薄电介质层330去除之前和/或之后执行。在相对厚的电介质层330的实例中，在该层去除之后平面化可能是优选的。在一些实施方案中，多于一种有源区材料可以形成在开口中，也就是可以通过选择性外延形成两层或多层有源区材料。
参考图6a-6b，在一种备选实施方案中，比有源区宽的第一STI区300限定在包含结晶半导体材料的衬底100中。薄电介质层330形成在衬底上，并且在薄电介质层330中限定窗口600以暴露第一STI区300的一部分。第一STI区的暴露部分通过例如将基本上不刻蚀硅的包括例如HCI和/或HBr的干法刻蚀去除以限定开口610。通过选择性外延使用有源区材料填充开口610(没有显示)。可以平面化有源区材料的顶面使得有源区材料与薄电介质层330的顶面基本上共面。平面化可以在薄电介质层330去除之前和/或之后执行。在一些实施方案中，多于一种有源区材料可以形成在开口610中，也就是可以通过选择性外延形成两层或多层有源区材料。
开口外围周围的剩余绝缘体条620将用作隔离结构。这些条的宽度与第二STI区300′的宽度的比值可以大于1。
去除薄电介质层330，并且限定包括有源区材料的至少一部分的器件。
第一STI区300具有例如等同于有源区(典型地栅极长度十倍的最小值)和两倍沟槽宽度(每个典型地两倍栅极长度)的总和的宽度w4。因此，对于随后形成的栅极长度为45nm的器件，第一STI区300可以具有630nm的宽度。
参考图7a-7e，两种或多种不同有源区材料可以选择性地生长在单个衬底上。掩模层110形成在如上所述包含结晶材料的衬底100上。掩模层110包括非结晶材料，例如电介质例如SiO2或Si3N4。掩模层110可以用作隔离区。第一开口710限定在第一掩模层中以暴露衬底的第一区域720中衬底的第一部分。第一开口710可以由湿法或干法选择性刻蚀限定。
通过选择性外延使用第一有源区材料730填充第一开口，使得第一有源区材料形成在第一开口710中，但是基本上不形成在掩模层110上。在一些实施方案中，多于一种有源区材料可以形成在第一开口710中，也就是可以通过选择性外延形成两层或多层有源区材料。
第二掩模层740可以形成在衬底上使得覆盖衬底的第一区。第二掩模层740包括非结晶材料例如电介质。第二开口750限定在第二和第一掩模层中以暴露衬底的第二区760中衬底的第二部分。通过选择性外延使用第二有源区材料770填充第二开口。第二掩模层740防止第二有源区材料770通过选择性外延形成在结晶第一有源区材料730上。在使用第二有源区材料填充第二开口之后，第二掩模层可以通过例如选择性湿法刻蚀去除。在一些实施方案中，多于一种有源区材料可以形成在第二开口750中，也就是可以通过选择性外延形成两层或多层有源区材料。
因此，结构可以包括第一隔离区110′，包含第一有源区材料730并且由第一隔离区110′限制的第一有源区，第二隔离区110″，以及包含不同于第一有源区材料的第二有源区材料770并且由第二隔离区110″限制的第二有源区。优选地，第一有源区材料730的表面、第二有源区材料770的表面、第一隔离区110′的表面，以及第二隔离区110″的表面都基本上共面。
第一和第二有源区材料730，770的每个可以上面关于有源区材料140讨论的方式形成，并且可以包括列出材料的任何一种。在一种实施方案中，第一有源区材料具有第一结晶取向，并且第二有源区材料具有不同于第一结晶取向的第二结晶取向。在一些实施方案中，第一有源区材料可以包括IV族元素或化合物，例如Si或Ge或SiGe，或者III-V化合物，例如InAs、InGaAs、InSb、AlSb、InAlSb、GaAs和InP的至少一种，并且第二有源区材料可以包括IV族元素或化合物，例如Si或Ge或SiGe，或者III-V化合物，例如InAs、InGaAs、InSb、AlSb、InAlSb、GaAs和InP的至少一种。
在第二掩模层去除之后，可以通过例如CMP平面化第一有源区材料的表面和第二有源区材料的表面。该CMP步骤通过同时抛光第一有源区材料和第二有源区材料允许两种不同材料的非选择性抛光。
通过进一步处理，形成包括第一有源区的第一器件，以及形成包括第二有源区的第二器件。
这样，两种类型的交替有源区材料可以形成在衬底上以在电子或光电子器件中使用。例如，第一有源区材料可以适合于用作n-FET的有源区，例如InGaAS，并且第二有源区材料可以适合于用作p-FET的有源区，例如Si、Ge或SiGe。
同样参考图8a-8e，在一种实施方案中，在第二有源区材料形成之前，没有形成第二掩模层740。这样，在使用第一有源区材料730填充第一开口之后，限定第一掩模层110中的第二开口750并且使用第二有源区材料770填充第二开口750。第二有源区材料770通过选择性外延形成，这导致第二有源区材料形成在所有暴露的结晶表面上，包括第一有源区材料的顶面。在第二有源区材料770形成之后，可以通过例如CMP平面化该结构。
参考图9a-9e，CMOS电路中的不同晶体管可以具有不同的有源区材料。单个衬底中包含两种类型的有源区材料的设计和处理挑战可以通过对于n-和p-FET使用单个源极/漏极材料而减小。而且，描述的结构允许CMOS电路包括拥有具有第一类型应力的通道的n-FET和拥有具有第二类型应力的通道的p-FET，这可能对于各种通道材料组合是有益的。
如上所述，在一些实例中，两种不同有源区材料对于在单个衬底上形成不同类型的器件可能是优选的。例如，CMOS器件900可以包括(i)具有置于第一有源区材料915例如Ge、GaAS、InAs、InSb或InGaAs中的第一通道910，第一源极区920以及第一漏极区925的n-FET 905；以及(ii)p-FET 930可以具有置于第二有源区材料935例如SiGe、Ge、具有(110)表面的Si或InSb中的第二通道940，第二源极区945以及第二漏极区950。
CMOS器件900可以如下形成。适合于用作n-FET 905的第一通道910的第一有源区材料915提供在半导体衬底100的第一区域955中。适合于用作p-FET 930的第二通道940的第二有源区材料935提供在半导体衬底100的第二区域960中。
参考图9c和9d，通过首先去除第一有源区材料915的第一部分和第二部分限定第一和第二凹槽965，970，然后将源极/漏极材料沉积到第一和第二凹槽中限定第一源极和第一漏极区920，925。随后，或者优选地并行地，通过首先去除第二有源区材料935的第一部分和第二部分限定第三和第四凹槽980，985，然后将源极/漏极材料沉积到第三和第四凹槽中限定第二源极和第二漏极区945，950。
凹槽可以通过适当的湿法或干法刻蚀形成。例如，第一、第二、第三和第四凹槽965、970、980、985可以通过以近似相同的速率去除第一和第二有源区材料的非选择性刻蚀形成。例如，使用45％SF6/55％O2化学组成的干法刻蚀[总气压为100milliTorr(mTorr)，RF功率为50瓦特，并且总气体流率为30标准立方厘米每分钟(sccm)]可以用来以200nm/min的近似相同速率刻蚀包括Si和Ge的有源区。(参看A.Campo等人，“Comparison ofEtching Processes of Silicon and Germanium in SF6-O2 Radio-Frequency Plasma(SF6-O2射频等离子中硅和锗的刻蚀工艺的比较)”，J.Vac.Sci. Technol.B，Vol.13，No.2，p.235，1995，在此引用作为参考。)作为选择，第一有源材料中的第一和第二凹槽965，970可以由相对于第二有源材料高度选择性的刻蚀限定。类似地，第三和第四凹槽980，985可以由相对于第一有源材料高度选择性的刻蚀去除。例如，如果第一有源区材料是Si且第二有源区材料是Ge，Si材料中的第一和第二凹槽965，970可以使用SF6/H2/CF4刻蚀化学组成形成。对于SF6 35sccm、对于H2 65sccm且对于CF480sccm的气流，150mTorr的压力和50瓦特的RF功率使得该化学组成能够以大约10nm/min刻蚀Si，且对于Ge具有完全选择性。(参看G.S.Oehrlein等人，“Studies of the Reactive Ion Etching ofSiGe alloys(SiGe合金的反应离子刻蚀的研究)，J.Vac.Sci.Technol.A，Vol.9，No.3，p.768，1991，在此引用作为参考。)第三和第四凹槽980，985然后可以使用HCl刻蚀化学组成，在20Torr的总压力和208mTorr的HCl部分压力(在H2载气中)下形成。在500-600℃的刻蚀温度下，该化学组成以10-20nm/min刻蚀Ge，且对于Si具有完全选择性。(参看Y.Bogumilowicz等人，“Chemical Vapour Etching of Si，SiGe and Ge with HCl；Applicationto the Formation of Thin Relaxed SiGe Buffers and to the Revelationof Threading Dislocations(使用HCl的Si、SiGe和Ge的化学汽相刻蚀；对于薄弛豫SiGe缓冲区的形成和对于穿线位错的显露的应用)”，Semicond.Sci. Technol.，Vol.20，p.127，2005，在此引用作为参考。)
沉积到第一源极和漏极区920，925中的源极/漏极材料与沉积到第二源极和漏极区945，950中的源极/漏极材料相同。通过选择具有适当晶格常数的源极/漏极材料，期望类型的应力可以在有源区材料中引起。例如，第一有源区材料可以处于拉伸应变下，和/或第二有源区材料可以处于压缩应变下。在一种实施方案中，p-FET930的通道940压缩地应变而n-FET 905的通道910拉伸地应变；因此，对于通道材料包括例如Si、SiGe或Ge的情况，两个器件的载流子迁移率都增强。这里，源极/漏极材料具有小于n-FET通道的第一有源区材料的晶格常数的晶格常数。因此，n-FET通道拉伸地应变。源极/漏极材料的晶格常数大于p-FET通道的第二有源区材料的晶格常数。因此，p-FET通道压缩地应变。更特别地，第一有源区材料可以是Ge，第二有源区材料可以是Si，并且源极/漏极材料可以是SiGe。
在另一种实施方案中，第一有源区材料可以处于压缩应变下，和/或第二有源区材料可以处于拉伸应变下。因此，p-FET 930的通道940拉伸地应变而n-FET 905的通道910压缩地应变。这里，源极/漏极材料具有大于n-FET通道的第一有源区材料的晶格常数的晶格常数。因此，n-FET通道910压缩地应变。源极/漏极材料的晶格常数小于p-FET通道940的第二有源区材料的晶格常数。因此，p-FET通道940拉伸地应变。更特别地，第一有源区材料可以是Si，第二有源区材料可以是Ge，并且源极/漏极材料可以是SiGe。
可以从压力电阻系数中确定可能对于器件性能有益的应变类型。相对大的正压力电阻系数是压缩应变将增强载流子迁移率的指示。相对大的负压力电阻系数是拉伸应变将增强载流子迁移率的指示。例如，p型器件的<110>Si的压力电阻系数是71.8，如与电流平行测量的。因此，压缩应变将帮助增加具有<110>取向Si通道的p型器件中的载流子迁移率。n型器件的<110>Ge的压力电阻系数是-72，如与电流平行测量的。因此，拉伸应变将帮助增加具有<110>取向Ge通道的n型器件中的载流子迁移率。在一种实施方案中，CMOS器件900包括具有<110>取向Ge的拉伸应变通道910的n-FET 905，以及具有<110>取向Si的压缩应变通道940的p-FET930，以及源极/漏极材料SixGey。
在一种实施方案中，第一源极和第一漏极区920，925中的源极/漏极材料的至少一部分置于第一和第二凹槽965，970中，第二源极和第二漏极区945，950中的源极/漏极材料的至少一部分置于第三和第四凹槽980，985中，并且源极/漏极材料的晶格常数小于第一有源区材料915的晶格常数且大于第二有源区材料935的晶格常数。在另一种实施方案中，源极/漏极材料的晶格常数大于第一有源区材料915的晶格常数且小于第二有源区材料935的晶格常数。
作为选择，第一源极和第一漏极区920，925中的源极/漏极材料的至少一部分置于第一和第二凹槽965，970中，第二源极和第二漏极区945，950中的源极/漏极材料置于第二有源区材料的顶面上，并且源极/漏极材料的晶格常数小于第一有源区材料915的晶格常数且小于第二有源区材料935的晶格常数。在该情况下，在源极/漏极材料沉积之前没有形成第三和第四凹槽980，985，因为p-FET 930上的另外应变是不期望的并且甚至可能有害地影响p-FET930的性能。源极/漏极材料可以包括IV族半导体，例如Si、Ge、SiGe或SiC。
在再一种实施方案中，第一源极和第一漏极区920，925中的源极/漏极材料置于第一有源区材料的顶面上，第二源极和第二漏极区945，950中的源极/漏极材料的至少一部分置于第三和第四凹槽980，985中，并且源极/漏极材料的晶格常数大于第一有源区材料915的晶格常数且大于第二有源区材料935的晶格常数。在该情况下，在源极/漏极材料沉积之前没有形成第一和第二凹槽965，970，因为n-FET 905上的另外应变是不期望的或者甚至可能有害地影响n-FET 905的性能。
使用随后的处理，限定具有置于第一源极920与第一漏极925之间的第一有源区材料中的通道910的第一器件例如n-FET905。而且，限定具有置于第二源极945与第二漏极950之间的第二有源区材料中的通道940的第二器件例如p-FET 930。
具有不同n和p有源区材料的CMOS器件的设计和制造可以通过对于n和p型器件使用单个栅极电介质材料而简化。
参考图10a-10d，第一有源区材料730提供在衬底100的第一部分1000上，并且第二有源区材料770提供在衬底100的第二部分1010上，如上面参考图7a-7e讨论的。第一和第二有源区材料每个可以包括例如Ge、SiGe、SiC、金刚石、III-V半导体和II-VI半导体的至少一种。
例如厚度的非常薄的层1020沉积在第一和第二有源区材料上使得每种有源材料的顶面包括相同的材料。该沉积可以是选择性的，也就是使得沉积在有源区材料上发生，但是不在围绕有源区的隔离区的表面上发生。该薄层1020可以包括例如Si、Ge或者因它的高质量界面性质而选择的具有特殊栅极电介质的另一种材料。该薄层1020可以通过例如允许非常精细厚度控制的方法例如ALD沉积。栅极电介质层1030此后形成在薄层1020上。在一种实施方案中，薄层1020包括Si且栅极电介质层1030包括热生长的SiO2。作为选择，栅极电介质层1030可以包括SiON、Si3N4或者沉积的高k电介质，例如氧化铪(HfO2)、氧化铝(Al2O3)或氧化锆(ZrO2)。
形成包括第一有源区材料730的第一器件1040，以及形成包括第二有源区材料770的第二器件1050。例如，第一器件1040可以是n-FET且第二器件1050可以是p-FET。
具有不同n和p有源区的CMOS器件的性能、设计和制造可以通过对于n和p型器件使用例如考虑功函数而选择的不同栅电极材料而改进。
参考图11a-11b，第一有源区材料730提供在衬底100的第一部分720上，并且第二有源区材料770提供在衬底100的第二部分760上，如上面参考图7a-7e讨论的。栅极电介质层1030形成在衬底100上，或者直接形成在第一和第二有源区上，或者通过参考图10a-10c如上所述首先形成薄层1020。在一种实施方案中，第一栅极电介质层形成在第一有源区材料730上并且第二栅极电介质层形成在第二有源区材料770上。例如，第二有源区材料可以由电介质掩模层例如SiO2或Si3N4掩蔽，并且第一栅极电介质层通过方法例如氧化、氮化或原子层沉积仅在暴露的第一有源区材料730上形成。在栅电极材料沉积在第一有源区上(下面描述)之前或之后，掩模材料可以从第二有源区去除并且涂敷到第一有源区。然后第二栅极电介质层可以通过方法例如氧化、氮化或原子层沉积仅在暴露的第二有源区材料770上形成。然后可以去除掩模材料。在一种实施方案中，第一和第二栅极电介质层由相同材料形成并且在单个步骤中形成。
第一栅电极材料1100沉积在衬底100上，包括在第一有源区材料730上。第一栅电极材料1100可以适合于用作n-FET器件的栅极，并且可以包括例如铟(In)、钽(Ta)、锆(Zr)、钨(W)、钼(Mo)、铬(Cr)、锡(Sn)、锌(Zn)、钴(Co)、镍(Ni)、铼(Re)、钌(Ru)、铂(Pt)、钛(Ti)、铪(Hf)或上述材料的一种或多种的合金，以及上述材料的一种或多种与Si和/或氮的合金。参考图11b，可以例如通过对于底层栅极电介质层高度选择性的湿法或干法刻蚀去除置于第二有源区材料770上的第一栅电极材料1100。适当的干法刻蚀可以是2.6mTorr的XeF2，其将刻蚀Ti、Ta、Mo和W，但是对于大多数氧化物非常选择性。(参看K.R.Williams等人，“Etch Rates for MicromachiningProcessing-Part II(显微机械加工处理的刻蚀速率-部分II)”，J.Micromechanical Systems，Vol.12，No.6，p.761，2003，在此引用作为参考。)
参考图11c，第二栅电极材料1110沉积在衬底100上，包括在第二有源区材料770上。第二栅电极材料1110可以适合于用作p-FET器件的栅极，并且可以包括例如铜(Cu)、Mo、Cr、W、Ru、Ta、Zr、Pt、Hf、Ti、Co、Ni，上述材料的一种或多种的合金，以及上述材料的一种或多种与Si和/或氮的合金。可以例如通过对于底层第一栅电极材料高度选择性的湿法或干法刻蚀去除置于第一有源区材料730上的第二栅电极材料1110。例如，对于第一栅电极材料为钨(W)且第二栅电极材料为钛(Ti)的情况，10∶1H2O∶HF的室温湿法刻蚀溶液可以用来以大约1100nm/minute的速率去除Ti，而在以至少慢100倍的速率刻蚀的W上选择性地停止。(参看K.R.Williams等人，“Etch rates for micromachiningprocesses(显微机械加工工艺的刻蚀速率)”，J.Microelectromech.Syst.5，p256-269，1996，在此引用作为参考。)作为选择，可以通过平面化步骤例如CMP去除置于第一有源区材料730上的第二栅电极材料1110。
参考图11d，平面化置于衬底100上的第一和第二栅电极层1100，1110以限定包括置于第一有源区材料730上的第一电极层1100的表面和置于第二有源区材料770上的第二电极层1110的表面的共面表面1130。在一种实施方案中，第一栅电极材料1100可以用作第二栅电极材料的CMP停止。
第一栅极可以限定在第一有源区材料上并且第二栅极可以限定在第二有源区材料上。限定包括第一有源区材料的第一器件例如n-FET，以及限定包括第二有源区材料的第二器件例如p-FET。
参考图12a-12c，两种不同材料可以沉积在单个有源区区域中以提高器件特性。参考图12a，某种通道材料例如InSb或InAs可以允许高载流子迁移率，但是也可能具有低带隙，这可能引起高源极或漏极二极管泄漏。参考图12b，具有包括具有相对低带隙的通道材料的有源区的晶体管1200可能容易受高源极和/或漏极1202，1204泄漏的影响。通过由两种有源区材料的选择性外延限定有源区可以实现改进的结果。
参考图12c，使用与参考图1a-1c和2a-2g描述的工艺类似的选择性外延工艺，双层结构由限定在掩模层110中的窗口120中的较低有源区材料层1210的选择性外延限定。较低有源区材料层1210可以包括具有相对高带隙的第一半导体材料1215(S1)，例如GaSb、AlSb、CdSe、ZnTe、InAlAs、CdTe或InAlSb。第一有源区材料1210的厚度t4可以等于窗口120的深度d1。厚度t4和深度d1可以例如选自例如200nm-500nm的范围。可以执行平面化较低有源区材料层1210的平面化步骤(例如CMP)，使得较低有源区材料层1210的顶面与掩模层110的顶面共面。随后，较高有源区材料层1220可以形成在较低有源区材料层1210上。较高有源区材料层可以包括提供高载流子迁移率，但是可能具有低带隙的第二半导体材料1225(S2)，例如InAs或InSb。较高有源材料层的厚度t5可以例如选自5nm-100nm的范围。在一种实施方案中，较低有源区材料可以基本上成分均匀，例如不渐变。
在一种优选实施方案中，第一材料S1 1215与第二材料S2 1225之间的晶格失配足够小从而减少缺陷的形成。晶格失配优选地小于大约2％。一些可能的材料组合下面在表格1中给出：
  S2   S1   S1 Eg(eV)
  InAs   GaSb   0.8
  InAs   AlSb   1.7
  InAs   CdSe   1.8
  InAs   ZnTe   2.4
  InAs   InAlAs   0.8-1.0
  InSb   CdTe   1.5
  InSb   InAlSb   0.8
表格1：S1和S2材料组合
可以形成包括较低和较高有源区层1210，1220的器件1250例如晶体管。源极和漏极区1260，1265的底部可以置于较低有源区层1210中，并且源极和漏极区1260，1265的顶部可以置于较高有源区层1220中。由此减小泄漏电流同时提供高载流子迁移率。
缺陷1230可能因晶格常数失配在衬底与半导体材料S1之间的界面处形成。这些缺陷可以由限定窗口120的掩模层110的侧壁捕获，如美国专利申请序列号11/436,198和11/436,062中描述的。
参考图13a-13e，在一些实施方案中，有源区材料的选择性外延可以用来提供可能在NMOS和PMOS器件中都使用的具有高应变级，例如≥1.5％的通道区。掩模层110形成在如上所述包含结晶材料的衬底100上。掩模层110包括非结晶材料例如电介质，例如SiO2或Si3N4。第一开口710限定在掩模层110中，暴露衬底100的第一部分1300。第一有源区材料730例如Si通过选择性外延在第一开口710内生长。可以通过例如CMP平面化延伸到掩模层110顶面上的第一有源区材料730的顶部。此后，包括第二有源区材料770的第一层1310选择性地生长在第一有源区材料730上。第二有源区材料770可能与第一有源区材料730晶格失配。例如，Si1-xGex可以形成在弛豫Si上，其中x≥0.35。第二有源区材料770的厚度t6优选地小于导致严重弛豫的厚度。在形成在Si上的压缩层例如Si1-xGex中，该弛豫厚度近似为临界厚度hc，也就是错配位错可能开始出现的厚度的三倍至四倍。例如，对于x＝0.35，错配位错可能开始出现的临界厚度大约为65nm，所以厚度t6优选地小于大约260nm。
第一和第二有源区材料730，770的每个可以上面关于有源区材料140讨论的方式形成，并且可以包括列出材料的任何一种。在一些实施方案中，第一有源区材料可以包括IV族元素或化合物，例如Si或Ge或SiGe，或者III-V化合物，例如InAs、InGaAs、InSb、AlSb、InAlSb、GaAs和InP的至少一种，并且第二有源区材料可以包括IV族元素或化合物，例如Si或Ge或SiGe，或者III-V化合物，例如InAs、InGaAs、InSb、AISb、InAlSb、GaAs和InP的至少一种。
包括第一和第二有源区材料730，770的衬底的第一部分使用第二掩模层740覆盖。第二掩模层740包括非结晶材料例如电介质，例如SiO2或Si3N4。第二开口750限定在掩模层110中。使用第三有源区材料1315例如Si1-xGex填充第二开口750，其中x≥0.35。第三有源区材料1315的厚度优选地大于导致严重弛豫的厚度，使得第三有源区材料弛豫。在形成在Si衬底上的压缩层例如Si1-xGex中，该弛豫厚度近似为临界厚度hc，也就是错配位错可能开始出现的厚度的三倍至四倍。例如，对于x＝0.35，错配位错可能开始出现的临界厚度大约为65nm，所以第三有源材料1315的厚度优选地大于大约260nm。缺陷可能在第二有源区材料770与衬底100之间的界面处形成。这些缺陷可以由限定开口750的掩模材料110的侧壁捕获，如美国专利申请序列号11/436,198和11/436,062中描述的。可以通过例如CMP平面化延伸到掩模层110顶面上的第三有源区材料1315的顶部。此后，包括第四有源区材料1317例如Si的第二层1320选择性地生长在第三有源区材料1315上。第四有源区材料1317的厚度t7优选地小于导致严重弛豫的厚度。对于置于弛豫Si1-xGex上的拉伸应变层例如Si，厚度t7小于临界厚度hc的大约10倍。例如，对于x＝0.35，错配位错可能开始出现的临界厚度大约为65nm，所以厚度t7优选地小于大约650nm。通过例如选择性湿法刻蚀去除第二掩模层740。
第三和第四有源区材料1315，1317的每个可以上面关于有源区材料140讨论的方式形成，并且可以包括列出材料的任何一种。在一些实施方案中，第三有源区材料可以包括IV族元素或化合物，例如Si或Ge或SiGe，或者III-V化合物，例如InAs、InGaAs、InSb、AlSb、InAlSb、GaAs和InP的至少一种，并且第四有源区材料可以包括IV族元素或化合物，例如Si或Ge或SiGe，或者III-V化合物，例如InAs、InGaAs、InSb、AlSb、InAlSb、GaAs和InP的至少一种。
在一种实施方案中，沉积在第一开口710中的第一和第二有源区材料730，770可以分别与沉积在第二开口750中的第四和第三有源区材料1317，1315相同。这将导致例如包含这些有源区的NMOS和PMOS器件的同等应变级。也就是，NMOS和PMOS器件将包括大小基本上完全相同但是符号相反的应变。在一种优选实施方案中，SiGe上Si用于NMOS区，并且Si上SiGe用于PMOS区，从而为NMOS和PMOS区都提供有益的应变符号。其他材料组合是可能的。基于拉伸应变典型地帮助电子迁移率(在Si、SiGe和也许甚至SiC中如此)以及压缩应变(在电流方向上)典型地帮助PMOS迁移率(在Si或SiGe中如此)的事实，材料选择的准则可以是，对于NMOS的情况，通道材料的自然晶格常数优选地小于下面的半导体，并且对于PMOS反之亦然。优选地，对于NMOS和PMOS的情况，较低有源区材料基本上弛豫，使得较高有源区材料应变。
参考图13e，作为结果的结构1355包括第一和第二有源区1360，1370。第一有源区1360可以适合于PMOS器件的形成。它可以包括置于第一有源区材料730例如Si上的第二有源区材料770例如高度压缩应变的Si1-xGex。高度压缩应变的材料可以通过提供高空穴迁移率增强PMOS器件性能。第二有源区1370可以适合于NMOS器件的形成。它可以包括置于第三有源区材料1315例如弛豫的Si1-xGex上的第四有源区材料1317例如高度拉伸应变的Si。高度拉伸应变的材料可以通过提供高电子迁移率增强NMOS器件性能。
参考图13f，PMOS和NMOS晶体管1380，1385形成在结构1355的第一和第二有源区1360，1370上。在一种实施方案中，PMOS和NMOS晶体管可以具有完全置于较高有源区材料，也就是分别第二有源区材料770和第四有源区材料1317中的浅的源极和漏极区1390，1390′，1395，1395′。因此，源极和漏极区不会横断可能包括可能导致严重不可接受泄漏的错配位错的两个外延层之间的界面。
参考图13g，源极和漏极区1390，1390′，1395，1395′可以包括硅化物材料，从而增强源极和漏极接触。源极和漏极区可以通过选择性外延而变厚。在一种实施方案中，PMOS源极和漏极区可以包括Si1-xGex并且NMOS源极和漏极区可以包括Si，从而增强各自的器件性能。
在上面讨论的所有结构和器件中，非均匀掺杂分布可以在层的外延期间形成。该掺杂分布可以优选地在层的顶部中具有较低的掺杂剂浓度。
本发明可以其他具体形式实施而不背离其本质或基本特性。因此前述实施方案在所有方面都认为是说明性的而不是限制这里描述的本发明。本发明的范围因此由附加权利要求而不是由前述描述指出，并且在权利要求等价物的意义和范围内出现的所有改变打算包括于其中。

Claims (13)

1.一种形成包含交替有源区材料的结构的方法，该方法包括：
提供包含结晶材料的衬底；
在衬底上形成第一掩模层；
在第一掩模层中限定第一开口以暴露衬底的第一区域中衬底的第一部分；
通过选择性外延使用第一有源区材料填充第一开口；
通过选择性外延在第一有源区材料上形成包含第二有源区材料的第一层；
在第一掩模层中限定第二开口以暴露衬底的第二区域中衬底的第二部分；
通过选择性外延使用第三有源区材料填充第二开口；
通过选择性外延在第三有源区材料上形成包含第四有源区材料的第二层；
限定包括第二有源区材料的至少一部分的第一器件；以及
限定包括第四有源区材料的至少一部分的第二器件，其中第一有源区材料与第四有源区材料相同，第二有源区材料与第三有源材料相同。
2.根据权利要求1的方法，其中第一器件包括具有第一应变的第一通道，第二器件包括具有第二应变的第二通道，第一应变的大小等于第二应变的大小，并且第一应变的符号与第二应变的符号相反。
3.根据权利要求2的方法，其中第一应变的大小大于1.5％。
4.一种包含交替有源区材料的结构，包括：
布置在限定在置于结晶衬底上的第一掩模层中的第一开口中的第一有源区材料；
置于第一有源区材料上包含第二有源区材料的第一层；
置于限定在第一掩模层中的第二开口中的第三有源区材料；
置于第三有源区材料上包含第四有源区材料的第二层；
包括第二有源区材料的至少一部分的第一器件；以及
包括第四有源区材料的至少一部分的第二器件，其中第一有源区材料与第四有源区材料相同，第二有源区材料与第三有源材料相同。
5.根据权利要求4的结构，其中第一和第三有源区材料至少部分地弛豫并且第二和第四有源区材料应变。
6.根据权利要求5的结构，其中第一和第三有源区材料完全弛豫。
7.根据权利要求4的结构，其中第一器件是包括置于第一有源区材料上的第一源极区和第一漏极区的晶体管。
8.根据权利要求7的结构，其中第一源极区和第一漏极区均置于第一层内。
9.根据权利要求7的结构，其中第二器件是包括置于第三有源区材料上的第二源极区和第二漏极区的晶体管。
10.根据权利要求9的结构，其中第二源极区和第二漏极区均置于第二层内。
11.根据权利要求9的结构，其中第一器件是NMOS晶体管而第二器件是PMOS晶体管。
12.根据权利要求4的结构，其中第二有源区材料包括III-V半导体材料而第四有源区材料包括IV族半导体材料。
13.根据权利要求12的结构，其中第二有源区材料包括InP、InAs、InSb和InGaAs的至少一种，并且第四有源区材料包括Si和Ge中的至少一种。
CN200680032320.9A 2005-07-26 2006-07-26 包含交替有源区材料的结构及其形成方法 Active CN101268547B (zh)

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US60/702,363 2005-07-26
PCT/US2006/029247 WO2007014294A2 (en) 2005-07-26 2006-07-26 Solutions integrated circuit integration of alternative active area materials

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US (1) US7626246B2 (zh)
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CN (1) CN101268547B (zh)
WO (1) WO2007014294A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809106B2 (en) 2008-09-24 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor sensor structures with reduced dislocation defect densities
US8994070B2 (en) 2008-07-01 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20070054467A1 (en) * 2005-09-07 2007-03-08 Amberwave Systems Corporation Methods for integrating lattice-mismatched semiconductor structure on insulators
DE102005047081B4 (de) * 2005-09-30 2019-01-31 Robert Bosch Gmbh Verfahren zum plasmalosen Ätzen von Silizium mit dem Ätzgas ClF3 oder XeF2
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US20070252216A1 (en) * 2006-04-28 2007-11-01 Infineon Technologies Ag Semiconductor device and a method of manufacturing such a semiconductor device
US7636610B2 (en) * 2006-07-19 2009-12-22 Envisiontec Gmbh Method and device for producing a three-dimensional object, and computer and data carrier useful therefor
JP2008060408A (ja) * 2006-08-31 2008-03-13 Toshiba Corp 半導体装置
EP2062290B1 (en) 2006-09-07 2019-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US7799592B2 (en) 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US8377812B2 (en) * 2006-11-06 2013-02-19 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US20080108190A1 (en) * 2006-11-06 2008-05-08 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
KR100850859B1 (ko) * 2006-12-21 2008-08-06 동부일렉트로닉스 주식회사 이미지 센서 및 그 제조 방법
US7466008B2 (en) * 2007-03-13 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. BiCMOS performance enhancement by mechanical uniaxial strain and methods of manufacture
US7598142B2 (en) * 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
JP2008227432A (ja) * 2007-03-16 2008-09-25 Furukawa Electric Co Ltd:The 窒化物化合物半導体素子およびその製造方法
US20080242062A1 (en) * 2007-03-31 2008-10-02 Lucent Technologies Inc. Fabrication of diverse structures on a common substrate through the use of non-selective area growth techniques
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US7906381B2 (en) 2007-07-05 2011-03-15 Stmicroelectronics S.A. Method for integrating silicon-on-nothing devices with standard CMOS devices
FR2918793B1 (fr) * 2007-07-11 2009-10-09 Commissariat Energie Atomique Procede de fabrication d'un substrat semiconducteur-sur- isolant pour la microelectronique et l'optoelectronique.
US20110084308A1 (en) * 2007-08-08 2011-04-14 Ter-Hoe Loh Semiconductor arrangement and a method for manufacturing the same
US8344242B2 (en) 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8053810B2 (en) * 2007-09-07 2011-11-08 International Business Machines Corporation Structures having lattice-mismatched single-crystalline semiconductor layers on the same lithographic level and methods of manufacturing the same
US8043947B2 (en) * 2007-11-16 2011-10-25 Texas Instruments Incorporated Method to eliminate re-crystallization border defects generated during solid phase epitaxy of a DSB substrate
US8299485B2 (en) * 2008-03-19 2012-10-30 Soitec Substrates for monolithic optical circuits and electronic circuits
US7892932B2 (en) * 2008-03-25 2011-02-22 International Business Machines Corporation Semiconductor devices having tensile and/or compressive strain and methods of manufacturing and design structure
US20090261346A1 (en) * 2008-04-16 2009-10-22 Ding-Yuan Chen Integrating CMOS and Optical Devices on a Same Chip
US8183667B2 (en) * 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8981427B2 (en) * 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8524562B2 (en) * 2008-09-16 2013-09-03 Imec Method for reducing Fermi-Level-Pinning in a non-silicon channel MOS device
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
EP2335273A4 (en) 2008-09-19 2012-01-25 Taiwan Semiconductor Mfg FORMATION OF EQUIPMENT BY EXCESSIVE GROWTH OF THE EPITAXIAL LAYER
US8401774B2 (en) * 2009-01-23 2013-03-19 The Boeing Company System and method for detecting and preventing runway incursion, excursion and confusion
DE102009006886B4 (de) 2009-01-30 2012-12-06 Advanced Micro Devices, Inc. Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung
US8053304B2 (en) * 2009-02-24 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming high-mobility devices including epitaxially growing a semiconductor layer on a dislocation-blocking layer in a recess formed in a semiconductor substrate
EP2415083B1 (en) 2009-04-02 2017-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
US8367485B2 (en) 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US8174074B2 (en) * 2009-09-01 2012-05-08 International Business Machines Corporation Asymmetric embedded silicon germanium field effect transistor
US20110062492A1 (en) * 2009-09-15 2011-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. High-Quality Hetero-Epitaxy by Using Nano-Scale Epitaxy Technology
US20110068368A1 (en) * 2009-09-18 2011-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device comprising a honeycomb heteroepitaxy
SG169922A1 (en) * 2009-09-24 2011-04-29 Taiwan Semiconductor Mfg Improved semiconductor sensor structures with reduced dislocation defect densities and related methods for the same
US9601328B2 (en) * 2009-10-08 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Growing a III-V layer on silicon using aligned nano-scale patterns
EP2743981A1 (en) 2009-10-30 2014-06-18 Imec Method of manufacturing an integrated semiconductor substrate structure
DE102009051520B4 (de) * 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
TWI419324B (zh) * 2009-11-27 2013-12-11 Univ Nat Chiao Tung 具有三五族通道及四族源汲極之半導體裝置及其製造方法
JP2011146691A (ja) * 2009-12-15 2011-07-28 Sumitomo Chemical Co Ltd 半導体基板、半導体デバイスおよび半導体基板の製造方法
US8541252B2 (en) * 2009-12-17 2013-09-24 Lehigh University Abbreviated epitaxial growth mode (AGM) method for reducing cost and improving quality of LEDs and lasers
US8592325B2 (en) * 2010-01-11 2013-11-26 International Business Machines Corporation Insulating layers on different semiconductor materials
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
US20110303981A1 (en) * 2010-06-09 2011-12-15 International Business Machines Corporation Scheme to Enable Robust Integration of Band Edge Devices and Alternatives Channels
US8535544B2 (en) 2010-07-26 2013-09-17 International Business Machines Corporation Structure and method to form nanopore
US9184050B2 (en) * 2010-07-30 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Inverted trapezoidal recess for epitaxial growth
US8138068B2 (en) * 2010-08-11 2012-03-20 International Business Machines Corporation Method to form nanopore array
US8389348B2 (en) * 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming SiC crystalline on Si substrates to allow integration of GaN and Si electronics
JP2012089612A (ja) * 2010-10-18 2012-05-10 Sumitomo Electric Ind Ltd 炭化珪素基板を有する複合基板
US20120168823A1 (en) * 2010-12-31 2012-07-05 Zhijiong Luo Semiconductor device and method for manufacturing the same
EP2691977B1 (en) * 2011-03-31 2019-06-05 IMEC vzw Method for growing a monocrystalline tin-containing semiconductor material
US8912055B2 (en) 2011-05-03 2014-12-16 Imec Method for manufacturing a hybrid MOSFET device and hybrid MOSFET obtainable thereby
US8455883B2 (en) * 2011-05-19 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Stressed semiconductor device and method of manufacturing
CN102810501B (zh) * 2011-05-31 2017-05-24 中国科学院微电子研究所 阱区的形成方法和半导体基底
TWI550828B (zh) * 2011-06-10 2016-09-21 住友化學股份有限公司 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
TW201306236A (zh) * 2011-06-10 2013-02-01 Sumitomo Chemical Co 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
CN102842614B (zh) * 2011-06-20 2015-11-25 中国科学院微电子研究所 半导体器件及其制造方法
CN102891178A (zh) 2011-07-19 2013-01-23 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8853035B2 (en) 2011-10-05 2014-10-07 International Business Machines Corporation Tucked active region without dummy poly for performance boost and variation reduction
US8815712B2 (en) * 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8680576B2 (en) * 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
JP5695614B2 (ja) * 2012-08-22 2015-04-08 ルネサスエレクトロニクス株式会社 半導体装置
EP2717316B1 (en) * 2012-10-05 2019-08-14 IMEC vzw Method for producing strained germanium fin structures
US8878302B2 (en) * 2012-12-05 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having SiGe substrate, interfacial layer and high K dielectric layer
KR102083495B1 (ko) 2013-01-07 2020-03-02 삼성전자 주식회사 Ｃｍｏｓ 소자와 이를 포함하는 광학장치와 그 제조방법
US9978650B2 (en) 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor channel
CN103311305B (zh) * 2013-06-13 2016-01-20 中国科学院半导体研究所 硅基横向纳米线多面栅晶体管及其制备方法
EP2869331A1 (en) * 2013-10-29 2015-05-06 IMEC vzw Episubstrates for selective area growth of group iii-v material and a method for fabricating a group iii-v material on a silicon substrate
US9165929B2 (en) * 2013-11-25 2015-10-20 Qualcomm Incorporated Complementarily strained FinFET structure
US9177967B2 (en) 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques
EP2947693B1 (en) 2014-05-22 2022-07-13 IMEC vzw Method of Producing a III-V Fin Structure
US9228994B1 (en) 2014-08-06 2016-01-05 Globalfoundries Inc. Nanochannel electrode devices
EP3195368A4 (en) * 2014-09-19 2018-05-16 Intel Corporation Apparatus and methods to create a doped sub-structure to reduce leakage in microelectronic transistors
KR101657872B1 (ko) * 2014-12-23 2016-09-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 개선된 트랜지스터 채널을 포함하는 반도체 디바이스 및 그 제조방법
US9418841B2 (en) 2014-12-30 2016-08-16 International Business Machines Corporation Type III-V and type IV semiconductor device formation
CN107710411B (zh) * 2015-06-12 2022-07-26 英特尔公司 用于形成相同管芯上的具有变化的沟道材料的晶体管的技术
US11025029B2 (en) 2015-07-09 2021-06-01 International Business Machines Corporation Monolithic III-V nanolaser on silicon with blanket growth
US9613871B2 (en) 2015-07-16 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
FR3048815B1 (fr) * 2016-03-14 2019-05-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de co-realisation de zones sous contraintes uniaxiales differentes
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
KR20200072985A (ko) * 2018-12-13 2020-06-23 삼성전자주식회사 복수 개의 트랜지스터를 포함하는 집적 회로 및 이를 제조하는 방법
FR3091622B1 (fr) 2019-01-09 2021-09-17 Soitec Silicon On Insulator Structure semi-conductrice optoélectronique comprenant une couche d’injection de type p à base d’InGaN

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0193830A3 (en) 1980-04-10 1986-10-01 Massachusetts Institute Of Technology Solar cell device incorporating plural constituent solar cells
US4545109A (en) 1983-01-21 1985-10-08 Rca Corporation Method of making a gallium arsenide field effect transistor
US4651179A (en) 1983-01-21 1987-03-17 Rca Corporation Low resistance gallium arsenide field effect transistor
US5091333A (en) 1983-09-12 1992-02-25 Massachusetts Institute Of Technology Reducing dislocations in semiconductors utilizing repeated thermal cycling during multistage epitaxial growth
US4860081A (en) 1984-06-28 1989-08-22 Gte Laboratories Incorporated Semiconductor integrated circuit structure with insulative partitions
US4551394A (en) 1984-11-26 1985-11-05 Honeywell Inc. Integrated three-dimensional localized epitaxial growth of Si with localized overgrowth of GaAs
US4774205A (en) 1986-06-13 1988-09-27 Massachusetts Institute Of Technology Monolithic integration of silicon and gallium arsenide devices
JPS6381855A (ja) 1986-09-25 1988-04-12 Mitsubishi Electric Corp ヘテロ接合バイポ−ラトランジスタの製造方法
US5269876A (en) 1987-01-26 1993-12-14 Canon Kabushiki Kaisha Process for producing crystal article
US5236546A (en) 1987-01-26 1993-08-17 Canon Kabushiki Kaisha Process for producing crystal article
US5281283A (en) 1987-03-26 1994-01-25 Canon Kabushiki Kaisha Group III-V compound crystal article using selective epitaxial growth
US5166767A (en) 1987-04-14 1992-11-24 National Semiconductor Corporation Sidewall contact bipolar transistor with controlled lateral spread of selectively grown epitaxial layer
US4826784A (en) 1987-11-13 1989-05-02 Kopin Corporation Selective OMCVD growth of compound semiconductor materials on silicon substrates
US5156995A (en) 1988-04-01 1992-10-20 Cornell Research Foundation, Inc. Method for reducing or eliminating interface defects in mismatched semiconductor epilayers
US5032893A (en) 1988-04-01 1991-07-16 Cornell Research Foundation, Inc. Method for reducing or eliminating interface defects in mismatched semiconductor eiplayers
US5238869A (en) 1988-07-25 1993-08-24 Texas Instruments Incorporated Method of forming an epitaxial layer on a heterointerface
JPH0262090A (ja) * 1988-08-29 1990-03-01 Matsushita Electric Ind Co Ltd 光半導体装置の製造方法
US5061644A (en) 1988-12-22 1991-10-29 Honeywell Inc. Method for fabricating self-aligned semiconductor devices
US5034337A (en) 1989-02-10 1991-07-23 Texas Instruments Incorporated Method of making an integrated circuit that combines multi-epitaxial power transistors with logic/analog devices
US4948456A (en) 1989-06-09 1990-08-14 Delco Electronics Corporation Confined lateral selective epitaxial growth
US5256594A (en) 1989-06-16 1993-10-26 Intel Corporation Masking technique for depositing gallium arsenide on silicon
US5098850A (en) * 1989-06-16 1992-03-24 Canon Kabushiki Kaisha Process for producing substrate for selective crystal growth, selective crystal growth process and process for producing solar battery by use of them
US5093699A (en) 1990-03-12 1992-03-03 Texas A & M University System Gate adjusted resonant tunnel diode device and method of manufacture
US5158907A (en) 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
US5105247A (en) 1990-08-03 1992-04-14 Cavanaugh Marion E Quantum field effect device with source extension region formed under a gate and between the source and drain regions
US5403751A (en) 1990-11-29 1995-04-04 Canon Kabushiki Kaisha Process for producing a thin silicon solar cell
US5091767A (en) 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
JPH04299569A (ja) 1991-03-27 1992-10-22 Nec Corp Ｓｏｉｓの製造方法及びトランジスタとその製造方法
JP3058954B2 (ja) 1991-09-24 2000-07-04 ローム株式会社 絶縁層の上に成長層を有する半導体装置の製造方法
JP2773487B2 (ja) 1991-10-15 1998-07-09 日本電気株式会社 トンネルトランジスタ
JPH05121317A (ja) 1991-10-24 1993-05-18 Rohm Co Ltd Ｓｏｉ構造形成方法
DE59308841D1 (de) 1992-12-04 1998-09-10 Siemens Ag Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes mittels selektiver Epitaxie und dessen Anwendung zur Herstellung eines Bipolartransistors sowie eines MOS-transistors
JP3319472B2 (ja) 1992-12-07 2002-09-03 富士通株式会社 半導体装置とその製造方法
US5295150A (en) 1992-12-11 1994-03-15 Eastman Kodak Company Distributed feedback-channeled substrate planar semiconductor laser
EP0627799B1 (en) 1993-06-04 1997-10-08 Sharp Kabushiki Kaisha Semiconductor light-emitting device with third cladding layer
JP3748905B2 (ja) 1993-08-27 2006-02-22 三洋電機株式会社 量子効果デバイス
US5792679A (en) 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
JPH07115137A (ja) * 1993-10-20 1995-05-02 Hitachi Ltd 半導体装置の製造方法
JPH0851109A (ja) 1994-04-11 1996-02-20 Texas Instr Inc <Ti> 酸化物でパターン化されたウェーハの窓内にエピタキシャルシリコンを成長させる方法
US6011271A (en) 1994-04-28 2000-01-04 Fujitsu Limited Semiconductor device and method of fabricating the same
US5710436A (en) 1994-09-27 1998-01-20 Kabushiki Kaisha Toshiba Quantum effect device
JPH08306700A (ja) 1995-04-27 1996-11-22 Nec Corp 半導体装置及びその製造方法
TW304310B (zh) 1995-05-31 1997-05-01 Siemens Ag
US5621227A (en) 1995-07-18 1997-04-15 Discovery Semiconductors, Inc. Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy
JP3500820B2 (ja) * 1995-11-24 2004-02-23 ソニー株式会社 半導体装置の製造方法
KR100473901B1 (ko) 1995-12-15 2005-08-29 코닌클리케 필립스 일렉트로닉스 엔.브이. SiGe층을포함하는반도체전계효과디바이스
JP3719618B2 (ja) 1996-06-17 2005-11-24 松下電器産業株式会社 半導体装置及びその製造方法
JP3260660B2 (ja) 1996-08-22 2002-02-25 株式会社東芝 半導体装置およびその製造方法
US6191432B1 (en) 1996-09-02 2001-02-20 Kabushiki Kaisha Toshiba Semiconductor device and memory device
US5825049A (en) 1996-10-09 1998-10-20 Sandia Corporation Resonant tunneling device with two-dimensional quantum well emitter and base layers
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
JP3853905B2 (ja) 1997-03-18 2006-12-06 株式会社東芝 量子効果装置とｂｌトンネル素子を用いた装置
US6015979A (en) 1997-08-29 2000-01-18 Kabushiki Kaisha Toshiba Nitride-based semiconductor element and method for manufacturing the same
CN100344004C (zh) * 1997-10-30 2007-10-17 住友电气工业株式会社 GaN单晶衬底及其制造方法
JP3180743B2 (ja) 1997-11-17 2001-06-25 日本電気株式会社 窒化化合物半導体発光素子およびその製法
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
US6252261B1 (en) 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
JP3702700B2 (ja) 1999-03-31 2005-10-05 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
US6803598B1 (en) 1999-05-07 2004-10-12 University Of Delaware Si-based resonant interband tunneling diodes and method of making interband tunneling diodes
WO2000070683A1 (fr) 1999-05-13 2000-11-23 Hitachi, Ltd. Mémoire à semi-conducteurs
US6214653B1 (en) 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
WO2001001466A1 (en) 1999-06-25 2001-01-04 Massachusetts Institute Of Technology Oxidation of silicon on germanium
US6228691B1 (en) 1999-06-30 2001-05-08 Intel Corp. Silicon-on-insulator devices and method for producing the same
GB9919479D0 (en) * 1999-08-17 1999-10-20 Imperial College Island arrays
JP2001160594A (ja) * 1999-09-20 2001-06-12 Toshiba Corp 半導体装置
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6812053B1 (en) 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
DE60036594T2 (de) 1999-11-15 2008-01-31 Matsushita Electric Industrial Co., Ltd., Kadoma Feldeffekt-Halbleiterbauelement
US6521514B1 (en) 1999-11-17 2003-02-18 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
JP2001176805A (ja) 1999-12-16 2001-06-29 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物の結晶製造方法、窒化物系ｉｉｉ−ｖ族化合物結晶基板、窒化物系ｉｉｉ−ｖ族化合物結晶膜およびデバイスの製造方法
DE10005023C2 (de) * 2000-02-04 2002-11-21 Feintool Internat Holding Ag L Feinschneidpresse
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6362071B1 (en) * 2000-04-05 2002-03-26 Motorola, Inc. Method for forming a semiconductor device with an opening in a dielectric layer
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US6841808B2 (en) 2000-06-23 2005-01-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method for producing the same
US20020030246A1 (en) * 2000-06-28 2002-03-14 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices not lattice matched to the substrate
US6579463B1 (en) 2000-08-18 2003-06-17 The Regents Of The University Of Colorado Tunable nanomasks for pattern transfer and nanocluster array formation
US7301199B2 (en) * 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
US6407425B1 (en) 2000-09-21 2002-06-18 Texas Instruments Incorporated Programmable neuron MOSFET on SOI
US6380590B1 (en) 2001-02-22 2002-04-30 Advanced Micro Devices, Inc. SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same
JP3679720B2 (ja) 2001-02-27 2005-08-03 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
JP2002270516A (ja) 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
JP3705142B2 (ja) 2001-03-27 2005-10-12 ソニー株式会社 窒化物半導体素子及びその作製方法
JP3956637B2 (ja) * 2001-04-12 2007-08-08 ソニー株式会社 窒化物半導体の結晶成長方法及び半導体素子の形成方法
GB0111207D0 (en) 2001-05-08 2001-06-27 Btg Int Ltd A method to produce germanium layers
US6784074B2 (en) 2001-05-09 2004-08-31 Nsc-Nanosemiconductor Gmbh Defect-free semiconductor templates for epitaxial growth and method of making same
JP3819730B2 (ja) 2001-05-11 2006-09-13 三洋電機株式会社 窒化物系半導体素子および窒化物半導体の形成方法
JP3785970B2 (ja) 2001-09-03 2006-06-14 日本電気株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
US20030064535A1 (en) * 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate
US6710368B2 (en) 2001-10-01 2004-03-23 Ken Scott Fisher Quantum tunneling transistor
JP2003142728A (ja) * 2001-11-02 2003-05-16 Sharp Corp 半導体発光素子の製造方法
US6835246B2 (en) 2001-11-16 2004-12-28 Saleem H. Zaidi Nanostructures for hetero-expitaxial growth on silicon substrates
US6576532B1 (en) 2001-11-30 2003-06-10 Motorola Inc. Semiconductor device and method therefor
JP4207781B2 (ja) 2002-01-28 2009-01-14 日亜化学工業株式会社 支持基板を有する窒化物半導体素子及びその製造方法
US6492216B1 (en) 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
KR101167590B1 (ko) 2002-04-15 2012-07-27 더 리전츠 오브 더 유니버시티 오브 캘리포니아 유기금속 화학기상 증착법에 의해 성장된 무극성 α면 질화갈륨 박막
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US6887773B2 (en) 2002-06-19 2005-05-03 Luxtera, Inc. Methods of incorporating germanium within CMOS process
CN100399586C (zh) 2002-06-19 2008-07-02 麻省理工学院 Ge光电探测器
US7012298B1 (en) * 2002-06-21 2006-03-14 Advanced Micro Devices, Inc. Non-volatile memory device
US6617643B1 (en) 2002-06-28 2003-09-09 Mcnc Low power tunneling metal-oxide-semiconductor (MOS) device
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US20040012037A1 (en) * 2002-07-18 2004-01-22 Motorola, Inc. Hetero-integration of semiconductor materials on silicon
EP2267762A3 (en) * 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US7015497B1 (en) * 2002-08-27 2006-03-21 The Ohio State University Self-aligned and self-limited quantum dot nanoswitches and methods for making same
JP3506694B1 (ja) * 2002-09-02 2004-03-15 沖電気工業株式会社 Ｍｏｓｆｅｔデバイス及びその製造方法
US6815241B2 (en) 2002-09-25 2004-11-09 Cao Group, Inc. GaN structures having low dislocation density and methods of manufacture
US6855990B2 (en) 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6920159B2 (en) 2002-11-29 2005-07-19 Optitune Plc Tunable optical source
US7589380B2 (en) * 2002-12-18 2009-09-15 Noble Peak Vision Corp. Method for forming integrated circuit utilizing dual semiconductors
US7012314B2 (en) * 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US6686245B1 (en) 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
JP4585510B2 (ja) 2003-03-07 2010-11-24 台湾積體電路製造股▲ふん▼有限公司 シャロートレンチアイソレーションプロセス
WO2004086461A2 (en) * 2003-03-21 2004-10-07 North Carolina State University Methods for nanoscale structures from optical lithography and subsequent lateral growth
JP2004336040A (ja) * 2003-04-30 2004-11-25 Osram Opto Semiconductors Gmbh 複数の半導体チップの製造方法および電子半導体基体
US6867433B2 (en) 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
JP2005051022A (ja) * 2003-07-28 2005-02-24 Seiko Epson Corp 半導体装置およびその製造方法
WO2005013375A1 (ja) * 2003-08-05 2005-02-10 Fujitsu Limited 半導体装置及びその製造方法
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7579263B2 (en) * 2003-09-09 2009-08-25 Stc.Unm Threading-dislocation-free nanoheteroepitaxy of Ge on Si using self-directed touch-down of Ge through a thin SiO2 layer
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
US6919258B2 (en) * 2003-10-02 2005-07-19 Freescale Semiconductor, Inc. Semiconductor device incorporating a defect controlled strained channel structure and method of making the same
US6902965B2 (en) 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US20050104156A1 (en) * 2003-11-13 2005-05-19 Texas Instruments Incorporated Forming a semiconductor structure in manufacturing a semiconductor device using one or more epitaxial growth processes
DE102004005506B4 (de) * 2004-01-30 2009-11-19 Atmel Automotive Gmbh Verfahren zur Erzeugung von aktiven Halbleiterschichten verschiedener Dicke in einem SOI-Wafer
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US7160753B2 (en) * 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
US6998684B2 (en) * 2004-03-31 2006-02-14 International Business Machines Corporation High mobility plane CMOS SOI
US6991998B2 (en) 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7384829B2 (en) * 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US20060105533A1 (en) * 2004-11-16 2006-05-18 Chong Yung F Method for engineering hybrid orientation/material semiconductor substrate
US7344942B2 (en) * 2005-01-26 2008-03-18 Micron Technology, Inc. Isolation regions for semiconductor devices and their formation
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
US9153645B2 (en) * 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20070054467A1 (en) * 2005-09-07 2007-03-08 Amberwave Systems Corporation Methods for integrating lattice-mismatched semiconductor structure on insulators
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
JP5243256B2 (ja) * 2005-11-01 2013-07-24 マサチューセッツ インスティテュート オブ テクノロジー モノリシックに集積化された半導体材料およびデバイス
US7777250B2 (en) * 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
EP2062290B1 (en) * 2006-09-07 2019-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
WO2008036256A1 (en) * 2006-09-18 2008-03-27 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
US7799592B2 (en) * 2006-09-27 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-gate field-effect transistors formed by aspect ratio trapping
WO2008039534A2 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US20080187018A1 (en) * 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US8344242B2 (en) * 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
全文.

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994070B2 (en) 2008-07-01 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US9356103B2 (en) 2008-07-01 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8809106B2 (en) 2008-09-24 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor sensor structures with reduced dislocation defect densities
US9105549B2 (en) 2008-09-24 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US9455299B2 (en) 2008-09-24 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for semiconductor sensor structures with reduced dislocation defect densities

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