KR102083495B1 - Ｃｍｏｓ 소자와 이를 포함하는 광학장치와 그 제조방법 - Google Patents

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Abstract

CMOS 소자와 이를 포함하는 광학장치와 CMOS 소자의 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 CMOS 소자는 실리콘 기판과, 상기 실리콘 기판 상에 형성된 N형 제1 트랜지스터와, 상기 실리콘 기판 상에 형성된 P형 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 III-V족 화합물 반도체 기판(이하, 제1 기판)을 포함하며, 상기 제2 트랜지스터는 게르마늄(Ge) 베이스 기판(이하, 제2 기판)을 포함한다. 상기 제1 기판은 As, P 및 Sb 중 선택된 적어도 하나를 포함하는 2원계 이상의 다원계 화합물 반도체 기판일 수 있다. 상기 제2 기판은 Ge 기판 또는 SiGe 기판일 수 있다. 상기 제1 및 제2 기판 중 하나는 나머지에 의해 둘러싸여 있다. 상기 제2 기판의 기저는 상기 제1 기판의 기저보다 낮거나 높을 수 있다.

Description

ＣＭＯＳ 소자와 이를 포함하는 광학장치와 그 제조방법{Complementary Metal Oxide Semiconductor device, optical apparatus comprising CMOS device and method of manufacturing the same}
본 발명의 일 실시예는 반도체 소자와 이를 포함하는 광소자에 관한 것으로써, 보다 자세하게는 CMOS와 이를 포함하는 광학장치와 그 제조방법에 관한 것이다.
화합물 반도체를 이용한 소자 개발에 대한 연구가 활발하게 이루어지고 있는데, 특히 III-V족 화합물 반도체와 게르마늄(Ge)을 이용하여 실리콘 반도체 물질을 대체하기 위한 연구가 활발하게 이뤄지고 있다.
실리콘에 비해 전자 이동도가 높은 III-V족 물질과 실리콘에 비해 정공의 이동도가 높은 반도체 물질을 이용하여 고성능 CMOS를 형성하는 연구가 이루어지고 있다.
대면적의 실리콘 기판 위에 III-V족 물질 또는 게르마늄(Ge)을 집적시킬 수 있다면, 기존의 실리콘 제조공정을 그대로 이용할 수 있기 때문에, 가격을 저하시킬 수 있는 이점이 있다.
그러나 III-V족 물질 및 게르마늄(Ge)과 실리콘 사이의 큰 결정상수 차이와 열팽창율차이로 인해 두 물질의 계면에서 많은 결함이 발생될 수 있고, 이러한 결함으로 인해 III-V족 물질 및 게르마늄(Ge)을 디바이스 적용하는데 한계가 있다.
본 발명의 일 실시예는 III-V족 물질과 게르마늄(Ge) 베이스 물질을 실리콘 기판에동시에 형성하여 고성능의 CMOS 소자를 제공한다.
본 발명의 일 실시예는 이러한 CMOS 소자와 광소자를 포함하는 광학장치를 제공한다.
본 발명의 일 실시예는 그러한 CMOS 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 CMOS 소자는 실리콘 기판과, 상기 실리콘 기판 상에 형성된 N형 제1 트랜지스터와, 상기 실리콘 기판 상에 형성된 P형 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 III-V족 화합물 반도체 기판(이하, 제1 기판)을 포함하며, 상기 제2 트랜지스터는 게르마늄(Ge) 베이스 기판(이하, 제2 기판)을 포함한다.
이러한 CMOS 소자에서, 상기 제1 트랜지스터는 상기 제1 기판과, 상기 제1 기판 상에 형성된 채널층과, 상기 채널층 상에 형성된 소스 전극과, 상기 채널층 상에 형성되고, 상기 소스 전극과 이격된 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이의 상기 채널층 상에 형성된 게이트 적층물을 포함할 수 있다.
상기 제2 트랜지스터는 상기 제2 기판과, 상기 제2 기판에 형성된 제1 불순물 영역과, 상기 제2 기판에 형성되고, 상기 제1 불순물 영역과 이격된 제2 불순물 영역과, 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 상기 제2 기판 상에 형성된 게이트 적층물을 포함할 수 있다.
상기 제1 및 제2 기판은 동일한 두께를 가질 수 있다.
상기 제1 및 제2 기판의 두께는 다를 수 있다.
상기 제1 기판은 As, P 및 Sb 중 선택된 적어도 하나를 포함하는 2원계 또는 그 이상의 다원계 화합물 반도체 기판일 수 있다.
상기 제2 기판은 Ge 기판 또는 SiGe 기판일 수 있다.
상기 제1 및 제2 기판 중 하나는 나머지에 의해 둘러싸여 있다.
상기 제2 기판의 기저는 상기 제1 기판의 기저보다 낮거나 높을 수 있다.
본 발명의 일 실시예에 의한 광학장치는 제1 및 제2 트랜지스터를 포함하는 CMOS 소자와, 상기 CMOS 소자와 동일한 실리콘 기판 상에 형성된 광소자를 포함하고, 상기 제1 트랜지스터는 제1 기판을 포함하며, 상기 제2 트랜지스터는 제2 기판을 포함한다.
이러한 광학장치에서, 상기 광소자는 III-V족 화합물 반도체를 포함하고, 광 방출 다이오드(LED) 또는 레이저 다이오드(LD)일 수 있다.
상기 광소자는 Ge 베이스 반도체층을 포함하고, 수광소자일 수 있다.
본 발명의 일 실시예에 의한 CMOS 소자의 제조방법은 실리콘 기판 상에 제1 기판을 형성하는 과정과, 상기 제1 기판의 일부를 제거하여 상기 실리콘 기판의 일부 영역을 노출시키는 과정과, 상기 실리콘 기판의 노출된 영역 상에 상기 제1 기판과 절연된 제2 기판을 형성하는 과정과, 상기 제1 및 제2 기판 중 하나에 제1 타입의 트랜지스터를 형성하는 과정과, 상기 제1 및 제2 기판 중 나머지에 제2 타입의 제2 트랜지스터를 형성하는 과정을 포함하고, 여기서 상기 제1 및 제2 기판 중 하나는 III-V족 화합물 반도체 기판이고, 나머지는 게르마늄(Ge) 베이스 기판이다.
이러한 제조방법에서, 상기 제1 및 제2 기판은 에피텍시법으로 형성할 수 있다.
상기 실리콘 기판의 노출된 영역 상에 상기 제1 기판과 절연된 제2 기판을 형성하는 과정은,
상기 제1 기판의 표면과 상기 실리콘 기판의 상기 노출된 영역을 절연막으로 덮는 과정, 상기 실리콘 기판의 상기 노출된 영역에서 상기 절연막을 제거하는 과정, 및 상기 절연막이 제거된 상기 실리콘 기판의 노출된 영역 상에 상기 제2 기판을 형성하는 과정을 포함할 수 있다.
상기 제1 타입의 트랜지스터를 형성하는 과정은,
상기 제1 및 제2 기판 중 선택된 어느 하나의 기판 상에 채널층을 형성하는 과정, 상기 채널층 상에 이격된 소스 및 드레인 전극을 형성하는 과정, 상기 소스 전극과 상기 드레인 전극 사이의 상기 채널층 상에 게이트 적층물을 형성하는 과정을 포함할 수 있다.
상기 제2 타입의 트랜지스터를 형성하는 과정은,
상기 제1 및 제2 기판 중 선택된 어느 하나의 기판 상에 게이트 적층물을 형성하는 과정, 상기 게이트 적층물 양측의 상기 선택된 기판에 불순물 영역을 형성하는 과정을 포함할 수 있다.
상기 실리콘 기판의 노출된 영역 상에 상기 제1 기판과 절연된 제2 기판을 형성하는 과정은,
상기 제1 기판 상으로 상기 제2 기판을 형성하는 과정, 상기 제1 기판과 같은 높이로 상기 제2 기판을 평탄화하는 과정을 포함할 수 있다.
상기 제1 및 제2 기판은 동일한 두께로 형성하거나 다른 두께로 형성할 수 있다.
상기 제1 기판은 As, P 및 Sb 중 선택된 적어도 하나를 포함하는 2원계 또는 그 이상의 다원계 화합물 반도체 기판으로 형성할 수 있다.
상기 제2 기판은 Ge 기판 또는 SiGe 기판으로 형성할 수 있다.
상기 제2 기판의 기저는 상기 제1 기판의 기저보다 낮거나 높게 형성할 수 있다.
상기 제2 기판을 형성하기 전에 상기 실리콘 기판의 노출된 영역에서 상기 실리콘 기판의 일부를 제거하는 단계를 포함하여 상기 제2 기판의 기저를 상기 제1 기판보다 낮게 형성할 수 있다.
상기 제2 기판을 형성하기 전에 상기 실리콘 기판의 노출된 영역에서 상기 실리콘 기판의 두께를 증가시켜 상기 제2 기판의 기저를 상기 제1 기판보다 높게 형성할 수 있다.
본 발명의 일 실시예에 의한 소자는 실리콘 기판 상에 III-V족 기판을 이용한 소자와 게르마늄 베이스 기판을 이용한 소자를 함께 집적하여 형성한다. 따라서 소자의 성능을 극대화할 수 있고, 기존의 실리콘 기판을 이용한 제조 공정을 그대로 이용할 수 있으므로, 제조비용도 줄일 수 있다.
또한, 게르마늄 베이스 기판은 선택적 영역성장(Slective Area Growth)(SAG) 방법으로 형성하는 바, 결함발생을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 CMOS 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 CMOS 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 의한 CMOS 소자를 포함하는 광학장치의 단면도이다.
도 4는 본 발명의 다른 실시예에 의한 CMOS 소자를 포함하는 광학장치의 단면도이다.
도 5는 내지 도 15는 본 발명의 일 실시예에 의한 CMOS 소자의 제조방법을 단계별로 나타낸 단면도들이다.
도 16은 도 7에서 실리콘 기판의 노출된 영역이 일부 식각된 경우를 나타낸 단면도이다.
도 17은 도 7에서 실리콘 기판의 노출된 영역이 일정 두께 성장된 경우를 나타낸 단면도이다.
도 18은 실리콘 기판이 도 16과 같은 경우에 형성된 CMOS 소자의 단면도이다.
도 19는 실리콘 기판이 도 17과 같은 경우에 형성된 CMOS 소자의 단면도이다.
이하, 본 발명의 일 실시예에 의한 CMOS 소자와 이를 포함하는 광학장치와 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 CMOS 소자를 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 제1 CMOS 소자는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함한다. 제1 및 제2 트랜지스터(T1, T2)는 실리콘(Si) 기판(20) 상에 형성되어 있다. 제1 트랜지스터(T1)는 n형 트랜지스터, 예컨대 n-MOS 전계 효과 트랜지스터(FET)일 수 있다. 제2 트랜지스터(T2)는 p형 트랜지스터, 예컨대 p-MOSFET일 수 있다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1) 둘레의 실리콘 기판(20) 상에 형성되어 있다. 실리콘 기판(20) 상에서 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이에 절연막(24)이 구비될 수 있다. 절연막(24)은, 예를 들면 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiOxNy)일 수 있다. 제1 트랜지스터(T1)는 실리콘 기판(20) 상에 형성된 제1 기판(22), 제1 기판(22) 상에 형성된 채널층(42), 채널층(42) 상에 형성된 제1 및 제2 전극(44s, 44d), 제1 및 제2 전극(44s, 44d) 사이의 채널층(42) 상에 형성된 게이트 절연막(48) 및 게이트 절연막(48) 상에 형성된 게이트 전극(48)을 포함한다. 제1 기판(22)은 III-V족 물질을 포함하는 화합물 반도체 기판일 수 있다. 이때, 상기 화합물 반도체 기판은, 2원계, 3원계, 4원계의 화합물 반도체 기판일 수 있다. 상기 III-V족 물질을 포함하는 화합물 반도체 기판은, 예를 들면 비소(As), 인(P) 및 안티몬(Sb) 중 적어도 하나를 포함하는 다원계 화합물 반도체 기판일 수 있다. 상기 2원계 화합물 반도체 기판은, 예를 들면, GaAs 기판, InP 기판, InSb 기판, 또는 GaSb 기판일 수 있다. 상기 3원계 화합물 반도체 기판은, 예를 들면 InGaAs 기판, InGaSb 기판일 수 있다. 상기 4원계 화합물 반도체 기판은, 예를 들면 InGaAsP 기판일 수 있다. 제1 기판(22)에 결함이 포함될 수도 있으나, 제1 기판(22)은 상층에 상기 결함이 포함되지 않을 정도로 두껍게 형성된 것이다. 예를 들면, 제1 기판(22)의 두께는 1.0㎛ ~ 1.5㎛ 정도일 수 있다. 따라서 상기 결함은 제1 기판(22)의 하층에만 존재할 수 있다. 제1 및 제2 전극(44s, 44d) 중 하나는 소스 전극이고, 나머지는 드레인 전극일 수 있다. 제1 및 제2 전극(44s, 44d)와 게이트 전극(50)은 이격되어 있다. 게이트 절연막(48)은 산화막 또는 질화막일 수 있다. 제2 트랜지스터(T2) 양쪽에 제1 기판(22)이 존재할 수 있다. 제2 트랜지스터(T2)는 실리콘 기판(20) 상에 형성된 제2 기판(28)에 제1 및 제2 불순물 영역(34, 36)을 포함한다. 제2 기판(28)은, 예를 들면 게르마늄(Ge) 기판 또는 게르마늄을 포함하는 화합물 반도체 기판일 수도 있다. 상기 게르마늄을 포함하는 화합물 반도체 기판은, 예를 들면 SiGe 기판일 수 있다. 제1 및 제2 불순물 영역(34, 36)은 이격되어 있다. 제1 및 제2 불순물 영역(34, 36) 중 하나는 p형 도전성 불순물이 도핑된 영역일 수 있다. 제1 및 제2 불순물 영역(34, 36) 중 하나는 소스 영역이고, 나머지는 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(34, 36) 사이의 제2 기판(28) 상에 게이트 절연막(30)이 존재한다. 게이트 절연막(30) 상에 게이트 전극(32)이 형성되어 있다.
도 1에 도시한 바와 같이, 실리콘 기판(20) 상에 실리콘에 비해 전자 이동도가 훨씬 큰 III-V족 n-MOSFET와 실리콘에 비해 홀 이동도가 큰 Ge 베이스 p-MOSFET를 동시에 구비하여 CMOS를 구비함으로써, 소자의 성능을 극대화시킬 수 있다.
도 2는 본 발명의 다른 실시예에 의한 CMOS 소자를 보여준다.
도 2를 참조하면, 실리콘 기판(20) 상에 제3 및 제4 트랜지스터(T3, T4)가 형성되어 있다. 제4 트랜지스터(T4)는 제3 트랜지스터(T3) 둘레의 제1 기판(20) 상에 형성되어 있다. 제3 트랜지스터(T3)는 p-MOSFET일 수 있고, 도 1의 제1 트랜지스터(T1) 자리에 구비되어 있다. 제4 트랜지스터(T4)는 n-MOSFET일 수 있고, 도 1의 제2 트랜지스터(T2) 자리에 구비될 수 있다. 제3 트랜지스터(T3)의 구성은 도 1의 제2 트랜지스터(T2)와 동일할 수 있다. 제4 트랜지스터(T4)의 구성은 도 1의 제1 트랜지스터(T1)와 동일할 수 있다. 제4 트랜지스터(T4)의 양쪽에 제2 기판(28)이 존재한다. 도 2의 CMOS는 도 1의 CMOS에서 제1 및 제2 트랜지스터(T1, T2)의 위치를 서로 바꾼 것과 동일할 수 있다.
도 3은 본 발명의 일 실시예에 의한 CMOS 소자와 III-V족 물질을 포함하는 광 소자가 함께 구비된 경우를 보여준다.
도 3을 참조하면, 실리콘 기판(20) 상에 제1 및 제2 트랜지스터(T1, T2)와 제1 광소자(OD1)가 형성되어 있다. 제1 트랜지스터(T1)의 한쪽에, 예를 들면 오른쪽에 제2 트랜지스터(T2)가 구비될 수 있다. 제1 트랜지스터(T1)의 다른 쪽에, 예를 들면 왼쪽에 제1 광소자(OD1)가 구비될 수 있다. 제1 광소자(OD1)은 발광소자로써, 예를 들면 광 방출다이오드(LED) 또는 레이저 다이오드(LD)일 수 있다. 제1 광소자(OD1)는 수광소자로써, 예컨대 포토 다이오드일 수도 있다. 제1 광소자(OD1)는 제1 트랜지스터(T1)에 인접해 있으나, 제1 트랜지스터(T1)와 접촉되지 않는다. 이러한 구성에서 제1 및 제2 트랜지스터(T1, T2)를 포함하는 CMOS는 제1 광소자(OD1)의 발광 또는 수광동작을 지원하는데 관계될 수 있다.
제1 광소자(OD1)는 제3 기판(60) 상에 버퍼층(62)이 존재한다. 제3 기판(60)은, 예를 들면 제1 트랜지스터(T1)의 제1 기판(22)과 동일한 물질일 수 있다. 버퍼층(62) 상에 제1 화합물 반도체층(64)이 형성되어 있다. 제1 화합물 반도체층(64)은 에피텍셜법으로 성장된 층일 수 있다. 제1 화합물 반도체층(64)은 측방향으로 확장된 제1 부분(64a)을 갖고 있다. 제1 화합물 반도체층(64)에서 제1 부분(64a)을 제외한 나머지 부분은 제1 부분(64a)보다 두껍고, 그 상부면은 제1 부분(64a)보다 높다. 제1 화합물 반도체층(64)은, 예를 들면 n형 화합물 반도체층일 수 있다. 제1 화합물 반도체층(64)의 제1 부분(64a) 상에 제1 전극(66)이 존재한다. 제1 전극(66)은, 예를 들면 N형 전극일 수 있다. 제1 화합물 반도체층(64) 상에 활성층(68)과 제2 화합물 반도체층(70)이 순차적으로 적층되어 있다. 활성층(68)은 p형 캐리어와 n형 캐리어가 재결합되어 광이 발생되는 영역 혹은 입사광에 의해 n형 캐리어와 p형 캐리어가 발생되는 영역일 수 있다. 활성층(68)은 상하 양측에 활성층(68)을 감싸는 클래딩층(cladding layer)을 더 포함할 수도 있다. 제2 화합물 반도체층(70)은 제1 화합물 반도체층(64)과 반대되는 타입일 수 있다. 예컨대, 제2 화합물 반도체층(70)은 p형 화합물 반도체층일 수 있다. 제2 화합물 반도체층(70) 상에 이격된 제2 전극(72)이 존재한다. 제2 전극(72)은 제1 전극(66)과 반대되는 극성을 갖는다. 예컨대, 제2 전극(72)은 p형 전극일 수 있다.
도 4는 본 발명의 일 실시예에 의한 CMOS와 게르마늄 베이스 광 소자가 함께 구비된 경우를 보여준다.
도 4를 참조하면, 실리콘 기판(20) 상에 제1 및 제2 트랜지스터(T1, T2)와 제2 광소자(OD2)가 존재한다. 도 3에서와 같이 제1 및 제2 트랜지스터(T1, T2)는 제2 광소자(OD2)의 동작에 관계되는 CMOS를 구성할 수 있다. 제2 트랜지스터(T2)의 한쪽에, 예를 들면 왼쪽에 제1 트랜지스터(T1)가 위치할 수 있다. 제1 트랜지스터(T1)는 절연층(24)을 사이에 두고 제2 트랜지스터(T2)와 마주한다. 제2 트랜지스터(T2)의 다른쪽에, 예를 들면 오른쪽에 제2 광소자(OD2)가 구비될 수 있다. 제2 광소자(OD2)는 제2 트랜지스터(T2)와 인접하지만, 제2 트랜지스터(T2)에 접촉되지는 않는다. 제2 광소자(OD2)는, 예를 들면 포토 다이오드와 같은 수광소자가 될 수도 있고, 레이저 다이오드와 같은 발광소자가 될 수도 있다. 제2 광소자(OD2)는 실리콘 기판(20) 상에 형성된 제1 반도체층(84)을 포함한다. 제1 반도체층(84)은 측방향으로 확장된 제1 부분(84a)을 갖고 있다. 제1 부분(84a) 상에 제3 전극(86)이 존재한다. 제1 반도체층(84)은, 예를 들면 게르마늄층일 수 있고, 게르마늄을 포함하는 화합물 반도체층일 수도 있다. 제1 반도체층(84)은 에피텍시(epitaxy) 방법으로 성장된 층일 수 있다. 제3 전극(86)은, 예를 들면 n형 전극일 수 있다. 제1 반도체층(84)에서 제1 부분(84a)을 제외한 나머지 부분, 곧 본체는 제1 부분(84a)보다 두껍고, 그 상부면은 제1 부분(84a)보다 높다. 제1 반도체층(84) 상에 활성층(88)과 제2 반도체층(90)이 순차적으로 적층되어 있다. 활성층(88)은 도 3의 제1 광소자(OD1)의 활성층(68)과 동일한 물질로 형성될 수 있다. 제2 반도체층(90)은 제1 반도체층(84)과 반대되는 타입일 수 있다. 예를 들면, 제1 반도체층(84)이 n형일 때, 제2 반도체층(90)은 p형일 수 있다. 제2 반도체층(90)은 단일 반도체층 또는 화합물 반도체층일 수 있다. 제2 반도체층(90) 상에 제4 전극(92)이 존재한다. 제4 전극(92)은 제3 전극(86)과 극성이 반대일 수 있다. 제4 전극(92)은, 예를 들면 P형 전극일 수 있다.
다음에는 상술한 본 발명의 일 실시예에 의한 CMOS 소자의 제조방법을 도 5 내지 도 15를 참조하여 설명한다. 이 과정에서 도 1 및 도 2의 설명에서 언급한 요소에 대해서는 동일한 참조번호를 사용하고, 중복되는 부분에 대한 설명은 생략한다.
도 5를 참조하면, 실리콘 기판(20) 상에 제1 기판(22)을 형성한다. 제1 기판(22)은 에피텍시 방법을 이용하여 형성할 수 있는데, 이때 MOCVD 장치를 이용할 수 있다. 제1 기판(22)은 GaAs 또는 GaP 등의 바이너리(binary) III-V족 물질을 저온(예컨대, 400℃)에서 수~수십nm 두께로 성장한 후, MOCVD 반응의 온도를 높여 상기 저온보다 높은 온도에서, 예를 들면, 600℃에서 성장하여 형성할 수 있다.
한편, 실리콘 기판(20) 상에 버퍼층이 형성될 수 있고, 이 버퍼층 상에 제1 기판(22)이 성장될 수 있다. 상기 버퍼층은 InAlAs층일 수 있다. 편의 상 도 5에는 버퍼층을 도시하지 않았다.
제1 기판(22)에 대한 사전처리(pre-treatment)로 습식처리(wet treatment)와 인시츄(in-situ) 어닐링을 실시할 수 있다. 제1 기판(22) 상에 제1 기판(22)의 일부 영역을 노출시키는 제1 마스크(M1)를 형성한다. 제1 마스크(M1)는 감광막 패턴일 수 있다. 제1 마스크(M1)을 형성한 다음, 제1 기판(22)의 노출된 부분을 식각한다. 이때, 식각은 실리콘 기판(20)이 노출될 때까지 실시할 수 있다. 이러한 식각은 건식식각일 수 있다. 건식식각 후에 필요에 따라 습식식각이 진행될 수도 있다. 상기 식각 후, 제1 마스크(M1)를 제거한다. 상기 식각에 의해 도 6에 도시한 바와 같이 실리콘 기판(20)의 일부가 노출된다.
도 6을 참조하면, 제1 기판(22) 상에 실리콘 기판(20)의 노출된 부분을 덮는 절연층(24)을 형성한다. 절연층(24)은 산화막, 질화막 또는 산화질화막으로 형성될 수 있다. 예를 들면, 절연층(24)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiOxNy)으로 형성될 수 있다. 제1 기판(22)의 상부면 상에 형성된 절연층(24) 상에만 제2 마스크(M2)를 형성한다. 따라서 절연층(24)에서 실리콘 기판(20)의 노출된 부분을 덮는 부분은 노출된다. 제2 마스크(M2)는 감광막 패턴일 수 있다. 제2 마스크(M2)를 형성한 다음, 절연층(24)의 노출된 부분을 식각한다. 식각은 실리콘 기판(20)이 노출될 때까지 실시할 수 있다. 이후, 제2 마스크(M2)를 제거한다.
다음, 도 7을 참조하면, 도 6의 식각에 의해 실리콘 기판(20)의 노출된 부분 상에 형성된 절연층(24)은 제거된 것을 알 수 있다. 상기 식각 후, 절연층(24)은 제1 기판(22)의 상부면과 노출된 측면 상에만 남아 있다. 절연층(24)의 남은 부분은 후속 선택적 성장공정에서 마스크로 사용될 수 있다.
도 8을 참조하면, 실리콘 기판(20)의 노출된 부분 상에 제2 기판(28)을 형성한다. 제2 기판(28)은 에피텍시법으로 성장시켜 형성할 수 있다. 예를 들면, 제2 기판(28)은 먼저 저온(예컨대, 400℃)에서 Ge을 수~수십nm 두께로 성장한 다음, 이어서 상기 저온보다 높은 온도, 예를 들면 600℃에서 Ge을 성장시켜 형성할 수 있다. 이때, 절연막(24)은 마스크로 사용된다. 제1 기판(22)의 표면, 곧 상부면과 측면은 절연막(24)으로 덮여 있고, 따라서 제2 기판(28)은 실리콘 기판(20)의 노출된 영역 상에만 선택적으로 성장될 수 있다. 제2 기판(28)의 성장과정에서 제2 기판(28)의 일부는 제1 기판(22)의 상부면 상에 형성된 절연막(24) 상으로 형성될 수 있다. 이와 같이 제2 기판(28)이 형성된 후, 제2 기판(28)의 표면을 평탄화한다. 이러한 평탄화는 절연막(24)이 노출될 때까지 실시할 수 있다. 상기 평탄화는, 예를 들면 화학 기계적 연마(Chemical Mechanical Polishing) 방법을 이용하여 수행할 수 있다.
도 9는 상기 평탄화 후의 결과를 보여준다.
도 9를 참조하면, 상기 평탄화 후, 제2 기판(28)의 상부면은 절연막(24)의 상부면과 동일한 높이가 될 수 있다. 그러나 절연막(24)의 두께가 제1 및 제2 기판(22, 28)의 두께에 비해 매우 얇은 점을 감안하면, 평탄화 후의 제2 기판(28)의 상부면의 높이는 제1 기판(22)의 상부면과 동일한 것으로 간주할 수도 있다.
도 10을 참조하면, 제2 기판(28)에 제2 트랜지스터, 곧 p-MOSFET를 형성한다. 구체적으로, 제2 기판(28)의 소정 영역 상에 게이트 적층물(30+32)을 형성한다. 게이트 적층물(30+32)은 게이트 절연막(30)과 게이트 전극(32)을 순차적으로 적층하여 형성할 수 있다. 게이트 적층물(30+32)을 형성한 다음, 게이트 적층물(30+32)의 양측의 제2 기판(28)에 도전성 불순물을 이온주입(37)한다. 이렇게 해서, 제2 기판(28)에 게이트 적층물(30+32)을 사이에 두고 이격된 제1 및 제2 불순물 영역(34, 36)이 형성된다. 상기 도전성 불순물은 p형 불순물일 수 있다. 이렇게 해서 제2 기판(28)에 p-MOS의 제2 트랜지스터가 형성된다.
다음, 도 11에 도시한 바와 같이, 제2 기판(28)에 형성된 제2 트랜지스터를 덮는 제3 마스크(M3)를 형성한다. 제3 마스크(M3)는 감광막 패턴일 수 있다. 제3 마스크(M3)를 형성한 다음, 제1 기판(22)의 상부면에서 절연층(24)을 제거한다. 이후, 제3 마스크(M3)를 제거한다.
도 12를 참조하면, 제2 기판(28)에 형성된 트랜지스터를 덮는 제4 마스크(M4)를 형성한 다음, 제1 기판(22)의 상부면 상에 채널층(42)과 전극층(44)을 순차적으로 적층한다. 이때, 제4 마스크(M4) 상에도 채널층과 전극층이 적층될 수 있다. 채널층(42)의 재료는, 예를 들면 InGaAs, InAs, InSb 또는 InGaSb일 수 있다. 전극층(44)은 소스 및 드레인 전극으로 사용될 수 있는 도전성 물질로 형성될 수 있다. 전극층(44)을 형성한 후, 제4 마스크(M4)를 제거한다. 이때, 제4 마스크(M4) 상에 형성된 채널층과 전극층도 함께 제거될 수 있다.
다음, 도 13을 참조하면, 제2 기판(28)에 형성된 트랜지스터를 덮고, 전극층(44)의 일부도 덮는 제5 마스크(M5)를 형성한다. 제5 마스크(M5)는 전극층(44)의 일부는 노출되도록 형성한다. 전극층(44)의 노출된 부분은 후속 공정에서 게이트 전극이 형성되는 위치에 대응된다. 제5 마스크(M5)는 감광막 패턴일 수 있다.
제5 마스크(M5)를 형성한 다음, 도 14에 도시한 바와 같이 전극층(44)의 노출된 부분을 제거하여 채널층(42)을 노출시킨다. 전극층(44)의 노출된 부분이 제거됨으로써, 전극층(44)은 두 부분으로 나누어진다. 전극층(44)의 나누어진 두 부분은 각각 제1 및 제2 전극(도 1의 44s, 44d)으로 사용된다.
다음, 도 15를 참조하면, 제1 및 제2 전극(44s, 44d) 사이의 채널층(42) 상에 게이트 적층물(48+50)을 형성한다. 게이트 적층물(48+50)은 게이트 절연막(48)과 게이트 전극(50)을 순차적으로 적층하여 형성할 수 있다. 게이트 적층물(48+50)은 제5 마스크(M5)가 존재하는 상태에서 형성될 수도 있고, 제5 마스크(M5)를 제거한 다음, 새로운 마스크를 이용하여 형성할 수도 있다. 이렇게 해서, 제2 기판(22) 상에 n-MOSFET가 형성된다.
한편, 도 5에서 제1 기판(22) 대신에 제2 기판(28)이 형성되고, 도 8에서 제2 기판(28) 대신에 제1 기판(22)이 형성될 수 있다. 이와 같은 경우에 도 2에 도시한 CMOS 소자가 형성된다.
또한, 도 7에서 실리콘 기판(20)이 노출된 후, 실리콘 기판(20)의 노출된 부분에 대한 식각이 추가로 진행될 수 있다. 이때, 추가 식각은 습식식각을 이용할 수 있다. 이에 따라 실리콘 기판(20)의 노출된 부분의 두께(T11)는 도 16에 도시한 바와 같이 실리콘 기판(20)의 노출되지 않은 부분의 두께(T22)보다 얇다. 그리고 습식식각을 이용하므로, 실리콘 기판(20)의 식각된 부분의 바닥의 코너의 경계는 곡선이 될 수 있다. 따라서 실리콘 기판(20)의 노출된 부분 상에 물질이 성장될 때, 결함 발생을 줄일 수 있다. 도 16에 도시한 바와 같은 상태에서 도 8과 그 후속 공정이 진행될 수 있다.
이와 반대의 경우로, 도 17에 도시한 바와 같이, 실리콘 기판(16)의 노출된 부분을 일정 두께만큼 더 성장시켜 실리콘 기판(16)의 노출된 부분의 두께를 다른 부분보다 두껍게 형성한 다음, 도 8과 그 후속 공정을 진행할 수도 있다. 도 18은 도 16에 도 8과 그 후속 공정을 적용하여 형성한 CMOS 소자를 보여준다. 도 19는 도 17에 도 8과 그 후속 공정을 적용하여 형성한 CMOS 소자를 보여준다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20:실리콘 기판 22, 28:제1 및 제2 기판
24:절연막 30, 48:게이트 절연막
32, 50:게이트 전극 34, 36:제1 및 제2 불순물 영역
42:채널층 44:전극층
44s, 44d:제1 및 제2 전극 60:제3 기판
62:버퍼층 64, 70:제1 및 제2 화합물 반도체층
64a:제1 화합물 반도체층의 확장된 제1 부분
66, 72, 86, 92:제1 내지 제4 전극 68, 88:활성층
84, 90:제1 및 제2 반도체층 M1-M5:제1 내지 제5 마스크
T1, T2:제1 및 제2 트랜지스터 OD1, OD2:제1 및 제2 광소자

Claims (31)

  1. 실리콘 기판
    상기 실리콘 기판 상에 형성된 N형 제1 트랜지스터 및
    상기 실리콘 기판 상에 형성된 P형 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 III-V족 화합물 반도체 기판(이하, 제1 기판)을 포함하며,
    상기 제2 트랜지스터는 게르마늄(Ge) 베이스 기판(이하, 제2 기판)을 포함하고,
    상기 제1 및 제2 기판은 상기 실리콘 기판과 접촉하고,
    상기 제1 트랜지스터의 구성요소들의 상호 배치형태와 상기 제2 트랜지스터의 구성요소들의 상호 배치형태는 서로 다른 CMOS 소자.
  2. 제 1 항에 있어서,
    상기 제1 트랜지스터는,
    상기 제1 기판;
    상기 제1 기판 상에 형성된 채널층;
    상기 채널층 상에 형성된 소스 전극;
    상기 채널층 상에 형성되고, 상기 소스 전극과 이격된 드레인 전극; 및
    상기 소스 전극과 상기 드레인 전극 사이의 상기 채널층 상에 형성된 게이트 적층물;을 포함하고,
    상기 제2 트랜지스터는,
    상기 제2 기판;
    상기 제2 기판에 형성된 제1 불순물 영역;
    상기 제2 기판에 형성되고, 상기 제1 불순물 영역과 이격된 제2 불순물 영역; 및
    상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 상기 제2 기판 상에 형성된 게이트 적층물;을 포함하는 CMOS 소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제1 기판은 As, P 및 Sb 중 선택된 적어도 하나를 포함하는 2원계 또는 그 이상의 다원계 화합물 반도체 기판이고, 상기 제2 기판은 Ge 기판 또는 SiGe 기판인 CMOS 소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 청구항 1의 CMOS 소자; 및
    상기 CMOS 소자와 동일한 실리콘 기판 상에 형성된 광소자;를 포함하는 광학장치.
  11. 제 10 항에 있어서,
    상기 광소자는 III-V족 화합물 반도체를 포함하고, 광 방출 다이오드(LED) 또는 레이저 다이오드(LD)인 광학장치.
  12. 제 10 항에 있어서,
    상기 광소자는 Ge 베이스 반도체층을 포함하고, 수광소자인 광학장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 실리콘 기판 상에 제1 기판을 형성하는 단계;
    상기 제1 기판의 일부를 제거하여 상기 실리콘 기판의 일부 영역을 노출시키는 단계;
    상기 실리콘 기판의 노출된 영역 상에 상기 제1 기판과 절연된 제2 기판을 형성하는 단계;
    상기 제1 및 제2 기판 중 하나에 제1 타입의 트랜지스터를 형성하는 단계; 및
    상기 제1 및 제2 기판 중 나머지에 제2 타입의 트랜지스터를 형성하는 단계;를 포함하고,
    상기 제1 및 제2 기판 중 하나는III-V족 화합물 반도체 기판이고,
    나머지는 게르마늄(Ge) 베이스 기판이며,
    상기 제1 및 제2 기판은 상기 실리콘 기판과 접촉하고,
    상기 제1 타입의 트랜지스터의 구성요소들의 상호 배치형태와 상기 제2 타입의 트랜지스터의 구성요소들의 상호 배치형태는 서로 다른 CMOS 소자의 제조방법.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 실리콘 기판의 노출된 영역 상에 상기 제1 기판과 절연된 제2 기판을 형성하는 단계는,
    상기 제1 기판의 표면과 상기 실리콘 기판의 상기 노출된 영역을 절연막으로 덮는 단계;
    상기 실리콘 기판의 상기 노출된 영역에서 상기 절연막을 제거하는 단계; 및
    상기 절연막이 제거된 상기 실리콘 기판의 노출된 영역 상에 상기 제2 기판을 형성하는 단계;를 포함하는 CMOS 소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 제1 타입의 트랜지스터를 형성하는 단계는,
    상기 제1 및 제2 기판 중 선택된 어느 하나의 기판 상에 채널층을 형성하는 단계;
    상기 채널층 상에 이격된 소스 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극과 상기 드레인 전극 사이의 상기 채널층 상에 게이트 적층물을 형성하는 단계;를 포함하고,
    상기 제2 타입의 트랜지스터를 형성하는 단계는,
    상기 제1 및 제2 기판 중 선택된 어느 하나의 기판 상에 게이트 적층물을 형성하는 단계; 및
    상기 게이트 적층물 양측의 상기 선택된 기판에 불순물 영역을 형성하는 단계;를 포함하는 CMOS 소자의 제조방법.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 제 19 항에 있어서,
    상기 제2 기판을 형성하기 전에 상기 실리콘 기판의 노출된 영역에서 상기 실리콘 기판의 일부를 제거하는 단계를 포함하여 상기 제2 기판의 기저를 상기 제1 기판보다 낮게 형성하거나 상기 실리콘 기판의 노출된 영역에서 상기 실리콘 기판의 두께를 증가시켜 상기 제2 기판의 기저를 상기 제1 기판보다 높게 형성하는 CMOS 소자의 제조방법.
  31. 삭제
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