JP2001093987A - Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 - Google Patents
Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路Info
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Abstract
(57)【要約】 （修正有）
【課題】 異なる物質の電気的特性を利用して半導体集
積回路の速度を改善する。 【解決手段】 Ｎチャンネル装置におけるＧａＡｓ用の
高い電子移動度及びＰチャンネル装置におけるＧｅ用の
高いホール移動度を利用することによってトランジスタ
のスイッチング（伝搬）遅延を改善するためにＳｉ上に
ＧａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を形成する。
ＧａＡｓの半絶縁性（未ドープ）層１０２ｂをシリコン
ベース１０２ａ上に形成してバッファ層を与え、ラッチ
アップの可能性を取除く。次いで、半絶縁性ＧａＡｓ層
１０２ｂの上にＧａＡｓウエル１０６及びＧｅウエル１
１０を形成し、熱酸化物及び／又は流動可能酸化物（Ｈ
ＳＱ）１１２によって電気的に分離させる。Ｎチャンネ
ルＭＯＳ装置１１４及びＰチャンネルＭＯＳ装置１１６
を夫々ＧａＡｓウエル１０６及びＧｅウエル１１０内に
形成し、相互接続して集積回路を形成する。
積回路の速度を改善する。 【解決手段】 Ｎチャンネル装置におけるＧａＡｓ用の
高い電子移動度及びＰチャンネル装置におけるＧｅ用の
高いホール移動度を利用することによってトランジスタ
のスイッチング（伝搬）遅延を改善するためにＳｉ上に
ＧａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を形成する。
ＧａＡｓの半絶縁性（未ドープ）層１０２ｂをシリコン
ベース１０２ａ上に形成してバッファ層を与え、ラッチ
アップの可能性を取除く。次いで、半絶縁性ＧａＡｓ層
１０２ｂの上にＧａＡｓウエル１０６及びＧｅウエル１
１０を形成し、熱酸化物及び／又は流動可能酸化物（Ｈ
ＳＱ）１１２によって電気的に分離させる。Ｎチャンネ
ルＭＯＳ装置１１４及びＰチャンネルＭＯＳ装置１１６
を夫々ＧａＡｓウエル１０６及びＧｅウエル１１０内に
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Description
【０００１】
【発明の属する技術分野】本発明は、大略、複数個の半
導体物質を使用する集積回路装置の製造に関するもので
あって、更に詳細には、各半導体物質内に形成される装
置を有する集積回路の速度を最適化させるために選択さ
れた個別的な半導体物質の集積化に関するものである。
導体物質を使用する集積回路装置の製造に関するもので
あって、更に詳細には、各半導体物質内に形成される装
置を有する集積回路の速度を最適化させるために選択さ
れた個別的な半導体物質の集積化に関するものである。
【０００２】
【従来の技術】商用ソリッドステート半導体装置製造用
の物質及び装置は、広範な物質、物質の組合わせ、及び
装置構成体を介して進展している。１９４８年における
ゲルマニウム（Ｇｅ）点接触トランジスタから始まっ
て、１９５０年代においては、単結晶Ｇｅ装置、Ｇｅバ
イポーラ接合トランジスタ（ＢＪＴ）、Ｇｅ接合電界効
果トランジスタ（ＪＦＥＴ）、単結晶シリコン（Ｓｉ）
装置、及びシリコンバイポーラ接合トランジスタを介し
て開発が進展して来た。１９６０年代初期においてのシ
リコンプレーナバイポーラ接合トランジスタ及びシリコ
ン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）の開発、及びその数年後のガリウム砒素（ＧａＡ
ｓ）装置の開発の後、１９８０年代後半において、Ｓｉ
装置上のＧａＡｓ及びＳｉＧｅ／Ｓｉへテロ接合バイポ
ーラトランジスタ（ＨＢＴ）が開発されるまで、特定の
物質を使用することに関する進展は遅滞化した。この１
０年間において、半導体装置製造における材料技術の開
発は、Ｓｉ上のＧａＡｓ及びＳｉＧｅ／Ｓｉから、Ｇａ
Ａｓ金属半導体電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）、Ｓｉ相補的金属酸化物半導体（ＣＭＯＳ）装置、
ＳｉＧｅ／Ｓｉ金属酸化物半導体（ＭＯＳ）装置、アル
ミニウムガリウム砒素−ゲルマニウム−ガリウム砒素
（ＡｌＧａＡｓ／Ｇｅ／ＧａＡｓ）ＨＢＴ、及びＧａＡ
ｓＭＯＳ装置を介して進展している。
の物質及び装置は、広範な物質、物質の組合わせ、及び
装置構成体を介して進展している。１９４８年における
ゲルマニウム（Ｇｅ）点接触トランジスタから始まっ
て、１９５０年代においては、単結晶Ｇｅ装置、Ｇｅバ
イポーラ接合トランジスタ（ＢＪＴ）、Ｇｅ接合電界効
果トランジスタ（ＪＦＥＴ）、単結晶シリコン（Ｓｉ）
装置、及びシリコンバイポーラ接合トランジスタを介し
て開発が進展して来た。１９６０年代初期においてのシ
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ン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）の開発、及びその数年後のガリウム砒素（ＧａＡ
ｓ）装置の開発の後、１９８０年代後半において、Ｓｉ
装置上のＧａＡｓ及びＳｉＧｅ／Ｓｉへテロ接合バイポ
ーラトランジスタ（ＨＢＴ）が開発されるまで、特定の
物質を使用することに関する進展は遅滞化した。この１
０年間において、半導体装置製造における材料技術の開
発は、Ｓｉ上のＧａＡｓ及びＳｉＧｅ／Ｓｉから、Ｇａ
Ａｓ金属半導体電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）、Ｓｉ相補的金属酸化物半導体（ＣＭＯＳ）装置、
ＳｉＧｅ／Ｓｉ金属酸化物半導体（ＭＯＳ）装置、アル
ミニウムガリウム砒素−ゲルマニウム−ガリウム砒素
（ＡｌＧａＡｓ／Ｇｅ／ＧａＡｓ）ＨＢＴ、及びＧａＡ
ｓＭＯＳ装置を介して進展している。
【０００３】少なくとも１０年の間、シリコンＭＯＳ及
びＣＭＯＳ技術は商用半導体装置製造の大黒柱であり、
装置特徴寸法における進化はサブミクロン範囲に入り、
装置性能において改善を与えている。大規模集積化（Ｖ
ＬＳＩ）技術がより小型の幾何学的形状とさせるに従
い、トランジスタのチャンネル長及び寄生抵抗・容量
（ＲＣ）定数が最終的に回路速度を制限している。装置
負荷容量、ドレイン電圧、Ｎチャンネル及びＰチャンネ
ル装置の両方に対する飽和電流の関数であるＣＭＯＳ装
置のトランジスタスイッチング（伝搬）遅延ｔpdが集積
回路装置に対する最大動作周波数を制限する。
びＣＭＯＳ技術は商用半導体装置製造の大黒柱であり、
装置特徴寸法における進化はサブミクロン範囲に入り、
装置性能において改善を与えている。大規模集積化（Ｖ
ＬＳＩ）技術がより小型の幾何学的形状とさせるに従
い、トランジスタのチャンネル長及び寄生抵抗・容量
（ＲＣ）定数が最終的に回路速度を制限している。装置
負荷容量、ドレイン電圧、Ｎチャンネル及びＰチャンネ
ル装置の両方に対する飽和電流の関数であるＣＭＯＳ装
置のトランジスタスイッチング（伝搬）遅延ｔpdが集積
回路装置に対する最大動作周波数を制限する。
【０００４】ＣＭＯＳチャンネル長の場合既に０．１８
μｍ未満である特徴寸法の減少を介しての現在のシリコ
ンＭＯＳ及びＣＭＯＳプロセスにおける性能の改善は益
々困難なものとなっている。更に、シリコン自身の電気
的特性、特に電荷担体移動度は装置性能の益々顕著な制
限である。例えば、より短い装置チャンネル長の場合、
担体移動度（典型的にｃｍ2／Ｖｘ秒の単位で表される
μ）は益々伝搬遅延に対して影響を与えるものとなる。
従って、例えばＳｉＧｅ等の異なる有益的な電気的特性
を有する半導体物質の異なる組合わせが現在研究されて
いる。
μｍ未満である特徴寸法の減少を介しての現在のシリコ
ンＭＯＳ及びＣＭＯＳプロセスにおける性能の改善は益
々困難なものとなっている。更に、シリコン自身の電気
的特性、特に電荷担体移動度は装置性能の益々顕著な制
限である。例えば、より短い装置チャンネル長の場合、
担体移動度（典型的にｃｍ2／Ｖｘ秒の単位で表される
μ）は益々伝搬遅延に対して影響を与えるものとなる。
従って、例えばＳｉＧｅ等の異なる有益的な電気的特性
を有する半導体物質の異なる組合わせが現在研究されて
いる。
【０００５】
【発明が解決しようとする課題】従って、特に商業上成
立しうる物質及び処理技術の使用を介して半導体集積回
路における回路速度を改善することが望ましい。更に、
異なる物質の最良の電気的特性を利用するために個別的
な半導体物質を使用することが有益的である。
立しうる物質及び処理技術の使用を介して半導体集積回
路における回路速度を改善することが望ましい。更に、
異なる物質の最良の電気的特性を利用するために個別的
な半導体物質を使用することが有益的である。
【０００６】本発明は、以上の点に鑑みなされたもので
あって、上述した如き従来技術の欠点を解消し、動作速
度を改善した集積回路及びその製造方法を提供すること
を目的とする。
あって、上述した如き従来技術の欠点を解消し、動作速
度を改善した集積回路及びその製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】Ｓｉ上にＧａＡｓ／Ｇｅ
を有するＣＭＯＳ集積回路を形成し、Ｎチャンネル装置
内のＧａＡｓに対する高い電子移動度及びＰチャンネル
装置内のＧｅに対する高いホール移動度を利用すること
によってトランジスタのスイッチング（伝搬）遅延を改
善する。ＧａＡｓの半絶縁性（未ドープ）層をシリコン
ベース上に形成してバッファ層を与え、ラッチアップの
可能性を著しく減少させる。次いで、スタンダードの熱
酸化物及び／又は流動可能酸化物（ＨＳＱ）によって電
気的に分離して半絶縁性ＧａＡｓ層上にＧａＡｓウエル
及びＧｅウエルを形成する。ＮチャンネルＭＯＳ装置及
びＰチャンネルＭＯＳ装置を、夫々、ＧａＡｓウエル及
びＧｅウエル内に形成し、且つ相互接続して集積回路を
形成する。両方のウエル内の装置に対するゲート電極は
ポリシリコンとすることが可能であり、一方ゲート酸化
膜は、好適には、Ｎチャンネル装置の場合にはガリウム
酸化物であり且つＰチャンネル装置の場合には二酸化シ
リコンである。ホットキャリアによる劣化を回避するた
めに最小装置特徴寸法は０．５μｍとすることが可能で
あり、一方０．１８μｍのシリコンのみのＣＭＯＳ集積
回路を上回る性能向上を達成することが可能である。
を有するＣＭＯＳ集積回路を形成し、Ｎチャンネル装置
内のＧａＡｓに対する高い電子移動度及びＰチャンネル
装置内のＧｅに対する高いホール移動度を利用すること
によってトランジスタのスイッチング（伝搬）遅延を改
善する。ＧａＡｓの半絶縁性（未ドープ）層をシリコン
ベース上に形成してバッファ層を与え、ラッチアップの
可能性を著しく減少させる。次いで、スタンダードの熱
酸化物及び／又は流動可能酸化物（ＨＳＱ）によって電
気的に分離して半絶縁性ＧａＡｓ層上にＧａＡｓウエル
及びＧｅウエルを形成する。ＮチャンネルＭＯＳ装置及
びＰチャンネルＭＯＳ装置を、夫々、ＧａＡｓウエル及
びＧｅウエル内に形成し、且つ相互接続して集積回路を
形成する。両方のウエル内の装置に対するゲート電極は
ポリシリコンとすることが可能であり、一方ゲート酸化
膜は、好適には、Ｎチャンネル装置の場合にはガリウム
酸化物であり且つＰチャンネル装置の場合には二酸化シ
リコンである。ホットキャリアによる劣化を回避するた
めに最小装置特徴寸法は０．５μｍとすることが可能で
あり、一方０．１８μｍのシリコンのみのＣＭＯＳ集積
回路を上回る性能向上を達成することが可能である。
【０００８】
【発明の実施の形態】以下の説明は本発明の構成、適用
例及び特徴を詳細に説明するものであるが、当業者によ
って理解されるように、本発明の範囲は特許請求の範囲
によってのみ画定されるものであり、本発明の開示によ
って画定されるものではない。以下に説明する処理ステ
ップ及び構造は集積回路を製造するための完全な処理の
流れを形成するものではない。本発明は一般的な集積回
路製造技術に関連して実施することが可能なものであ
り、本発明を理解するのに必要な範囲の一般的に実施さ
れている処理ステップを包含してある。添付の図面は製
造期間中における集積回路の一部の断面を概略的に示し
たものであって、本発明の重要な特徴を示すために描い
たものであって縮尺通りに描いたものではない。
例及び特徴を詳細に説明するものであるが、当業者によ
って理解されるように、本発明の範囲は特許請求の範囲
によってのみ画定されるものであり、本発明の開示によ
って画定されるものではない。以下に説明する処理ステ
ップ及び構造は集積回路を製造するための完全な処理の
流れを形成するものではない。本発明は一般的な集積回
路製造技術に関連して実施することが可能なものであ
り、本発明を理解するのに必要な範囲の一般的に実施さ
れている処理ステップを包含してある。添付の図面は製
造期間中における集積回路の一部の断面を概略的に示し
たものであって、本発明の重要な特徴を示すために描い
たものであって縮尺通りに描いたものではない。
【０００９】本発明は次式から典型的なＣＭＯＳリング
オシレータに対して計算することが可能な伝搬遅延ｔpd
を減少させることによって回路速度を改善している。
オシレータに対して計算することが可能な伝搬遅延ｔpd
を減少させることによって回路速度を改善している。
【００１０】
【数１】
【００１１】尚、ＣLは負荷容量であり、ＶDDはドレイ
ン電圧であり、ＩdsatnはＮチャンネルトランジスタ飽
和電流であり、ＩdsatpはＰチャンネルトランジスタ飽
和電流である。Ｉdsatn及びＩdsatpは、夫々、電子移動
度μn及びホール移動度μpに比例するものであるから、
トランジスタのスイッチング即ち伝搬遅延に対する上の
式は次式のごとく書き直すことが可能である。
ン電圧であり、ＩdsatnはＮチャンネルトランジスタ飽
和電流であり、ＩdsatpはＰチャンネルトランジスタ飽
和電流である。Ｉdsatn及びＩdsatpは、夫々、電子移動
度μn及びホール移動度μpに比例するものであるから、
トランジスタのスイッチング即ち伝搬遅延に対する上の
式は次式のごとく書き直すことが可能である。
【００１２】
【数２】
【００１３】尚、Ａはチャンネル内のドーピングレベ
ル、負荷容量、ドレイン電圧に関連している定数であ
る。
ル、負荷容量、ドレイン電圧に関連している定数であ
る。
【００１４】０．１８μｍＳｉのＣＭＯＳ集積回路の速
度はＰ型ＭＯＳ（ＰＭＯＳ）トランジスタによって制限
されていることは公知である。この制限を解消するため
に、本発明は回路速度を最適化する電気的特性に対して
選択されたＣＭＯＳ集積回路における個別的な半導体物
質を使用している。本明細書において使用される場合
に、「半導体物質」とは、ドーパントの型（即ち、Ｎ型
又はＰ型）のことを意味する半導体の「型」とは異な
り、例えばＳｉ，Ｇｅ，ＧａＡｓ等のある化学的種の半
導体のことを意味している。伝搬遅延は電子及びホール
移動度の関数として見ることが可能であるので、半導体
物質は、本発明の場合、シリコンＣＭＯＳ集積回路と比
較してスイッチング速度を改善する半導体物質が選択さ
れその場合に、その改善は次式で与えられる速度（改
善）係数Ｓによって特性付けられる。
度はＰ型ＭＯＳ（ＰＭＯＳ）トランジスタによって制限
されていることは公知である。この制限を解消するため
に、本発明は回路速度を最適化する電気的特性に対して
選択されたＣＭＯＳ集積回路における個別的な半導体物
質を使用している。本明細書において使用される場合
に、「半導体物質」とは、ドーパントの型（即ち、Ｎ型
又はＰ型）のことを意味する半導体の「型」とは異な
り、例えばＳｉ，Ｇｅ，ＧａＡｓ等のある化学的種の半
導体のことを意味している。伝搬遅延は電子及びホール
移動度の関数として見ることが可能であるので、半導体
物質は、本発明の場合、シリコンＣＭＯＳ集積回路と比
較してスイッチング速度を改善する半導体物質が選択さ
れその場合に、その改善は次式で与えられる速度（改
善）係数Ｓによって特性付けられる。
【００１５】
【数３】
【００１６】尚、ｔpd（Ｓｉ）はシリコンＣＭＯＳ集積
回路に対する伝搬遅延であり且つｔpd（Ｍ）は選択した
物質Ｍを使用する同様のＣＭＯＳ集積回路に対する伝搬
遅延である。以下の表１はＣＭＯＳ集積回路において使
用する可能性のある異なる物質又は物質の組合わせに対
する電子及びホールの移動度、及びその結果得られる速
度改善係数Ｓをリストしている。
回路に対する伝搬遅延であり且つｔpd（Ｍ）は選択した
物質Ｍを使用する同様のＣＭＯＳ集積回路に対する伝搬
遅延である。以下の表１はＣＭＯＳ集積回路において使
用する可能性のある異なる物質又は物質の組合わせに対
する電子及びホールの移動度、及びその結果得られる速
度改善係数Ｓをリストしている。
【００１７】
【表１】
【００１８】表１中の移動度μn及びμpは、Ｓ．Ｍ．
Ｓｚｅ著「半導体装置の物理（Ｐｈｙｓｉｃｓ ｏｆ
Ｓｅｍｉｃｏｎｄｕcｔｏｒ Ｄｅｖｉｃｅｓ）」、ジ
ョン・ワイリィ・アンド・サンズ出版社（ニューヨーク
１９８１）から取ったものである。表１中の速度改善係
数Ｓに対する値は移動度の値から近似したものであっ
て、定数Ａに対する何等かの物質に特定の差を無視して
いる。
Ｓｚｅ著「半導体装置の物理（Ｐｈｙｓｉｃｓ ｏｆ
Ｓｅｍｉｃｏｎｄｕcｔｏｒ Ｄｅｖｉｃｅｓ）」、ジ
ョン・ワイリィ・アンド・サンズ出版社（ニューヨーク
１９８１）から取ったものである。表１中の速度改善係
数Ｓに対する値は移動度の値から近似したものであっ
て、定数Ａに対する何等かの物質に特定の差を無視して
いる。
【００１９】表１から容易に理解されるように、ＧａＡ
ｓの電子移動度はＳｉの電子移動度よりも５倍以上高い
ものであり、且つＧｅのホール移動度はＳｉのホール移
動度よりも４倍以上高いものである。ＮＭＯＳ装置にお
いては多数電荷担体は電子であり且つＰＭＯＳ装置にお
いては多数電荷担体はホールであるので、ＧａＡｓ−Ｎ
ＭＯＳ及びＧｅ−ＰＭＯＳの組合わせは最も高いＣＭＯ
Ｓ集積回路速度を有している。従って、シリコン基板上
においてＧａＡｓ／ＧｅＣＭＯＳを使用する新規なＣＭ
ＯＳ集積回路構成体を本発明において使用しており、電
子移動度に対してＧａＡｓを使用し且つホール移動度に
対してＧｅを使用することによって回路速度を最適なも
のとしている。このＳｉ上においてＧａＡｓ／Ｇｅを有
するＣＭＯＳ回路を使用するリングオシレータにおいて
は、伝搬遅延ｔpdは通常のシリコンＣＭＯＳ回路のもの
よりも３．５の係数だけより短く、Ｓｉ上にＧａＡｓ／
Ｇｅを有する形態で実現された１．０μｍ技術はシリコ
ンのみの形態で実現した０．２５μｍ技術とほぼ同一の
性能を達成することが可能であることを意味している。
ｓの電子移動度はＳｉの電子移動度よりも５倍以上高い
ものであり、且つＧｅのホール移動度はＳｉのホール移
動度よりも４倍以上高いものである。ＮＭＯＳ装置にお
いては多数電荷担体は電子であり且つＰＭＯＳ装置にお
いては多数電荷担体はホールであるので、ＧａＡｓ−Ｎ
ＭＯＳ及びＧｅ−ＰＭＯＳの組合わせは最も高いＣＭＯ
Ｓ集積回路速度を有している。従って、シリコン基板上
においてＧａＡｓ／ＧｅＣＭＯＳを使用する新規なＣＭ
ＯＳ集積回路構成体を本発明において使用しており、電
子移動度に対してＧａＡｓを使用し且つホール移動度に
対してＧｅを使用することによって回路速度を最適なも
のとしている。このＳｉ上においてＧａＡｓ／Ｇｅを有
するＣＭＯＳ回路を使用するリングオシレータにおいて
は、伝搬遅延ｔpdは通常のシリコンＣＭＯＳ回路のもの
よりも３．５の係数だけより短く、Ｓｉ上にＧａＡｓ／
Ｇｅを有する形態で実現された１．０μｍ技術はシリコ
ンのみの形態で実現した０．２５μｍ技術とほぼ同一の
性能を達成することが可能であることを意味している。
【００２０】添付の図面を参照し、特に、図１Ａ乃至図
１Ｅを参照すると、本発明の好適実施例に基づいてＳｉ
上にＧａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造す
るプロセスの一連の断面図が示されている。本発明プロ
セスは図１Ａに示した構成から開始し、それは基板１０
２を有している。好適実施例においては、基板１０２は
約１０乃至１５ミル（約２５０−４００μｍ）の厚さを
有するシリコン領域１０２ａを有しており、形成すべき
ＣＭＯＳ回路に対する構造的完全性及び接地を与えてい
る。シリコン領域１０２ａは、所望により、Ｐ型ドーパ
ントでドープすることが可能である。そのドーパントレ
ベルは、既知の技術に従って要求される装置性能基準及
び使用される特定の製造プロセスに対して選択すべきで
ある。シリコン領域１０２ａの上に半絶縁性ガリウム砒
素層１０２ｂが設けられており、それは５０，０００Å
（５μｍ）未満の厚さを有しており、且つ、より好適に
は、２０，０００乃至３０，０００Å（２乃至３μｍ）
の範囲内である。ＧａＡｓ層１０２ｂは未ドープとする
ことが可能であり、且つ金属有機気相成長（ＭＯＣＶ
Ｄ）、分子ビームエピタキシィ（ＭＢＥ）又はその他の
適宜のプロセスによって形成することが可能である。Ｇ
ａＡｓ層１０２ｂはシリコン領域１０２ａ上にバッファ
層を与え、実質的にラッチアップの可能性を取除いてい
る。基板１０２は、上に説明したタイプ（シリコン１０
２ａ上に未ドープのＧａＡｓ１０２ｂの２０，０００乃
至３０，０００Å）の構成の場合、市販されている。
１Ｅを参照すると、本発明の好適実施例に基づいてＳｉ
上にＧａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造す
るプロセスの一連の断面図が示されている。本発明プロ
セスは図１Ａに示した構成から開始し、それは基板１０
２を有している。好適実施例においては、基板１０２は
約１０乃至１５ミル（約２５０−４００μｍ）の厚さを
有するシリコン領域１０２ａを有しており、形成すべき
ＣＭＯＳ回路に対する構造的完全性及び接地を与えてい
る。シリコン領域１０２ａは、所望により、Ｐ型ドーパ
ントでドープすることが可能である。そのドーパントレ
ベルは、既知の技術に従って要求される装置性能基準及
び使用される特定の製造プロセスに対して選択すべきで
ある。シリコン領域１０２ａの上に半絶縁性ガリウム砒
素層１０２ｂが設けられており、それは５０，０００Å
（５μｍ）未満の厚さを有しており、且つ、より好適に
は、２０，０００乃至３０，０００Å（２乃至３μｍ）
の範囲内である。ＧａＡｓ層１０２ｂは未ドープとする
ことが可能であり、且つ金属有機気相成長（ＭＯＣＶ
Ｄ）、分子ビームエピタキシィ（ＭＢＥ）又はその他の
適宜のプロセスによって形成することが可能である。Ｇ
ａＡｓ層１０２ｂはシリコン領域１０２ａ上にバッファ
層を与え、実質的にラッチアップの可能性を取除いてい
る。基板１０２は、上に説明したタイプ（シリコン１０
２ａ上に未ドープのＧａＡｓ１０２ｂの２０，０００乃
至３０，０００Å）の構成の場合、市販されている。
【００２１】基板１０２の上に活性ＧａＡｓ層１０４を
形成する。ＧａＡｓ層１０４は、好適には、２μｍ以下
の厚さを有しており、１つのＰ型ドーパント又は複数個
のドーパントでドープすることが可能であり、且つＧａ
Ａｓ層１０２ｂを形成するのと同様の態様で気相成長
（ＣＶＤ）又は分子ビームエピタキシィ（ＭＢＥ）によ
るか、又はその他の適宜のプロセスによって形成するこ
とが可能である。次いで、ＧａＡｓ層１０４を従来の方
法を使用してパターン形成し且つエッチングして図１Ｂ
に示したようにＰ型ＧａＡｓウエル１０６を形成し、そ
の中にＮＭＯＳ装置を形成する。ＧａＡｓの高いブレー
クダウン電界はＧａＡｓウエル１０６内に形成したＮＭ
ＯＳ装置のホットキャリアの劣化を減少させる。ドーピ
ングレベル、ドーピングを行うために使用される特定の
方法（例えば、Ｎ及びＰウエルの形成期間中、又はその
後）、は所望の性能特性を達成するために公知のパラメ
ータ及び技術から選択することが可能である。
形成する。ＧａＡｓ層１０４は、好適には、２μｍ以下
の厚さを有しており、１つのＰ型ドーパント又は複数個
のドーパントでドープすることが可能であり、且つＧａ
Ａｓ層１０２ｂを形成するのと同様の態様で気相成長
（ＣＶＤ）又は分子ビームエピタキシィ（ＭＢＥ）によ
るか、又はその他の適宜のプロセスによって形成するこ
とが可能である。次いで、ＧａＡｓ層１０４を従来の方
法を使用してパターン形成し且つエッチングして図１Ｂ
に示したようにＰ型ＧａＡｓウエル１０６を形成し、そ
の中にＮＭＯＳ装置を形成する。ＧａＡｓの高いブレー
クダウン電界はＧａＡｓウエル１０６内に形成したＮＭ
ＯＳ装置のホットキャリアの劣化を減少させる。ドーピ
ングレベル、ドーピングを行うために使用される特定の
方法（例えば、Ｎ及びＰウエルの形成期間中、又はその
後）、は所望の性能特性を達成するために公知のパラメ
ータ及び技術から選択することが可能である。
【００２２】Ｎ型ドーパントでドープしたＧｅ層１０８
をＧａＡｓウエル１０６及びＧａＡｓバッファ層１０２
ｂの上にＧａＡｓウエル１０６の厚さ以上の厚さに形成
する。ＧａＡｓ層１０４の場合におけるように、Ｇｅ層
１０８はＭＯＣＶＤ又はＭＢＥプロセスによって形成す
ることが可能であり、Ｇｅ層１０８は別のＣＶＤプロセ
スによって形成するか、又は、多分、選択的付着形成又
はその他の適宜のプロセスによって形成することが可能
である。別の形状１０８ａによって示されるように、Ｇ
ｅ層１０８はＭＯＣＶＤ又はＭＢＥによって付着形成さ
れる場合にコンフォーマル層（即ち、適合層）として形
成し、次いで、例えば、化学的機械的研磨（ＣＭＰ）に
よって平坦化させることが可能である。この平坦化エッ
チは、好適には、ＧａＡｓウエル１０６の上側表面が露
出された場合に停止され、且つ残存するＧｅ層１０８の
厚さはＧａＡｓウエル１０６の厚さと等しい。好適に
は、Ｇｅ層１０８を平坦化する場合に、ＧａＡｓウエル
１０６は、存在する場合であっても、ほんの僅か除去さ
れるに過ぎないものである。Ｇｅ層１０８を従来の方法
を使用してパターン形成し且つエッチングして、図１Ｃ
に示したように、基板１０２の表面上においてＧａＡｓ
ウエル１０６から横方向に離隔してＧｅウエル１１０を
形成し、その中にＰＭＯＳ装置を形成する。
をＧａＡｓウエル１０６及びＧａＡｓバッファ層１０２
ｂの上にＧａＡｓウエル１０６の厚さ以上の厚さに形成
する。ＧａＡｓ層１０４の場合におけるように、Ｇｅ層
１０８はＭＯＣＶＤ又はＭＢＥプロセスによって形成す
ることが可能であり、Ｇｅ層１０８は別のＣＶＤプロセ
スによって形成するか、又は、多分、選択的付着形成又
はその他の適宜のプロセスによって形成することが可能
である。別の形状１０８ａによって示されるように、Ｇ
ｅ層１０８はＭＯＣＶＤ又はＭＢＥによって付着形成さ
れる場合にコンフォーマル層（即ち、適合層）として形
成し、次いで、例えば、化学的機械的研磨（ＣＭＰ）に
よって平坦化させることが可能である。この平坦化エッ
チは、好適には、ＧａＡｓウエル１０６の上側表面が露
出された場合に停止され、且つ残存するＧｅ層１０８の
厚さはＧａＡｓウエル１０６の厚さと等しい。好適に
は、Ｇｅ層１０８を平坦化する場合に、ＧａＡｓウエル
１０６は、存在する場合であっても、ほんの僅か除去さ
れるに過ぎないものである。Ｇｅ層１０８を従来の方法
を使用してパターン形成し且つエッチングして、図１Ｃ
に示したように、基板１０２の表面上においてＧａＡｓ
ウエル１０６から横方向に離隔してＧｅウエル１１０を
形成し、その中にＰＭＯＳ装置を形成する。
【００２３】次いで、ＧａＡｓウエル１０６とＧｅウエ
ル１１０との間、及びＧａＡｓウエル１０６又はＧｅウ
エル１１０と隣接する領域（不図示）との間において、
好適には、流動可能酸化物（ＦＯＸ）、即ち水素シルセ
スキオキサン（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＨＳ
Ｑ）を使用することによって分離領域１１２を形成す
る。ＦＯＸは基板の全表面上、ＧａＡｓウエル１０６及
びＧｅウエル１１０上、及びＧａＡｓウエル１０６とＧ
ｅウエル１１０との間及びそうでなければそれに隣接し
て形成する。ＦＯＸは実質的に平坦な上側表面で形成さ
れ、その厚さはＧａＡｓウエル１０６及びＧｅウエル１
１０の厚さよりも一層大きい。次いで、ＦＯＸをエッチ
バックしてＧａＡｓウエル１０６及びＧｅウエル１１０
の上側表面を露出させる。ＦＯＸを形成する前に、Ｇａ
Ａｓウエル１０６及びＧｅウエル１１０上に、オプショ
ンとして、エッチストップ層（不図示）を形成すること
が可能であり、次いで、ＦＯＸを所望の厚さにエッチバ
ックした後に除去することが可能である。
ル１１０との間、及びＧａＡｓウエル１０６又はＧｅウ
エル１１０と隣接する領域（不図示）との間において、
好適には、流動可能酸化物（ＦＯＸ）、即ち水素シルセ
スキオキサン（ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＨＳ
Ｑ）を使用することによって分離領域１１２を形成す
る。ＦＯＸは基板の全表面上、ＧａＡｓウエル１０６及
びＧｅウエル１１０上、及びＧａＡｓウエル１０６とＧ
ｅウエル１１０との間及びそうでなければそれに隣接し
て形成する。ＦＯＸは実質的に平坦な上側表面で形成さ
れ、その厚さはＧａＡｓウエル１０６及びＧｅウエル１
１０の厚さよりも一層大きい。次いで、ＦＯＸをエッチ
バックしてＧａＡｓウエル１０６及びＧｅウエル１１０
の上側表面を露出させる。ＦＯＸを形成する前に、Ｇａ
Ａｓウエル１０６及びＧｅウエル１１０上に、オプショ
ンとして、エッチストップ層（不図示）を形成すること
が可能であり、次いで、ＦＯＸを所望の厚さにエッチバ
ックした後に除去することが可能である。
【００２４】オプションとして、いずれかの分離酸化物
領域１１２の少なくとも一部１１２ａを熱酸化物、付着
形成した酸化物、又は何等かのその他の誘電体とするこ
とが可能である。熱酸化物部分１１２ａの場合には、該
酸化物はＧａＡｓウエル１０６及びＧｅウエル１１０を
形成する後であるが上側に存在するＦＯＸを形成する前
に成長させることが可能である。同様に、付着形成した
酸化物又はその他の付着形成した誘電体領域を、ＧａＡ
ｓウエル１０６及びＧｅウエル１１０の形成した後であ
るが上側に存在するＦＯＸ層を形成する前に付着形成さ
せることが可能である。分離酸化物は、ＧａＡｓウエル
１０６及びＧｅウエル１１０の間及びその周りにおいて
任意の数の誘電体層及び物質から形成することが可能で
ある。このような誘電体層及び物質の結合した厚さは、
好適には、ＧａＡｓウエル１０６及びＧｅウエル１１０
の厚さよりも小さく、且つＦＯＸ層は、好適には、上述
したようにこれら全ての誘電体層及び物質の上側に形成
し、次いで分離領域１１２の上側表面がＧａＡｓウエル
１０６及びＧｅウエル１１０の上側表面と実質的に平坦
状となるまでエッチバックする。
領域１１２の少なくとも一部１１２ａを熱酸化物、付着
形成した酸化物、又は何等かのその他の誘電体とするこ
とが可能である。熱酸化物部分１１２ａの場合には、該
酸化物はＧａＡｓウエル１０６及びＧｅウエル１１０を
形成する後であるが上側に存在するＦＯＸを形成する前
に成長させることが可能である。同様に、付着形成した
酸化物又はその他の付着形成した誘電体領域を、ＧａＡ
ｓウエル１０６及びＧｅウエル１１０の形成した後であ
るが上側に存在するＦＯＸ層を形成する前に付着形成さ
せることが可能である。分離酸化物は、ＧａＡｓウエル
１０６及びＧｅウエル１１０の間及びその周りにおいて
任意の数の誘電体層及び物質から形成することが可能で
ある。このような誘電体層及び物質の結合した厚さは、
好適には、ＧａＡｓウエル１０６及びＧｅウエル１１０
の厚さよりも小さく、且つＦＯＸ層は、好適には、上述
したようにこれら全ての誘電体層及び物質の上側に形成
し、次いで分離領域１１２の上側表面がＧａＡｓウエル
１０６及びＧｅウエル１１０の上側表面と実質的に平坦
状となるまでエッチバックする。
【００２５】ＣＭＯＳ装置の場合には、少なくとも１個
のＮＭＯＳ装置１１４をＧａＡｓウエル１０６内に形成
し、且つ少なくとも１個のＰＭＯＳ装置１１６をＧｅウ
エル１１０内に形成し、その状態を図１Ｄに示してあ
る。ＮＭＯＳ及びＰＭＯＳ装置１１４及び１１６は、両
方とも、例えば、拡散及び／又はイオン注入によって形
成されたソース／ドレイン領域１１８，１２０及び軽度
にドープしたソース／ドレイン領域１２２，１２４を有
することが可能である。ＮＭＯＳ装置１１４用のソース
／ドレイン領域１１８及び軽度にドープしたソース／ド
レイン領域１２２はＮ型ドーパントでドープしてあり、
一方ＰＭＯＳ装置１１６用のソース／ドレイン領域１２
０及び軽度にドープしたソース／ドレイン領域１２４は
Ｐ型ドーパントでドープしてある。ＮＭＯＳ装置１１４
はゲート誘電膜１２６を有している。ＮＭＯＳ装置１１
４用のゲート誘電膜１２６は、好適には、ガリウム酸化
物（ＧａＯx）であり、それは所望の装置性能のために
選択された厚さに熱的に成長させるか又は付着形成させ
ることが可能である。ＰＭＯＳ装置１１６はゲート誘電
膜１２８を有している。ＰＭＯＳ装置１１６用のゲート
誘電膜１２８は、好適には、二酸化シリコン（Ｓｉ
Ｏ2）であり、それは所望の装置性能のために選択され
た厚さで従来の方法（例えば、付着形成）によって形成
することが可能である。ＮＭＯＳ及びＰＭＯＳ装置１１
４及び１１６の両方に対するゲート電極１３０はポリシ
リコンとすることが可能であり、且つ両方の装置に対す
る側壁１３２はテトラエトキシシラン（ＴＥＯＳ）誘電
体側壁構成体又はその他の適宜の物質とすることが可能
である。
のＮＭＯＳ装置１１４をＧａＡｓウエル１０６内に形成
し、且つ少なくとも１個のＰＭＯＳ装置１１６をＧｅウ
エル１１０内に形成し、その状態を図１Ｄに示してあ
る。ＮＭＯＳ及びＰＭＯＳ装置１１４及び１１６は、両
方とも、例えば、拡散及び／又はイオン注入によって形
成されたソース／ドレイン領域１１８，１２０及び軽度
にドープしたソース／ドレイン領域１２２，１２４を有
することが可能である。ＮＭＯＳ装置１１４用のソース
／ドレイン領域１１８及び軽度にドープしたソース／ド
レイン領域１２２はＮ型ドーパントでドープしてあり、
一方ＰＭＯＳ装置１１６用のソース／ドレイン領域１２
０及び軽度にドープしたソース／ドレイン領域１２４は
Ｐ型ドーパントでドープしてある。ＮＭＯＳ装置１１４
はゲート誘電膜１２６を有している。ＮＭＯＳ装置１１
４用のゲート誘電膜１２６は、好適には、ガリウム酸化
物（ＧａＯx）であり、それは所望の装置性能のために
選択された厚さに熱的に成長させるか又は付着形成させ
ることが可能である。ＰＭＯＳ装置１１６はゲート誘電
膜１２８を有している。ＰＭＯＳ装置１１６用のゲート
誘電膜１２８は、好適には、二酸化シリコン（Ｓｉ
Ｏ2）であり、それは所望の装置性能のために選択され
た厚さで従来の方法（例えば、付着形成）によって形成
することが可能である。ＮＭＯＳ及びＰＭＯＳ装置１１
４及び１１６の両方に対するゲート電極１３０はポリシ
リコンとすることが可能であり、且つ両方の装置に対す
る側壁１３２はテトラエトキシシラン（ＴＥＯＳ）誘電
体側壁構成体又はその他の適宜の物質とすることが可能
である。
【００２６】ＮＭＯＳ及びＰＭＯＳ装置１１４及び１１
６を形成する場合に、ホットキャリアによる劣化を回避
するために、好適には、０．５μｍの最小装置特徴寸法
を使用しているが、装置密度を改善し且つチップ面積を
より効率的に使用するためにより小さな特徴寸法を使用
することが可能である。然しながら、速度が改善されて
いるために、シリコンのみのＣＭＯＳ集積回路における
０．１８μｍ最小装置特徴寸法で得ることの可能な全体
的な性能は０．５μｍの最小特徴寸法を使用した本発明
によって維持することが可能である。ホットキャリア注
入による性能劣化を回避することが可能である場合に
は、更に速度を改善するために本発明においてより小さ
な特徴寸法を使用することが可能である。
６を形成する場合に、ホットキャリアによる劣化を回避
するために、好適には、０．５μｍの最小装置特徴寸法
を使用しているが、装置密度を改善し且つチップ面積を
より効率的に使用するためにより小さな特徴寸法を使用
することが可能である。然しながら、速度が改善されて
いるために、シリコンのみのＣＭＯＳ集積回路における
０．１８μｍ最小装置特徴寸法で得ることの可能な全体
的な性能は０．５μｍの最小特徴寸法を使用した本発明
によって維持することが可能である。ホットキャリア注
入による性能劣化を回避することが可能である場合に
は、更に速度を改善するために本発明においてより小さ
な特徴寸法を使用することが可能である。
【００２７】ＮＭＯＳ及びＰＭＯＳ装置１１４及び１１
６を形成した後に、完全なる集積回路を形成するために
必要とされるその他のメタリゼーション、分離、又はパ
ッシベーション層（不図示）と共に、図１Ｅに示したよ
うに、装置１１４及び１１６の上に例えば硼素・燐酸ガ
ラス（ＢＰＳＧ）等の分離又はパッシベーション物質１
３４からなる１つ又はそれ以上の層を形成する。ＧａＡ
ｓウエル１０６及びＧｅウエル１１０内に形成されるも
のとしての例示的な実施例においては単に１個のＮＭＯ
Ｓ装置１１４及び１個のＰＭＯＳ装置１１６が示されて
いるに過ぎないが、当業者によって理解されるように、
ＧａＡｓウエル１０６及びＧｅウエル１１０は長尺状の
ものであって、且つ任意の数のＮＭＯＳ又はＰＭＯＳ装
置を有することが可能である。これらの装置は任意の集
積回路を形成するために種々のメタリゼーションレベル
内の相互接続体によって接続させることが可能である。
６を形成した後に、完全なる集積回路を形成するために
必要とされるその他のメタリゼーション、分離、又はパ
ッシベーション層（不図示）と共に、図１Ｅに示したよ
うに、装置１１４及び１１６の上に例えば硼素・燐酸ガ
ラス（ＢＰＳＧ）等の分離又はパッシベーション物質１
３４からなる１つ又はそれ以上の層を形成する。ＧａＡ
ｓウエル１０６及びＧｅウエル１１０内に形成されるも
のとしての例示的な実施例においては単に１個のＮＭＯ
Ｓ装置１１４及び１個のＰＭＯＳ装置１１６が示されて
いるに過ぎないが、当業者によって理解されるように、
ＧａＡｓウエル１０６及びＧｅウエル１１０は長尺状の
ものであって、且つ任意の数のＮＭＯＳ又はＰＭＯＳ装
置を有することが可能である。これらの装置は任意の集
積回路を形成するために種々のメタリゼーションレベル
内の相互接続体によって接続させることが可能である。
【００２８】当業者によって理解されるように、上述し
た処理の順番を変化させることが可能である。例えば、
Ｇｅ層１０８を形成する前に、ＧａＡｓウエル１０６内
にＮＭＯＳ装置１１４を形成することが可能である。こ
のことは、ソース／ドレイン領域１１８と上側に存在す
るメタリゼーション（不図示）との間にコンタクトを形
成するために、ＮＭＯＳソース／ドレイン領域１１８の
上側表面上にＧｅ被覆層を残存させるために使用される
場合に特に有用なものである。チタン／ゲルマニウムコ
ンタクトと共に、このようなＧｅ被覆層はオーミックコ
ンタクト抵抗を減少させ、且つ回路速度を更に増加させ
ることが可能である。
た処理の順番を変化させることが可能である。例えば、
Ｇｅ層１０８を形成する前に、ＧａＡｓウエル１０６内
にＮＭＯＳ装置１１４を形成することが可能である。こ
のことは、ソース／ドレイン領域１１８と上側に存在す
るメタリゼーション（不図示）との間にコンタクトを形
成するために、ＮＭＯＳソース／ドレイン領域１１８の
上側表面上にＧｅ被覆層を残存させるために使用される
場合に特に有用なものである。チタン／ゲルマニウムコ
ンタクトと共に、このようなＧｅ被覆層はオーミックコ
ンタクト抵抗を減少させ、且つ回路速度を更に増加させ
ることが可能である。
【００２９】本発明は、Ｓｉ上のＧａＡｓ／Ｇｅ構成体
内にＣＭＯＳ回路を実現し、ＧａＡｓ用の電子移動度及
びＧｅ用のホール移動度を利用することによって、トラ
ンジスタ伝搬遅延を減少させ且つ集積回路の速度を改善
している。基板のシリコンベースとＧａＡｓ及びＧｅ装
置ウエルとの間の半絶縁性ＧａＡｓバッファ層はラッチ
アップの可能性を実質的に取除いている。ウエル間の流
動可能な酸化物又はその他の絶縁性物質が所要の横方向
の電気的分離を与えている。
内にＣＭＯＳ回路を実現し、ＧａＡｓ用の電子移動度及
びＧｅ用のホール移動度を利用することによって、トラ
ンジスタ伝搬遅延を減少させ且つ集積回路の速度を改善
している。基板のシリコンベースとＧａＡｓ及びＧｅ装
置ウエルとの間の半絶縁性ＧａＡｓバッファ層はラッチ
アップの可能性を実質的に取除いている。ウエル間の流
動可能な酸化物又はその他の絶縁性物質が所要の横方向
の電気的分離を与えている。
【００３０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１Ａ】 本発明の好適実施例に基づいてＳｉ上にＧ
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
【図１Ｂ】 本発明の好適実施例に基づいてＳｉ上にＧ
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
【図１Ｃ】 本発明の好適実施例に基づいてＳｉ上にＧ
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
【図１Ｄ】 本発明の好適実施例に基づいてＳｉ上にＧ
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
【図１Ｅ】 本発明の好適実施例に基づいてＳｉ上にＧ
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
ａＡｓ／Ｇｅを有するＣＭＯＳ集積回路を製造するプロ
セスにおける１つの段階における状態を示した概略断面
図。
１０２ 基板 １０２ａ シリコン領域 １０２ｂ 半絶縁性ガリウム砒素層 １０４ ＧａＡｓ層 １０６ ＧａＡｓウエル １０８ Ｇｅ層 １１０ Ｇｅウエル １１２ 分離領域 １１４ ＮＭＯＳ装置 １１６ ＰＭＯＳ装置 １１８，１２０ ソース／ドレイン領域 １２２，１２４ 軽度にドープしたソース／ドレイン領
域 １２６，１２８ ゲート誘電膜 １３０ ゲート電極 １３２ 側壁
域 １２６，１２８ ゲート誘電膜 １３０ ゲート電極 １３２ 側壁
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/762 Ｈ０１Ｌ 21/76 Ｄ 21/76 Ｌ 29/38 Ｅ 29/78 27/08 ３２１Ｂ 29/78 ３０１Ｂ ３０１Ｒ ３０１Ｇ (72)発明者 グァン−ボ ガオ アメリカ合衆国， カリフォルニア 90703， セッリトス， サブリナ コー ト 19609 (72)発明者 ホワン ヒュイ ホン アメリカ合衆国， カリフォルニア 95014， クパチーノ， スターン アベ ニュー 10390
Claims (42)
- 【請求項１】 ＣＭＯＳ集積回路を形成する構成体にお
いて、 基板上のガリウム砒素領域、 前記基板上のゲルマニウム領域であって、前記ガリウム
砒素領域から電気的に分離されているゲルマニウム領
域、を有していることを特徴とする構成体。 - 【請求項２】 請求項１において、前記ガリウム砒素領
域及び前記ゲルマニウム領域がほぼ厚さが等しいことを
特徴とする構成体。 - 【請求項３】 請求項２において、前記ガリウム砒素領
域及び前記ゲルマニウム領域が約２μｍ以下の厚さを有
していることを特徴とする構成体。 - 【請求項４】 請求項１において、前記ガリウム砒素領
域が前記基板上にガリウム砒素層を付着形成し且つ前記
ガリウム砒素層の一部を除去し、前記ガリウム砒素領域
を残存させることによって形成されていることを特徴と
する構成体。 - 【請求項５】 請求項４において、前記ガリウム砒素層
がＭＯＣＶＤ又はＭＢＥによって形成されていることを
特徴とする構成体。 - 【請求項６】 請求項１において、前記ゲルマニウム領
域が前記基板上及び前記ガリウム砒素領域にわたってゲ
ルマニウム層を付着形成し且つ前記ゲルマニウム層の一
部を除去して前記ゲルマニウム領域を残存させることに
よって形成されていることを特徴とする構成体。 - 【請求項７】 請求項６において、前記ゲルマニウム層
がＭＯＣＶＤ又はＭＢＥによって形成されていることを
特徴とする構成体。 - 【請求項８】 請求項６において、前記ゲルマニウム砒
素領域にわたっての前記ゲルマニウム層の一部を除去す
るために化学的機械的研磨を使用することを特徴とする
構成体。 - 【請求項９】 請求項１において、前記基板が、更に、
前記ゲルマニウム砒素領域及び前記ゲルマニウム領域が
その上に形成されるバッファ層を有していることを特徴
とする構成体。 - 【請求項１０】 請求項９において、前記基板が、更
に、その上に前記バッファ層が形成されるシリコンベー
スを有しており、前記バッファ層が半絶縁性ガリウム砒
素層であることを特徴とする構成体。 - 【請求項１１】 請求項１において、更に、 前記ガリウム砒素領域と前記ゲルマニウム領域との間で
前記基板上に分離領域、を有していることを特徴とする
構成体。 - 【請求項１２】 請求項１１において、前記ガリウム砒
素領域、前記ゲルマニウム領域、及び前記分離領域がほ
ぼ同一の厚さであることを特徴とする構成体。 - 【請求項１３】 請求項１１において、前記分離領域
が、前記基板上及び前記ガリウム砒素領域及び前記ゲル
マニウム領域にわたって付着形成され、次いで前記ガリ
ウム砒素領域及び前記ゲルマニウム領域の上側表面を露
出させるためにエッチバックした流動可能酸化物から形
成されていることを特徴とする構成体。 - 【請求項１４】 請求項１１において、前記分離領域
が、 前記ガリウム砒素領域と前記ゲルマニウム領域との間に
おいて前記基板上に熱酸化物を成長させ、 前記熱酸化物、前記ガリウム砒素領域、前記ゲルマニウ
ム領域にわたって流動可能酸化物を付着形成し、 前記流動可能酸化物をエッチングして前記ガリウム砒素
領域及び前記ゲルマニウム領域の上側表面を露出させ
る、ことによって形成されていることを特徴とする構成
体。 - 【請求項１５】 ＣＭＯＳ集積回路において、 基板、 前記基板上のガリウム砒素領域、 前記基板上であって前記ガリウム砒素領域から電気的に
分離されているゲルマニウム領域、 前記ガリウム砒素領域における少なくとも１個のＮチャ
ンネル装置、 前記ゲルマニウム領域における少なくとも１個のＰチャ
ンネル装置、を有しており、前記少なくとも１個のＮチ
ャンネル装置及び前記少なくとも１個のＰチャンネル装
置が電気的に接続されて回路を形成していることを特徴
とするＣＭＯＳ集積回路。 - 【請求項１６】 請求項１５において、前記基板が、シ
リコンベース、及び前記シリコンベース上の半絶縁性ガ
リウム砒素バッファ層、を有しており、前記ガリウム砒
素領域及び前記ゲルマニウム領域が前記半絶縁性ガリウ
ム砒素バッファ層上に形成されていることを特徴とする
ＣＭＯＳ集積回路。 - 【請求項１７】 請求項１５において、更に、前記ガリ
ウム砒素領域と前記ゲルマニウム領域との間及び前記ガ
リウム砒素領域又は前記ゲルマニウム領域と隣接する領
域との間において前記基板上の酸化物領域を有している
ことを特徴とするＣＭＯＳ集積回路。 - 【請求項１８】 集積回路構成体において、 第一半導体物質を有する基板、 前記基板上に形成されており且つ前記第一半導体物質と
は異なる第二半導体物質を有しているＮチャンネル装置
用の第一ウエル、 前記基板上に形成されており且つ前記第一及び第二半導
体物質とは異なる第三半導体物質を有しているＰチャン
ネル装置用の第二ウエル、を有していることを特徴とす
る集積回路構成体。 - 【請求項１９】 請求項１８において、前記基板がＰ型
シリコン及び前記Ｐ型シリコン上の未ドープガリウム砒
素を有しており、前記第一ウエルがＰ型ガリウム砒素を
有しており、且つ第二ウエルがＮ型ゲルマニウムを有し
ていることを特徴とする集積回路構成体。 - 【請求項２０】 請求項１８において、前記第二半導体
物質が電子移動度に対して選択されており且つ前記第三
半導体物質がホール移動度に対して選択されていること
を特徴とする集積回路構成体。 - 【請求項２１】 請求項１８において、前記第二半導体
物質が第一化学的種の半導体であり且つ前記第三半導体
物質が前記第一化学的種の半導体とは異なる第二化学的
種の半導体であることを特徴とする集積回路構成体。 - 【請求項２２】 ＣＭＯＳ集積回路の製造方法におい
て、 基板上にガリウム砒素領域を形成し、 前記基板上に前記ガリウム砒素領域から電気的に分離さ
れたゲルマニウム領域を形成する、ことを特徴とする方
法。 - 【請求項２３】 請求項２２において、更に、 前記ガリウム砒素領域及び前記ゲルマニウム領域をほぼ
同一の厚さに形成する、ことを特徴とする方法。 - 【請求項２４】 請求項２３において、前記ガリウム砒
素領域及び前記ゲルマニウム領域をほぼ同一の厚さに形
成する場合に、前記ガリウム砒素領域及び前記ゲルマニ
ウム領域を約２μｍ以下の厚さに形成することを特徴と
する方法。 - 【請求項２５】 請求項２２において、基板上にガリウ
ム砒素領域を形成する場合に、 前記基板上にガリウム砒素層を付着形成し、 前記ガリウム砒素層の一部を除去して前記ガリウム砒素
領域を残存させる、ことを特徴とする方法。 - 【請求項２６】 請求項２５において、前記基板上にガ
リウム砒素層を付着形成する場合に、ＭＯＣＶＤ又はＭ
ＢＥによって前記ガリウム砒素層を形成することを特徴
とする方法。 - 【請求項２７】 請求項２２において、前記基板上にゲ
ルマニウム領域を形成する場合に、 前記基板上及び前記ガリウム砒素領域にわたってゲルマ
ニウム層を付着形成し、 前記ゲルマニウム層の一部を除去して前記ゲルマニウム
領域を残存させる、ことを特徴とする方法。 - 【請求項２８】 請求項２７において、前記基板上及び
前記ガリウム砒素領域にわたってゲルマニウム層を付着
形成する場合に、ＭＯＣＶＤ又はＭＢＥによって前記ゲ
ルマニウム層を形成することを特徴とする方法。 - 【請求項２９】 請求項２７において、前記ゲルマニウ
ム層の一部を除去して前記ゲルマニウム領域を残存させ
る場合に、化学的機械的研磨によって前記ガリウム砒素
領域上の前記ゲルマニウム層の一部を除去することを特
徴とする方法。 - 【請求項３０】 請求項２２において、更に、前記ガリ
ウム砒素領域及び前記ゲルマニウム領域がその上に形成
されるバッファ層を形成することを包含していることを
特徴とする方法。 - 【請求項３１】 請求項３０において、その上に前記ガ
リウム砒素領域及び前記ゲルマニウム領域が形成される
前記基板上にバッファ層を形成する場合に、シリコンベ
ース上に半絶縁性のガリウム砒素層を形成することを特
徴とする方法。 - 【請求項３２】 請求項２２において、更に、前記ガリ
ウム砒素領域と前記ゲルマニウム領域との間において前
記基板上に分離領域を形成することを特徴とする方法。 - 【請求項３３】 請求項３２において、更に、前記ガリ
ウム砒素領域、前記ゲルマニウム領域、前記分離領域を
ほぼ同一の厚さに形成することを特徴とする方法。 - 【請求項３４】 請求項３２において、前記ガリウム砒
素領域と前記ゲルマニウム領域との間において前記基板
上に分離領域を形成する場合に、前記基板上及び前記ガ
リウム砒素領域及び前記ゲルマニウム領域にわたって流
動可能酸化物を付着形成し、 前記流動可能酸化物をエッチングして前記ガリウム砒素
領域及び前記ゲルマニウム領域の上側表面を露出させ
る、ことを特徴とする方法。 - 【請求項３５】 請求項３２において、前記ガリウム砒
素領域と前記ゲルマニウム領域との間において前記基板
上に分離領域を形成する場合に、 前記ガリウム砒素領域と前記ゲルマニウム領域との間に
おいて前記基板上に熱酸化物を成長させ、 前記熱酸化物、前記ガリウム砒素領域、前記ゲルマニウ
ム領域上に流動可能酸化物を付着形成し、 前記流動可能酸化物をエッチングして前記ガリウム砒素
領域及び前記ゲルマニウム領域の上側表面を露出させ
る、ことを特徴とする方法。 - 【請求項３６】 ＣＭＯＳ集積回路の製造方法におい
て、 基板上にガリウム砒素を形成し、 前記ガリウム砒素領域から電気的に分離した状態で前記
基板上にゲルマニウム領域を形成し、 前記ガリウム砒素領域内に少なくとも１個のＮチャンネ
ル装置を形成し、 前記ゲルマニウム領域内に少なくとも１個のＰチャンネ
ル装置を形成し、前記少なくとも１個のＮチャンネル装
置及び前記少なくとも１個のＰチャンネル装置が電気的
に接続されて回路を形成する、ことを特徴とする方法。 - 【請求項３７】 請求項３６において、更に、シリコン
ベース上に半絶縁性のガリウム砒素バッファ層を形成
し、前記ガリウム砒素及び前記ゲルマニウム領域を前記
半絶縁性ガリウム砒素バッファ層上に形成することを特
徴とする方法。 - 【請求項３８】 請求項３６において、更に、前記ガリ
ウム砒素領域と前記ゲルマニウム領域との間及び前記ガ
リウム砒素又は前記ゲルマニウム領域と隣接する領域と
の間において前記基板上に酸化物領域を形成することを
特徴とする方法。 - 【請求項３９】 集積回路構成体の製造方法において、 第一半導体物質を有する基板を用意し、 前記第一半導体物質とは異なる第二半導体物質を有して
おり前記基板上に形成されるＮチャンネル装置用の第一
ウエルを形成し、 前記第一及び第二半導体物質とは異なる第三半導体物質
を有しており且つ前記基板上に形成されるＰチャンネル
装置用の第二ウエルを形成する、ことを特徴とする方
法。 - 【請求項４０】 請求項３９において、前記基板がＰ型
シリコン及び前記Ｐ型シリコン上の未ドープガリウム砒
素を有しており、前記第一ウエルがＰ型ガリウム砒素を
有しており、且つ前記第二ウエルがＮ型ゲルマニウムを
有していることを特徴とする方法。 - 【請求項４１】 請求項３９において、前記第二半導体
物質が電子移動度に対して選択され且つ前記第三半導体
物質がホール移動度に対して選択されることを特徴とす
る方法。 - 【請求項４２】 請求項３９において、前記第二半導体
物質が第一化学的種の半導体であり且つ前記第三半導体
物質が前記第一化学的種の半導体とは異なる第二化学的
種の半導体であることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/363,214 US6563143B2 (en) | 1999-07-29 | 1999-07-29 | CMOS circuit of GaAs/Ge on Si substrate |
| US09/363214 | 1999-07-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093987A true JP2001093987A (ja) | 2001-04-06 |
Family
ID=23429302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000230590A Pending JP2001093987A (ja) | 1999-07-29 | 2000-07-31 | Ｓｉ基板上のＧａＡｓ／Ｇｅの新規なＣＭＯＳ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6563143B2 (ja) |
| EP (1) | EP1089338A3 (ja) |
| JP (1) | JP2001093987A (ja) |
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| JP2017523589A (ja) * | 2014-06-24 | 2017-08-17 | インテル・コーポレーション | 同じダイ上にＧｅ／ＳｉＧｅチャネルおよびＩＩＩ−Ｖ族チャネルのトランジスタを形成するための技術 |
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