JP2001267432A - ポリシリコン−ポリシリコン・キャパシタ，ｍｏｓトランジスタ，バイポーラ・トランジスタを同時に形成する方法 - Google Patents
ポリシリコン−ポリシリコン・キャパシタ，ｍｏｓトランジスタ，バイポーラ・トランジスタを同時に形成する方法Info
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】
【課題】 ＣＭＯＳまたはＢｉＣＭＯＳ集積回路で使用
し、製造するのに複雑または高価でない、ポリシリコン
−ポリシリコン・キャパシタを製造する方法を提供す
る。 【解決手段】 ポリシリコン−ポリシリコン・キャパシ
タ４９，ＭＯＳトランジスタ１８，およびバイポーラ・
トランジスタ４８を、基板１０上に同時に形成する方法
であって、前記キャパシタ４９の第１のプレート電極
と、前記ＭＯＳトランジスタ１８の電極とを形成するた
めに、前記基板１０上に第１のポリシリコン層を付着し
てパターニングする工程と、前記キャパシタ４９の第２
のプレート電極と、前記バイポーラ・トランジスタ４８
の電極とを形成するために、前記基板１０上に第２のポ
リシリコン層を付着してパターニングする工程とを含
む。
し、製造するのに複雑または高価でない、ポリシリコン
−ポリシリコン・キャパシタを製造する方法を提供す
る。 【解決手段】 ポリシリコン−ポリシリコン・キャパシ
タ４９，ＭＯＳトランジスタ１８，およびバイポーラ・
トランジスタ４８を、基板１０上に同時に形成する方法
であって、前記キャパシタ４９の第１のプレート電極
と、前記ＭＯＳトランジスタ１８の電極とを形成するた
めに、前記基板１０上に第１のポリシリコン層を付着し
てパターニングする工程と、前記キャパシタ４９の第２
のプレート電極と、前記バイポーラ・トランジスタ４８
の電極とを形成するために、前記基板１０上に第２のポ
リシリコン層を付着してパターニングする工程とを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
を製造する方法、特に、ＢｉＣＭＯＳデバイス上に、ポ
リシリコン−ポリシリコン、すなわちポリ−ポリ（ｐｏ
ｌｙ−ｐｏｌｙ）キャパシタを製造する方法であって、
電界効果トランジスタ（ＦＥＴ）ゲート層と、キャパシ
タの下部プレートを形成するバイポーラＳｉＧｅ外因性
（ｅｘｔｒｉｎｓｉｃ）ベース・ポリシリコン層とを用
いる方法に関する。特に、本発明は、ＢｉＣＭＯＳ（す
なわち、バイポーラ・デバイスおよび相補形金属酸化物
半導体（ＣＭＯＳ）デバイス）プロセスにおいて、金属
酸化物半導体（ＭＯＳ）トランジスタのゲートと、バイ
ポーラ・トランジスタのベース構造とを形成するために
用いられるプロセス工程および構造を用いてポリシリコ
ン−ポリシリコン・キャパシタを製造する方法に関す
る。
を製造する方法、特に、ＢｉＣＭＯＳデバイス上に、ポ
リシリコン−ポリシリコン、すなわちポリ−ポリ（ｐｏ
ｌｙ−ｐｏｌｙ）キャパシタを製造する方法であって、
電界効果トランジスタ（ＦＥＴ）ゲート層と、キャパシ
タの下部プレートを形成するバイポーラＳｉＧｅ外因性
（ｅｘｔｒｉｎｓｉｃ）ベース・ポリシリコン層とを用
いる方法に関する。特に、本発明は、ＢｉＣＭＯＳ（す
なわち、バイポーラ・デバイスおよび相補形金属酸化物
半導体（ＣＭＯＳ）デバイス）プロセスにおいて、金属
酸化物半導体（ＭＯＳ）トランジスタのゲートと、バイ
ポーラ・トランジスタのベース構造とを形成するために
用いられるプロセス工程および構造を用いてポリシリコ
ン−ポリシリコン・キャパシタを製造する方法に関す
る。
【０００２】
【従来の技術】半導体デバイス製造の分野において、Ｃ
ＭＯＳ（相補形金属酸化物半導体）およびＢｉＣＭＯＳ
（バイポーラ・デバイスおよび相補形金属酸化物半導
体）技術は、単一のチップ上に非常に複雑なアナログ−
デジタル・サブシステムを集積するために広く用いられ
てきた。このようなサブシステムにおいては、典型的に
は、高精度のキャパシタが要求される。
ＭＯＳ（相補形金属酸化物半導体）およびＢｉＣＭＯＳ
（バイポーラ・デバイスおよび相補形金属酸化物半導
体）技術は、単一のチップ上に非常に複雑なアナログ−
デジタル・サブシステムを集積するために広く用いられ
てきた。このようなサブシステムにおいては、典型的に
は、高精度のキャパシタが要求される。
【０００３】拡散−ポリシリコン・キャパシタ，ポリシ
リコン−ポリシリコン・キャパシタ，および金属−金属
キャパシタを含む数種類のキャパシタが、利用可能であ
る。現世代の集積デバイスにおける高精度のキャパシタ
に対する要求に適合するために、ポリシリコン−ポリシ
リコン・キャパシタが、益々、用いられている。
リコン−ポリシリコン・キャパシタ，および金属−金属
キャパシタを含む数種類のキャパシタが、利用可能であ
る。現世代の集積デバイスにおける高精度のキャパシタ
に対する要求に適合するために、ポリシリコン−ポリシ
リコン・キャパシタが、益々、用いられている。
【０００４】ポリシリコン−ポリシリコン・キャパシタ
は、高精度にも拘わらず、高いコストと理想的なキャパ
シタ特性との間の妥協である。というのは、ポリシリコ
ン−ポリシリコン・キャパシタは、構成するのが比較的
容易であり、拡散−ポリシリコン・キャパシタよりも良
好な電気的特性を有するが、金属−金属キャパシタより
も電気的特性が劣るからである。しかし、金属−金属キ
ャパシタは、ポリシリコン−ポリシリコン・キャパシタ
よりも製造するのがかなり困難である。従って、ポリシ
リコン−ポリシリコン・キャパシタは、ＢｉＣＭＯＳプ
ロセスで集積回路を製造する半導体工業において用いら
れる、かなり有力な候補である。
は、高精度にも拘わらず、高いコストと理想的なキャパ
シタ特性との間の妥協である。というのは、ポリシリコ
ン−ポリシリコン・キャパシタは、構成するのが比較的
容易であり、拡散−ポリシリコン・キャパシタよりも良
好な電気的特性を有するが、金属−金属キャパシタより
も電気的特性が劣るからである。しかし、金属−金属キ
ャパシタは、ポリシリコン−ポリシリコン・キャパシタ
よりも製造するのがかなり困難である。従って、ポリシ
リコン−ポリシリコン・キャパシタは、ＢｉＣＭＯＳプ
ロセスで集積回路を製造する半導体工業において用いら
れる、かなり有力な候補である。
【０００５】米国特許第５，１９５，０１７号明細書
は、“背景（ｂａｃｋｇｒｏｕｎｄ）”のセクションの
中で、ポリシリコン−ポリシリコン・キャパシタの製造
において、数種のダブルレベル・ポリシリコン・プロセ
ス、すなわち、いわゆる“Ｌｉｎ ＥＰＩＣ ｄｏｕｂ
ｌｅ ｌｅｖｅｌ ｐｒｏｃｅｓｓ”および“４−３Ｌ
ｉｎｅａｒ ｐｒｏｃｅｓｓ”が用いられていることを
記載している。
は、“背景（ｂａｃｋｇｒｏｕｎｄ）”のセクションの
中で、ポリシリコン−ポリシリコン・キャパシタの製造
において、数種のダブルレベル・ポリシリコン・プロセ
ス、すなわち、いわゆる“Ｌｉｎ ＥＰＩＣ ｄｏｕｂ
ｌｅ ｌｅｖｅｌ ｐｒｏｃｅｓｓ”および“４−３Ｌ
ｉｎｅａｒ ｐｒｏｃｅｓｓ”が用いられていることを
記載している。
【０００６】Ｌｉｎ ＥＰＩＣ ｄｏｕｂｌｅ ｌｅｖ
ｅｌ ｐｒｏｃｅｓｓは、キャパシタの下部プレートを
定めるために、２マスク（ｔｗｏ ｍａｓｋ）手法を用
いる。第１のポリシリコン層は、第２のポリシリコン層
とは別個にマスクされエッチングされる。別個のマスキ
ング工程およびエッチング工程のため、この従来のプロ
セスは、高価で複雑で時間がかかる。さらに、この従来
のプロセスに関連する形状は、適切な接触箇所に金属を
付着する前に、追加の平坦化工程を必要とする。
ｅｌ ｐｒｏｃｅｓｓは、キャパシタの下部プレートを
定めるために、２マスク（ｔｗｏ ｍａｓｋ）手法を用
いる。第１のポリシリコン層は、第２のポリシリコン層
とは別個にマスクされエッチングされる。別個のマスキ
ング工程およびエッチング工程のため、この従来のプロ
セスは、高価で複雑で時間がかかる。さらに、この従来
のプロセスに関連する形状は、適切な接触箇所に金属を
付着する前に、追加の平坦化工程を必要とする。
【０００７】他方のダブルレベル・プロセス、すなわち
４／３ Ｌｉｎｅａｒ ｐｒｏｃｅｓｓでは、下部プレ
ートを定めるために単一のマスクが用いられる。第１レ
ベルのポリシリコンは、下部プレートおよびＣＭＯＳゲ
ートとして働く。レベル間誘電体が形成された後に、第
２のポリシリコン層が、キャパシタの上部プレートを形
成するために付着される。下部プレートの縁部およびＣ
ＭＯＳゲートの縁部から微細片を除去するためには、大
きなオーバーエッチングが必要とされる。下部プレート
の縁部に負の傾斜があると、微細片は、下部プレートの
下にトラップされる。さらに、これは、ダブルレベル・
プロセスであるので、メタライゼーションの前に、追加
された形状が、追加の平坦化をさらに必要とする。
４／３ Ｌｉｎｅａｒ ｐｒｏｃｅｓｓでは、下部プレ
ートを定めるために単一のマスクが用いられる。第１レ
ベルのポリシリコンは、下部プレートおよびＣＭＯＳゲ
ートとして働く。レベル間誘電体が形成された後に、第
２のポリシリコン層が、キャパシタの上部プレートを形
成するために付着される。下部プレートの縁部およびＣ
ＭＯＳゲートの縁部から微細片を除去するためには、大
きなオーバーエッチングが必要とされる。下部プレート
の縁部に負の傾斜があると、微細片は、下部プレートの
下にトラップされる。さらに、これは、ダブルレベル・
プロセスであるので、メタライゼーションの前に、追加
された形状が、追加の平坦化をさらに必要とする。
【０００８】ポリシリコン−ポリシリコン・キャパシタ
を製造する従来の方法の欠点の故に、従来の方法に関連
する複雑さおよび経費を著しく低減する、新規で改良さ
れた方法を開発することが引き続き必要とされている。
ＢｉＣＭＯＳプロセスにおいて、ＭＯＳトランジスタの
ゲートと、バイポーラ・トランジスタのベース構造とを
形成するためにも用いられる処理工程および構造を利用
する、ポリシリコン−ポリシリコン・キャパシタを製造
する方法を開発することができると、特に、有益であ
る。というのは、このような方法は、集積回路の製造に
関連する処理工程の数およびコストを著しく低減するか
らである。
を製造する従来の方法の欠点の故に、従来の方法に関連
する複雑さおよび経費を著しく低減する、新規で改良さ
れた方法を開発することが引き続き必要とされている。
ＢｉＣＭＯＳプロセスにおいて、ＭＯＳトランジスタの
ゲートと、バイポーラ・トランジスタのベース構造とを
形成するためにも用いられる処理工程および構造を利用
する、ポリシリコン−ポリシリコン・キャパシタを製造
する方法を開発することができると、特に、有益であ
る。というのは、このような方法は、集積回路の製造に
関連する処理工程の数およびコストを著しく低減するか
らである。
【０００９】
【発明が解決しようとする課題】本発明の目的の１つ
は、製造するのに複雑または高価でない、ＣＭＯＳまた
はＢｉＣＭＯＳ集積回路に使用するポリシリコン−ポリ
シリコン・キャパシタを製造する方法を提供することに
ある。
は、製造するのに複雑または高価でない、ＣＭＯＳまた
はＢｉＣＭＯＳ集積回路に使用するポリシリコン−ポリ
シリコン・キャパシタを製造する方法を提供することに
ある。
【００１０】本発明の他の目的は、既存のポリシリコン
およびマスキング工程を用いて、ポリシリコン−ポリシ
リコン・キャパシタを製造する方法を提供することにあ
り、これにより、ポリシリコン−ポリシリコン・キャパ
シタのＢｉＣＭＯＳデバイスへの集積を低コストで実現
する。
およびマスキング工程を用いて、ポリシリコン−ポリシ
リコン・キャパシタを製造する方法を提供することにあ
り、これにより、ポリシリコン−ポリシリコン・キャパ
シタのＢｉＣＭＯＳデバイスへの集積を低コストで実現
する。
【００１１】本発明のまた他の目的は、ＢｉＣＭＯＳプ
ロセスにおいて、ＭＯＳトランジスタのゲートと、バイ
ポーラ・トランジスタのベース構造とを形成するために
典型的に用いられる工程および構造を用いて、ポリシリ
コン−ポリシリコン・キャパシタを製造する方法を提供
することにある。
ロセスにおいて、ＭＯＳトランジスタのゲートと、バイ
ポーラ・トランジスタのベース構造とを形成するために
典型的に用いられる工程および構造を用いて、ポリシリ
コン−ポリシリコン・キャパシタを製造する方法を提供
することにある。
【００１２】
【課題を解決するための手段】前述のおよび他の目的
は、２つのプレート電極からなり、プレート電極の少な
くとも１つがＳｉＧｅポリシリコンよりなり、２つのプ
レート電極が絶縁層によって分離されているポリシリコ
ン−ポリシリコン・キャパシタを構成することによって
実現される。
は、２つのプレート電極からなり、プレート電極の少な
くとも１つがＳｉＧｅポリシリコンよりなり、２つのプ
レート電極が絶縁層によって分離されているポリシリコ
ン−ポリシリコン・キャパシタを構成することによって
実現される。
【００１３】
【発明の実施の形態】電界効果トランジスタ・ゲート
と、バイポーラＳｉＧｅ外因性ポリシリコン層とを用い
て、ポリシリコン−ポリシリコン・キャパシタを製造す
る方法を提供する本発明を、図面を参照することによっ
て詳細に説明する。図の中で、同じ要素および対応する
要素は、同じ参照番号が付されていることに注意すべき
である。
と、バイポーラＳｉＧｅ外因性ポリシリコン層とを用い
て、ポリシリコン−ポリシリコン・キャパシタを製造す
る方法を提供する本発明を、図面を参照することによっ
て詳細に説明する。図の中で、同じ要素および対応する
要素は、同じ参照番号が付されていることに注意すべき
である。
【００１４】まず、図１〜図７について説明すると、図
１〜図７は、バイポーラ・デバイス領域およびＭＯＳデ
バイス領域を含むＢｉＣＭＯＳデバイス内にポリシリコ
ン−ポリシリコン・キャパシタを製造する際に、本発明
で用いられる種々の処理工程を示す断面図である。ＭＯ
Ｓデバイス領域は、ＮＭＯＳデバイスまたはＰＭＯＳデ
バイスからなる。本発明の態様は、１つのポリシリコン
−ポリシリコン・キャパシタ，１つのＭＯＳデバイス，
および１つのバイポーラ・デバイスのみを含むが、本発
明の製造工程を完了した後の最終構造には、複数の上記
デバイスが、存在し得る。
１〜図７は、バイポーラ・デバイス領域およびＭＯＳデ
バイス領域を含むＢｉＣＭＯＳデバイス内にポリシリコ
ン−ポリシリコン・キャパシタを製造する際に、本発明
で用いられる種々の処理工程を示す断面図である。ＭＯ
Ｓデバイス領域は、ＮＭＯＳデバイスまたはＰＭＯＳデ
バイスからなる。本発明の態様は、１つのポリシリコン
−ポリシリコン・キャパシタ，１つのＭＯＳデバイス，
および１つのバイポーラ・デバイスのみを含むが、本発
明の製造工程を完了した後の最終構造には、複数の上記
デバイスが、存在し得る。
【００１５】図１は、本発明の工程（ａ）で用いること
ができる初期の半導体構造を示す。特に、図１に示す初
期構造は、基板の表面上に形成された、浅いトレンチ分
離領域１２とソース／ドレイン領域１４とを有する基板
１０からなる。ここでは、浅いトレンチ分離領域を示
し、説明するが、本発明はまた、深いトレンチおよび他
の分離手段を含む。基板は、２つの浅いトレンチ分離
（ＳＴＩ）領域の間に示されているサブコレクタ領域、
すなわちｎ+ 領域１６をさらに含み、２つのＳＴＩ領域
間の領域は、バイポーラ・デバイスが形成される構造の
部分である。初期構造はまた、ソース／ドレイン領域上
に形成される、ポリシリコン・ゲート２０，ゲート酸化
物２２，およびスペーサ２４（例えば、窒化物スペー
サ）からなる。また、図１に、本発明のポリシリコン−
ポリシリコン・キャパシタ内に存在する要素の１つであ
る下部プレート２６を示す。ポリシリコン−ポリシリコ
ン・キャパシタの下部プレートはまた、側壁スペーサ２
８を含む。キャパシタの下部プレートは、ＦＥＴデバイ
スすなわちポリシリコンのゲートと同じ材料、すなわち
ポリシリコンよりなる。本発明の一実施例では、下部プ
レート電極は、ＳｉＧｅポリシリコンよりなる。この実
施例では、ゲート２０はまた、ＳｉＧｅポリシリコンよ
りなる。
ができる初期の半導体構造を示す。特に、図１に示す初
期構造は、基板の表面上に形成された、浅いトレンチ分
離領域１２とソース／ドレイン領域１４とを有する基板
１０からなる。ここでは、浅いトレンチ分離領域を示
し、説明するが、本発明はまた、深いトレンチおよび他
の分離手段を含む。基板は、２つの浅いトレンチ分離
（ＳＴＩ）領域の間に示されているサブコレクタ領域、
すなわちｎ+ 領域１６をさらに含み、２つのＳＴＩ領域
間の領域は、バイポーラ・デバイスが形成される構造の
部分である。初期構造はまた、ソース／ドレイン領域上
に形成される、ポリシリコン・ゲート２０，ゲート酸化
物２２，およびスペーサ２４（例えば、窒化物スペー
サ）からなる。また、図１に、本発明のポリシリコン−
ポリシリコン・キャパシタ内に存在する要素の１つであ
る下部プレート２６を示す。ポリシリコン−ポリシリコ
ン・キャパシタの下部プレートはまた、側壁スペーサ２
８を含む。キャパシタの下部プレートは、ＦＥＴデバイ
スすなわちポリシリコンのゲートと同じ材料、すなわち
ポリシリコンよりなる。本発明の一実施例では、下部プ
レート電極は、ＳｉＧｅポリシリコンよりなる。この実
施例では、ゲート２０はまた、ＳｉＧｅポリシリコンよ
りなる。
【００１６】図１に示す構造は、当業者に周知である通
常のＢｉＣＭＯＳ処理工程を用いて製造される。さら
に、この構造を製造する際には、通常の材料が用いられ
る。例えば、半導体構造の基板１０は、限定はされない
が、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，Ｉｎ
Ｐ，および他の全てのＩＩＩ族／Ｖ族半導体化合物を含
むあらゆる半導体材料よりなる。同じまたは異なる半導
体材料、例えばＳｉ／ＳｉＧｅからなる層状基板もま
た、本発明の中に含まれる。これらの半導体材料のう
ち、基板は、Ｓｉよりなるのが好ましい。基板は、最終
的なＢｉＣＭＯＳ構造内に存在するＭＯＳデバイスの導
電型に依存して、ｐ型基板またはｎ型基板とすることが
できる。
常のＢｉＣＭＯＳ処理工程を用いて製造される。さら
に、この構造を製造する際には、通常の材料が用いられ
る。例えば、半導体構造の基板１０は、限定はされない
が、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，Ｉｎ
Ｐ，および他の全てのＩＩＩ族／Ｖ族半導体化合物を含
むあらゆる半導体材料よりなる。同じまたは異なる半導
体材料、例えばＳｉ／ＳｉＧｅからなる層状基板もま
た、本発明の中に含まれる。これらの半導体材料のう
ち、基板は、Ｓｉよりなるのが好ましい。基板は、最終
的なＢｉＣＭＯＳ構造内に存在するＭＯＳデバイスの導
電型に依存して、ｐ型基板またはｎ型基板とすることが
できる。
【００１７】図１に示す構造は、通常のＢｉＣＭＯＳ処
理を用いて、ゲートの形成まで製造されている。すなわ
ち、本発明においては、普通のベースアフター（ｂａｓ
ｅ−ａｆｔｅｒ）・ゲート処理技術、または図１に示す
構造を形成できる他の技術を用いることができる。従っ
て、本発明は、以下に説明するベースアフター・ゲート
・プロセスに限定されない。図１に示す構造の形成につ
いての以下の説明は、例示のためにのみ与えられる。こ
のようなベースアフター・ゲート・プロセスでは、ベー
スのエピタキシャル・シリコンが成長する前に、ポリシ
リコン・ゲートを形成する。
理を用いて、ゲートの形成まで製造されている。すなわ
ち、本発明においては、普通のベースアフター（ｂａｓ
ｅ−ａｆｔｅｒ）・ゲート処理技術、または図１に示す
構造を形成できる他の技術を用いることができる。従っ
て、本発明は、以下に説明するベースアフター・ゲート
・プロセスに限定されない。図１に示す構造の形成につ
いての以下の説明は、例示のためにのみ与えられる。こ
のようなベースアフター・ゲート・プロセスでは、ベー
スのエピタキシャル・シリコンが成長する前に、ポリシ
リコン・ゲートを形成する。
【００１８】特に、図１に示す構造は、以下のように製
造することができる。酸化膜、例えばＳｉＯ2 （図示せ
ず）が、化学気相成長（ＣＶＤ），プラズマＣＶＤ，ま
たはスパッタリングのような通常の付着プロセスを用い
て基板１０の表面上に形成され、あるいはまた、酸化物
層が、熱成長される。次に、サブコレクタ領域１６が、
通常のイオン注入工程を用いることによって基板内に形
成される。イオン注入工程後に、イオン注入ダメージを
除去するために、約２４０ｎｍのオーダーの厚い酸化物
が、基板の表面上に成長される。次に、厚い酸化物が、
エッチング除去され、エピタキシャルＳｉ層（図示せ
ず）が、基板の表面上に成長される。
造することができる。酸化膜、例えばＳｉＯ2 （図示せ
ず）が、化学気相成長（ＣＶＤ），プラズマＣＶＤ，ま
たはスパッタリングのような通常の付着プロセスを用い
て基板１０の表面上に形成され、あるいはまた、酸化物
層が、熱成長される。次に、サブコレクタ領域１６が、
通常のイオン注入工程を用いることによって基板内に形
成される。イオン注入工程後に、イオン注入ダメージを
除去するために、約２４０ｎｍのオーダーの厚い酸化物
が、基板の表面上に成長される。次に、厚い酸化物が、
エッチング除去され、エピタキシャルＳｉ層（図示せ
ず）が、基板の表面上に成長される。
【００１９】次に、パターニングされたマスキング層を
用いて、基板内の浅いトレンチ分離（ＳＴＩ）領域がエ
ッチングされる。ＳＴＩ領域は、反応性イオンエッチン
グ（ＲＩＥ）またはプラズマエッチングのような通常の
ドライエッチング・プロセスを用いて基板内にトレンチ
をエッチングすることによって形成される。トレンチ
は、普通のライナー材料、例えば酸化物で任意に裏打ち
することができ、次に、ＣＶＤまたは他の同様の付着プ
ロセスを用いて、トレンチを、ポリシリコンまたは他の
同様のＳＴＩ誘電体材料で充填する。ＳＴＩ誘電体は、
付着後に、任意に高密度化することができる。平坦な構
造を与えるためには、化学機械研磨（ＣＭＰ）のような
通常の平坦化プロセスを任意に用いることができる。
用いて、基板内の浅いトレンチ分離（ＳＴＩ）領域がエ
ッチングされる。ＳＴＩ領域は、反応性イオンエッチン
グ（ＲＩＥ）またはプラズマエッチングのような通常の
ドライエッチング・プロセスを用いて基板内にトレンチ
をエッチングすることによって形成される。トレンチ
は、普通のライナー材料、例えば酸化物で任意に裏打ち
することができ、次に、ＣＶＤまたは他の同様の付着プ
ロセスを用いて、トレンチを、ポリシリコンまたは他の
同様のＳＴＩ誘電体材料で充填する。ＳＴＩ誘電体は、
付着後に、任意に高密度化することができる。平坦な構
造を与えるためには、化学機械研磨（ＣＭＰ）のような
通常の平坦化プロセスを任意に用いることができる。
【００２０】次に、Ｓｉ3 Ｎ4 のような保護材料（図示
せず）が、ＣＶＤのような通常の付着プロセス（減圧Ｃ
ＶＤプロセスが好ましい）を用いて、構造のサブコレク
タ領域（すなわち、バイポーラ領域）上に形成される。
この層は、スクリーン酸化物として本発明で用いられる
薄いパッド酸化物層（これもまた、図示せず）上に形成
される。バイポーラ領域を保護層で保護した後に、ＦＥ
Ｔデバイスは、完成され、ポリシリコン−ポリシリコン
・キャパシタの下部プレートが、同時に形成される。Ｆ
ＥＴデバイス、およびポリシリコン−ポリシリコン・キ
ャパシタの下部プレートの製造に続いて、保護層が、当
業者に周知の通常の剥離プロセスを用いて除去される。
せず）が、ＣＶＤのような通常の付着プロセス（減圧Ｃ
ＶＤプロセスが好ましい）を用いて、構造のサブコレク
タ領域（すなわち、バイポーラ領域）上に形成される。
この層は、スクリーン酸化物として本発明で用いられる
薄いパッド酸化物層（これもまた、図示せず）上に形成
される。バイポーラ領域を保護層で保護した後に、ＦＥ
Ｔデバイスは、完成され、ポリシリコン−ポリシリコン
・キャパシタの下部プレートが、同時に形成される。Ｆ
ＥＴデバイス、およびポリシリコン−ポリシリコン・キ
ャパシタの下部プレートの製造に続いて、保護層が、当
業者に周知の通常の剥離プロセスを用いて除去される。
【００２１】ＦＥＴデバイスは、ＭＯＳトランジスタ・
デバイスを製造できる通常の処理工程を用いることによ
って形成される。普通のトランジスタ処理工程には、以
下のものが含まれる。すなわち、ｐＦＥＴのためのｎウ
ェルのフォトリソグラフィ，ｎウェルのイオン注入，ｐ
ＦＥＴの薄い酸化物テーラー（ｔａｉｌｏｒ）のイオン
注入，ｎＦＥＴのためのｐウェルのフォトリソグラフ
ィ，ｐウェルのイオン注入，ｎＦＥＴの薄い酸化物テー
ラーのイオン注入，デュアルゲート酸化物のフォトリソ
グラフィ，デュアルゲート酸化物の再成長，ＦＥＴゲー
トのフォトリソグラフィ，ＦＥＴゲートのエッチング，
熱酸化物スペーサの形成，ｎＦＥＴ拡張部のフォトリソ
グラフィ，ｎＦＥＴ拡張部のイオン注入（軽度ドープさ
れたドレイン（ＬＤＤ）），第１のスペーサの形成，ｐ
ＦＥＴ拡張部のフォトリソグラフィ，ｐＦＥＴ拡張部の
イオン注入（ＬＤＤ），第２のスペーサの付着，第２の
スペーサのエッチング，ｎＦＥＴのＳ／Ｄのイオン注入
フォトリソグラフィ，ｎＦＥＴのＳ／Ｄのアニールが含
まれる。
デバイスを製造できる通常の処理工程を用いることによ
って形成される。普通のトランジスタ処理工程には、以
下のものが含まれる。すなわち、ｐＦＥＴのためのｎウ
ェルのフォトリソグラフィ，ｎウェルのイオン注入，ｐ
ＦＥＴの薄い酸化物テーラー（ｔａｉｌｏｒ）のイオン
注入，ｎＦＥＴのためのｐウェルのフォトリソグラフ
ィ，ｐウェルのイオン注入，ｎＦＥＴの薄い酸化物テー
ラーのイオン注入，デュアルゲート酸化物のフォトリソ
グラフィ，デュアルゲート酸化物の再成長，ＦＥＴゲー
トのフォトリソグラフィ，ＦＥＴゲートのエッチング，
熱酸化物スペーサの形成，ｎＦＥＴ拡張部のフォトリソ
グラフィ，ｎＦＥＴ拡張部のイオン注入（軽度ドープさ
れたドレイン（ＬＤＤ）），第１のスペーサの形成，ｐ
ＦＥＴ拡張部のフォトリソグラフィ，ｐＦＥＴ拡張部の
イオン注入（ＬＤＤ），第２のスペーサの付着，第２の
スペーサのエッチング，ｎＦＥＴのＳ／Ｄのイオン注入
フォトリソグラフィ，ｎＦＥＴのＳ／Ｄのアニールが含
まれる。
【００２２】これらトランジスタの処理工程は、図１に
示す構造内にＦＥＴデバイス１８を形成する。特に、Ｆ
ＥＴデバイス１８は、ウェルのイオン注入部（図示せ
ず），Ｓ／Ｄ（ソース／ドレイン）領域１４，Ｓ／Ｄ拡
張部（領域１４内に含まれる），ポリシリコン・ゲート
２０からなるゲート領域，ゲート酸化物２２，およびス
ペーサ２４を含む。図示したスペーサは、ゲート領域の
側壁上に形成される種々の層および基板上に形成される
水平層を含む。本発明の一実施例では、ゲート２０およ
び下部プレート２６は、ＳｉＧｅポリシリコンよりな
る。
示す構造内にＦＥＴデバイス１８を形成する。特に、Ｆ
ＥＴデバイス１８は、ウェルのイオン注入部（図示せ
ず），Ｓ／Ｄ（ソース／ドレイン）領域１４，Ｓ／Ｄ拡
張部（領域１４内に含まれる），ポリシリコン・ゲート
２０からなるゲート領域，ゲート酸化物２２，およびス
ペーサ２４を含む。図示したスペーサは、ゲート領域の
側壁上に形成される種々の層および基板上に形成される
水平層を含む。本発明の一実施例では、ゲート２０およ
び下部プレート２６は、ＳｉＧｅポリシリコンよりな
る。
【００２３】上述したように、ＦＥＴデバイスの製造の
際、ポリシリコン−ポリシリコン・キャパシタの下部ポ
リシリコン・ベース・プレート２６が、同時に形成され
る。特に、下部プレートは、通常の付着プロセスを用い
ることによってポリシリコン・ゲート２０と同時に形成
され、その後、ポリシリコン領域、すなわちポリシリコ
ン・ゲート２０および下部プレート２６が共に、普通の
リソグラフィおよびＲＩＥを用いてパターニングされ
る。また、スペーサ２８は、スペーサ２４と同時に形成
され、スペーサ２４と同じ材料よりなる。
際、ポリシリコン−ポリシリコン・キャパシタの下部ポ
リシリコン・ベース・プレート２６が、同時に形成され
る。特に、下部プレートは、通常の付着プロセスを用い
ることによってポリシリコン・ゲート２０と同時に形成
され、その後、ポリシリコン領域、すなわちポリシリコ
ン・ゲート２０および下部プレート２６が共に、普通の
リソグラフィおよびＲＩＥを用いてパターニングされ
る。また、スペーサ２８は、スペーサ２４と同時に形成
され、スペーサ２４と同じ材料よりなる。
【００２４】次に、図２に示すように、積層膜３０が、
ＦＥＴデバイス１８および下部ベース・プレート２６を
含む基板１０の表面上に形成される。本発明で用いられ
る積層膜は、積層膜がポリシリコン層３４を含むなら
ば、任意の材料層からなる。図では、積層膜はまた、下
部絶縁体層３２および上部絶縁体層３６を含む。絶縁体
層３２および３６は、ＳｉＯ2 ，Ｓｉオキシナイトライ
ド，および他の同様の絶縁材料からなる群より選択され
た同じまたは異なる絶縁材料よりなることができる。本
発明の一実施例では、積層膜３０の絶縁体層は共に、Ｓ
ｉＯ2 よりなる。上部絶縁体層は、本発明においては、
任意であることに注意されたい。
ＦＥＴデバイス１８および下部ベース・プレート２６を
含む基板１０の表面上に形成される。本発明で用いられ
る積層膜は、積層膜がポリシリコン層３４を含むなら
ば、任意の材料層からなる。図では、積層膜はまた、下
部絶縁体層３２および上部絶縁体層３６を含む。絶縁体
層３２および３６は、ＳｉＯ2 ，Ｓｉオキシナイトライ
ド，および他の同様の絶縁材料からなる群より選択され
た同じまたは異なる絶縁材料よりなることができる。本
発明の一実施例では、積層膜３０の絶縁体層は共に、Ｓ
ｉＯ2 よりなる。上部絶縁体層は、本発明においては、
任意であることに注意されたい。
【００２５】図２に示す特定の実施例では、積層膜３０
は、当業者に周知の通常の付着プロセスを用いて形成さ
れる。例えば、積層膜３０の下部絶縁体層３２は、限定
されないが、ＣＶＤ，プラズマＣＶＤ，減圧ＣＶＤ，ス
パッタリング，および他の同様の付着プロセスを含む通
常の付着プロセスによって形成される。下部絶縁体層の
厚さは、変えることができるが、典型的には、下部絶縁
体層の厚さは、約５０〜約１０００Åであり、約１００
〜約２００Åの厚さが、非常に好ましい。
は、当業者に周知の通常の付着プロセスを用いて形成さ
れる。例えば、積層膜３０の下部絶縁体層３２は、限定
されないが、ＣＶＤ，プラズマＣＶＤ，減圧ＣＶＤ，ス
パッタリング，および他の同様の付着プロセスを含む通
常の付着プロセスによって形成される。下部絶縁体層の
厚さは、変えることができるが、典型的には、下部絶縁
体層の厚さは、約５０〜約１０００Åであり、約１００
〜約２００Åの厚さが、非常に好ましい。
【００２６】次に、ポリシリコン層３４が、ＣＶＤおよ
びプラズマＣＶＤのような通常の付着プロセスを用い
て、下部絶縁体層上に形成される。ポリシリコン層の厚
さは、本発明にとっては、重要ではないが、典型的に
は、ポリシリコン層の厚さは、約１００〜約１０００Å
であり、約４００〜約５００Åの厚さが、非常に好まし
い。
びプラズマＣＶＤのような通常の付着プロセスを用い
て、下部絶縁体層上に形成される。ポリシリコン層の厚
さは、本発明にとっては、重要ではないが、典型的に
は、ポリシリコン層の厚さは、約１００〜約１０００Å
であり、約４００〜約５００Åの厚さが、非常に好まし
い。
【００２７】上部絶縁体層が用いられる場合、上部絶縁
体層は、下部絶縁体層に関連して説明した同じ付着プロ
セスを用いて形成される。上部絶縁体層の厚さは、変え
ることができるが、典型的には、上部絶縁体層の厚さ
は、約１００〜約１０００Åであり、約３００〜約５０
０Åの厚さが、非常に好ましい。上部絶縁体層が用いら
れない実施例では、バイポーラ開口を形成する際に、マ
スクを用いることができる。
体層は、下部絶縁体層に関連して説明した同じ付着プロ
セスを用いて形成される。上部絶縁体層の厚さは、変え
ることができるが、典型的には、上部絶縁体層の厚さ
は、約１００〜約１０００Åであり、約３００〜約５０
０Åの厚さが、非常に好ましい。上部絶縁体層が用いら
れない実施例では、バイポーラ開口を形成する際に、マ
スクを用いることができる。
【００２８】構造の表面上に積層膜３０を形成後、バイ
ポーラ開口３８（図３を参照）が、通常のリソグラフィ
およびＲＩＥを用いて構造内に形成される。このとき、
コレクタが、当業者に周知の処理工程を用いて、ｎ型ド
ーパントでイオン注入される。特に、バイポーラ開口
は、上部絶縁体層３６（または、ポリシリコン層３４
上）の表面上に、パターニングされたフォトレジスト
（図示せず）を設け、次に、積層膜３０、すなわち層３
６，３４，３２を、ＦＥＴデバイスを形成する際に前に
用いられた保護窒化物層上で停止する、ＲＩＥまたはイ
オンビーム・エッチングのような通常のエッチング・プ
ロセス（これらの層を除去する際に選択性が高い）を用
いてエッチングすることによって形成される。窒化物層
は、熱燐酸のような化学エッチャントを用いるウェット
エッチング・プロセスを用いてエッチング除去される。
バイポーラ開口は、サブコレクタ領域１６上に形成さ
れ、バイポーラ開口は、バイポーラ・デバイスが続いて
形成されるであろう領域を形成することに注意された
い。
ポーラ開口３８（図３を参照）が、通常のリソグラフィ
およびＲＩＥを用いて構造内に形成される。このとき、
コレクタが、当業者に周知の処理工程を用いて、ｎ型ド
ーパントでイオン注入される。特に、バイポーラ開口
は、上部絶縁体層３６（または、ポリシリコン層３４
上）の表面上に、パターニングされたフォトレジスト
（図示せず）を設け、次に、積層膜３０、すなわち層３
６，３４，３２を、ＦＥＴデバイスを形成する際に前に
用いられた保護窒化物層上で停止する、ＲＩＥまたはイ
オンビーム・エッチングのような通常のエッチング・プ
ロセス（これらの層を除去する際に選択性が高い）を用
いてエッチングすることによって形成される。窒化物層
は、熱燐酸のような化学エッチャントを用いるウェット
エッチング・プロセスを用いてエッチング除去される。
バイポーラ開口は、サブコレクタ領域１６上に形成さ
れ、バイポーラ開口は、バイポーラ・デバイスが続いて
形成されるであろう領域を形成することに注意された
い。
【００２９】次に、上部絶縁体層３６が存在する場合、
上部絶縁体層３６は、下層のポリシリコン層に比較し
て、上部絶縁体層を除去する際に選択性の高い普通のウ
ェット化学エッチング・プロセスを用いて、構造全体か
ら除去される。本発明のこの工程において、積層膜のポ
リシリコン層が露出される。緩衝ＨＦのような全ての化
学エッチャントを、本発明のこの工程で用いることがで
きる。この工程はまた、上述したベース・パッド酸化物
層を、構造のエミッタ領域から除去することに注意され
たい。上部絶縁体層が用いられない場合、この除去工程
を、回避することができる。
上部絶縁体層３６は、下層のポリシリコン層に比較し
て、上部絶縁体層を除去する際に選択性の高い普通のウ
ェット化学エッチング・プロセスを用いて、構造全体か
ら除去される。本発明のこの工程において、積層膜のポ
リシリコン層が露出される。緩衝ＨＦのような全ての化
学エッチャントを、本発明のこの工程で用いることがで
きる。この工程はまた、上述したベース・パッド酸化物
層を、構造のエミッタ領域から除去することに注意され
たい。上部絶縁体層が用いられない場合、この除去工程
を、回避することができる。
【００３０】任意の上部絶縁体層およびベース・パッド
酸化物層を構造から除去した後に、ＳｉＧｅエピ層４０
が、バイポーラ開口内に形成され、同時に、ＳｉＧｅポ
リシリコン膜４２が、露出されたポリシリコン層の部分
上に形成される（図４を参照）。ＳｉＧｅ層４０および
４２は、本発明では、付着温度が低い、すなわち９００
℃より低い付着プロセスを用いることによって形成され
る。特に、本発明のこの工程で用いられる付着温度は、
約４００〜約５００℃である。これら２つのＳｉＧｅ層
の厚さは、変えることができ、同じである必要はない。
しかし、本発明では、ＳｉＧｅエピ層４０およびＳｉＧ
ｅポリシリコン膜層４２は、同じ厚さを有するのが好ま
しい。典型的には、これら２つの低温ＳｉＧｅ層の各々
の厚さは、約１０００〜約５０００Åであり、各層の好
適な厚さは、約２０００〜約２５００Åである。ＳｉＧ
ｅ層は、ｐドープ真性ベースを含むことに注意された
い。
酸化物層を構造から除去した後に、ＳｉＧｅエピ層４０
が、バイポーラ開口内に形成され、同時に、ＳｉＧｅポ
リシリコン膜４２が、露出されたポリシリコン層の部分
上に形成される（図４を参照）。ＳｉＧｅ層４０および
４２は、本発明では、付着温度が低い、すなわち９００
℃より低い付着プロセスを用いることによって形成され
る。特に、本発明のこの工程で用いられる付着温度は、
約４００〜約５００℃である。これら２つのＳｉＧｅ層
の厚さは、変えることができ、同じである必要はない。
しかし、本発明では、ＳｉＧｅエピ層４０およびＳｉＧ
ｅポリシリコン膜層４２は、同じ厚さを有するのが好ま
しい。典型的には、これら２つの低温ＳｉＧｅ層の各々
の厚さは、約１０００〜約５０００Åであり、各層の好
適な厚さは、約２０００〜約２５００Åである。ＳｉＧ
ｅ層は、ｐドープ真性ベースを含むことに注意された
い。
【００３１】バイポーラ領域は、バイポーラ開口３８に
自己整合される外因性ベースを有する。一方、ポリシリ
コン−ポリシリコン・キャパシタは、非自己整合プロセ
スで作製することができる。次に、幾つかの犠牲層（図
示せず）およびパッシベーション層、例えば酸化物／窒
化物が、構造上に形成され、普通の手段、例えばＲＩＥ
によってエッチングされ、犠牲スペーサ（これも、図示
せず）およびパターニングされたパッシベーション層５
０を形成する。次に、ＳｉＧｅエピ層４０が、普通のイ
オン注入プロセスを用いて、ｐ+ ドーパント（またはｎ
+ ドーパント）でドープされる。本発明のこの工程で用
いられる好適なｐ+ ドーパントは、ホウ素であり、好適
なドーズ量は、４×１０15原子／ｃｍ2 である。このイ
オン注入工程の際、ＳｉＧｅポリシリコン層４２もま
た、ｐ+ ドーパント（ｎ+ ドーパント）でドープされる
ことに注意されたい。次に、上述した犠牲スペーサが、
エミッタ・ウィンドウを開口するために除去されるが、
パターニングされたパッシベーション層５０は、構造内
に残ってエミッタ・ウィンドウを形成する。
自己整合される外因性ベースを有する。一方、ポリシリ
コン−ポリシリコン・キャパシタは、非自己整合プロセ
スで作製することができる。次に、幾つかの犠牲層（図
示せず）およびパッシベーション層、例えば酸化物／窒
化物が、構造上に形成され、普通の手段、例えばＲＩＥ
によってエッチングされ、犠牲スペーサ（これも、図示
せず）およびパターニングされたパッシベーション層５
０を形成する。次に、ＳｉＧｅエピ層４０が、普通のイ
オン注入プロセスを用いて、ｐ+ ドーパント（またはｎ
+ ドーパント）でドープされる。本発明のこの工程で用
いられる好適なｐ+ ドーパントは、ホウ素であり、好適
なドーズ量は、４×１０15原子／ｃｍ2 である。このイ
オン注入工程の際、ＳｉＧｅポリシリコン層４２もま
た、ｐ+ ドーパント（ｎ+ ドーパント）でドープされる
ことに注意されたい。次に、上述した犠牲スペーサが、
エミッタ・ウィンドウを開口するために除去されるが、
パターニングされたパッシベーション層５０は、構造内
に残ってエミッタ・ウィンドウを形成する。
【００３２】エミッタは、ＣＶＤ，プラズマＣＶＤ，ス
パッタリングのような通常の付着プロセス、および他の
同様の付着プロセスを用いて、エミッタ・ウィンドウ上
にポリシリコンを付着することによって形成される。エ
ミッタ・ポリシリコンの厚さは、約５００〜約５０００
Åであり、約１０００〜約１６００Åの厚さが好まし
い。次に、エミッタ・ポリシリコンが、ｚ砒素のような
ｎ+ 型ドーパント（あるいはまた、ｐ+ 型ドーパント）
で重度にドープされ、その後、エミッタ・ポリシリコン
が、普通のリソグラフィおよびエッチングを用いてパタ
ーニングされる。上記処理工程により形成される構造
を、図４に示す。エミッタの深さは、高温（９００〜１
１００℃）の急速熱アニール・プロセスを用いることに
よって設定される。
パッタリングのような通常の付着プロセス、および他の
同様の付着プロセスを用いて、エミッタ・ウィンドウ上
にポリシリコンを付着することによって形成される。エ
ミッタ・ポリシリコンの厚さは、約５００〜約５０００
Åであり、約１０００〜約１６００Åの厚さが好まし
い。次に、エミッタ・ポリシリコンが、ｚ砒素のような
ｎ+ 型ドーパント（あるいはまた、ｐ+ 型ドーパント）
で重度にドープされ、その後、エミッタ・ポリシリコン
が、普通のリソグラフィおよびエッチングを用いてパタ
ーニングされる。上記処理工程により形成される構造
を、図４に示す。エミッタの深さは、高温（９００〜１
１００℃）の急速熱アニール・プロセスを用いることに
よって設定される。
【００３３】次に、エミッタ・ポリシリコン５２をパタ
ーニングするために用いられるマスクが、当業者に周知
の普通の剥離プロセスを用いて構造から除去され、その
後、エッチ・マスク４６ａおよび４６ｂが、構造のバイ
ポーラ・デバイス領域上と、下部プレート、すなわちポ
リシリコン−ポリシリコン・キャパシタ領域を含む構造
の部分上とに形成される。２つのエッチ・マスクを含む
構造を、図５に示す。２つのエッチ・マスクは、普通の
リソグラフィおよびエッチングを用いて形成される。エ
ッチ・マスクの形成後、ドープ・ポリシリコン膜４２の
露出部分、および積層膜３０の残りの層、すなわち層３
２および３４が、これらの層を除去する際に選択性の高
い普通のウェット化学エッチング・プロセスを用いて構
造から除去される。ドープ・ポリシリコン膜の露出部分
および積層膜の残りの層を除去した後の構造を、図５に
示す。
ーニングするために用いられるマスクが、当業者に周知
の普通の剥離プロセスを用いて構造から除去され、その
後、エッチ・マスク４６ａおよび４６ｂが、構造のバイ
ポーラ・デバイス領域上と、下部プレート、すなわちポ
リシリコン−ポリシリコン・キャパシタ領域を含む構造
の部分上とに形成される。２つのエッチ・マスクを含む
構造を、図５に示す。２つのエッチ・マスクは、普通の
リソグラフィおよびエッチングを用いて形成される。エ
ッチ・マスクの形成後、ドープ・ポリシリコン膜４２の
露出部分、および積層膜３０の残りの層、すなわち層３
２および３４が、これらの層を除去する際に選択性の高
い普通のウェット化学エッチング・プロセスを用いて構
造から除去される。ドープ・ポリシリコン膜の露出部分
および積層膜の残りの層を除去した後の構造を、図５に
示す。
【００３４】図６は、２つのエッチ・マスクが、当業者
に周知である普通の剥離プロセスを用いて除去された後
の構造を示す。特に、図６に示す構造は、ＦＥＴデバイ
ス領域１８，完成されたバイポーラ・デバイス領域４
８，ポリシリコン−ポリシリコン・キャパシタ領域４９
を含む。
に周知である普通の剥離プロセスを用いて除去された後
の構造を示す。特に、図６に示す構造は、ＦＥＴデバイ
ス領域１８，完成されたバイポーラ・デバイス領域４
８，ポリシリコン−ポリシリコン・キャパシタ領域４９
を含む。
【００３５】次に、図７に、ＦＥＴデバイス１８のな
い、図６に示す構造の拡大部分を示す。特に、図７は、
各領域の完成後の構造のバイポーラ・デバイス領域およ
びポリシリコン−ポリシリコン・キャパシタ領域のみを
示す。図７に示すように、スペーサ５６は、まずＳｉ3
Ｎ4 のような絶縁体層を付着し、次に絶縁体層をエッチ
ングすることによって、ポリシリコン−ポリシリコン・
キャパシタの露出縁部上に任意に形成することができ
る。バイポーラ・デバイスおよびポリシリコン−ポリシ
リコン・キャパシタを完成する際に用いられる処理工程
は、構造のＦＥＴデバイスに影響を及ぼさないことに注
意すべきである。
い、図６に示す構造の拡大部分を示す。特に、図７は、
各領域の完成後の構造のバイポーラ・デバイス領域およ
びポリシリコン−ポリシリコン・キャパシタ領域のみを
示す。図７に示すように、スペーサ５６は、まずＳｉ3
Ｎ4 のような絶縁体層を付着し、次に絶縁体層をエッチ
ングすることによって、ポリシリコン−ポリシリコン・
キャパシタの露出縁部上に任意に形成することができ
る。バイポーラ・デバイスおよびポリシリコン−ポリシ
リコン・キャパシタを完成する際に用いられる処理工程
は、構造のＦＥＴデバイスに影響を及ぼさないことに注
意すべきである。
【００３６】次に、シリサイド領域が、当業者に周知の
通常のサリサイド・プロセスを用いて、バイポーラ／Ｆ
ＥＴデバイスの選択された部分に形成される。
通常のサリサイド・プロセスを用いて、バイポーラ／Ｆ
ＥＴデバイスの選択された部分に形成される。
【００３７】次に、パッシベーション層および誘電体層
を、ＦＥＴおよびバイポーラ・デバイス上に形成するこ
とができ、金属バイアまたはコンタクト・スタッドが、
これらの層を経て金属ポリシリコン・コンタクトまで形
成される。パッシベーション層および誘電体層を形成す
る際には、通常の付着プロセスが用いられ、コンタクト
開口が、通常のリソグラフィおよびエッチングによって
形成される。コンタクト開口は、通常の付着プロセスを
用いて充填され、必要ならば、通常の平坦化プロセスが
用いられる。
を、ＦＥＴおよびバイポーラ・デバイス上に形成するこ
とができ、金属バイアまたはコンタクト・スタッドが、
これらの層を経て金属ポリシリコン・コンタクトまで形
成される。パッシベーション層および誘電体層を形成す
る際には、通常の付着プロセスが用いられ、コンタクト
開口が、通常のリソグラフィおよびエッチングによって
形成される。コンタクト開口は、通常の付着プロセスを
用いて充填され、必要ならば、通常の平坦化プロセスが
用いられる。
【００３８】パッシベーション層を形成する際には、Ｓ
ｉ3 Ｎ4 またはポリイミドのような通常のパッシベーシ
ョン材料が用いられ、誘電体層を形成する際には、Ｓｉ
Ｏ2またはＳｉ3 Ｎ4 のような通常の誘電体材料が用い
られる。コンタクト・スタッドに関する限りでは、Ｔ
ｉ，Ｗ，Ｃｕ，Ｃｒ，Ｐｔのような通常の導電材料が、
本発明では用いられる。次に、デバイスは、金属コンタ
クトに接触し、バックエンドオブライン処理を用いて、
デバイスの製造を完了させる。
ｉ3 Ｎ4 またはポリイミドのような通常のパッシベーシ
ョン材料が用いられ、誘電体層を形成する際には、Ｓｉ
Ｏ2またはＳｉ3 Ｎ4 のような通常の誘電体材料が用い
られる。コンタクト・スタッドに関する限りでは、Ｔ
ｉ，Ｗ，Ｃｕ，Ｃｒ，Ｐｔのような通常の導電材料が、
本発明では用いられる。次に、デバイスは、金属コンタ
クトに接触し、バックエンドオブライン処理を用いて、
デバイスの製造を完了させる。
【００３９】図８は、金属コンタクト５８が形成された
後の、図７に示すポリシリコン−ポリシリコン・キャパ
シタの上面図である。この図では、ポリシリコン−ポリ
シリコン・キャパシタは、下部ポリシリコン層２６と、
キャパシタの上部プレートとしてのドープＳｉＧｅポリ
シリコン層４２とからなる。図９は、図８のＡ−Ａ′線
を通る断面図である。図９に示すように、ポリシリコン
−ポリシリコン・キャパシタは、基板１０，ＳＴＩ領域
１２，下部プレート２６，下部絶縁体層３２，および上
部プレート４２からなる。スペーサ２８および５６は、
ポリシリコン−ポリシリコン・キャパシタの露出縁部上
に示され、スペーサは、キャパシタの上部プレートを下
部プレートから電気的に分離するのに役立つ。
後の、図７に示すポリシリコン−ポリシリコン・キャパ
シタの上面図である。この図では、ポリシリコン−ポリ
シリコン・キャパシタは、下部ポリシリコン層２６と、
キャパシタの上部プレートとしてのドープＳｉＧｅポリ
シリコン層４２とからなる。図９は、図８のＡ−Ａ′線
を通る断面図である。図９に示すように、ポリシリコン
−ポリシリコン・キャパシタは、基板１０，ＳＴＩ領域
１２，下部プレート２６，下部絶縁体層３２，および上
部プレート４２からなる。スペーサ２８および５６は、
ポリシリコン−ポリシリコン・キャパシタの露出縁部上
に示され、スペーサは、キャパシタの上部プレートを下
部プレートから電気的に分離するのに役立つ。
【００４０】本発明のポリシリコン−ポリシリコン・キ
ャパシタは、ＳｉＧｅポリシリコンを含む少なくとも１
つのプレート電極を含むことが強調される。本発明の幾
つかの実施例では、電極の両方は、ＳｉＧｅポリシリコ
ンよりなる。
ャパシタは、ＳｉＧｅポリシリコンを含む少なくとも１
つのプレート電極を含むことが強調される。本発明の幾
つかの実施例では、電極の両方は、ＳｉＧｅポリシリコ
ンよりなる。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ポリシリコン−ポリシリコン・キャパシタ，ＭＯ
Ｓトランジスタ，およびバイポーラ・トランジスタを、
基板上に同時に形成する方法であって、前記キャパシタ
の第１のプレート電極と、前記ＭＯＳトランジスタの電
極とを形成するために、前記基板上に第１のポリシリコ
ン層を付着してパターニングする工程と、前記キャパシ
タの第２のプレート電極と、前記バイポーラ・トランジ
スタの電極とを形成するために、前記基板上に第２のポ
リシリコン層を付着してパターニングする工程とを含
み、前記第２のポリシリコン層が、ＳｉＧｅポリシリコ
ンを含む、方法。 （２）前記ＭＯＳトランジスタの電極は、ゲート酸化物
上に形成されたポリシリコン・ゲートよりなり、前記ゲ
ート酸化物が、前記基板の表面上に形成され、前記基板
が、前記ポリシリコン・ゲート下に、ソースおよびドレ
イン領域を有する、上記（１）に記載の方法。 （３）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，
ＩｎＡｓ，および層状の半導体基板からなる群より選択
された半導体材料である、上記（２）に記載の方法。 （４）前記基板は、浅いトレンチ分離領域とサブコレク
タ領域とをさらに備え、前記サブコレクタ領域が、前記
浅いトレンチ分離領域間に形成される、上記（２）に記
載の方法。 （５）ポリシリコン−ポリシリコン・キャパシタを形成
する方法であって、（ａ）半導体構造の表面上に、積層
膜を形成する工程を含み、前記半導体構造が、少なくと
も、金属酸化膜半導体デバイスのゲート領域と、前記半
導体構造の表面上に形成されたポリシリコン−ポリシリ
コン・キャパシタの下部ポリシリコン・プレートとを備
え、前記積層膜が、少なくとも、ポリシリコン層を含
み、（ｂ）前記積層膜内に、前記半導体構造の表面の少
なくとも一部を露出するバイポーラ開口を形成する工程
を含み、前記バイポーラ開口が、バイポーラ・デバイス
が続いて製造される領域内に形成され、（ｃ）前記積層
膜の前記ポリシリコン層の露出部分上に、ＳｉＧｅポリ
シリコン膜を形成しながら、前記バイポーラ開口内に、
ＳｉＧｅエピ層を同時に形成する工程と、（ｄ）前記Ｓ
ｉＧｅポリシリコン膜および前記ＳｉＧｅエピ層の部分
を、第１の導電型のドーパント原子で選択的にドーピン
グする工程と、（ｅ）前記ドープＳｉＧｅエピ層の一部
上に、パターニングされたパッシベーション層を形成す
る工程と、（ｆ）前記パターニングされたパッシベーシ
ョン層上、および前記バイポーラ開口内に形成された前
記ドープＳｉＧｅエピ層上に、パターニングされたドー
プ・エミッタ・ポリシリコン層を形成する工程とを含
み、これにより、前記バイポーラ・デバイスの製造を完
了し、前記ドープ・エミッタ・ポリシリコン層が、前記
ドープＳｉＧｅエピ層と異なる導電率を有し、（ｇ）前
記金属酸化膜半導体の前記ゲート領域を露出するため
に、前記バイポーラ・デバイス領域と、前記ポリシリコ
ン−ポリシリコン・キャパシタの前記下部ポリシリコン
・プレートの上層の前記ドープＳｉＧｅポリシリコン膜
とを保護しながら、前記ドープＳｉＧｅポリシリコン膜
の選択部分と、前記積層膜の残りの層とを除去する工程
を含む方法。 （６）前記積層膜は、下部絶縁体層と、任意の上部絶縁
体層とをさらに備える、上記（５）に記載の方法。 （７）前記積層膜の前記上部および下部絶縁体層は、Ｓ
ｉＯ2 およびＳｉオキシナイトライドからなる群より選
択された材料と同じまたは異なる絶縁材料である、上記
（６）に記載の方法。 （８）前記上部絶縁体層および下部絶縁体層は共に、Ｓ
ｉＯ2 よりなる、上記（７）に記載の方法。 （９）前記上部絶縁体層は、約１００〜約１０００Åの
厚さを有する、上記（６）に記載の方法。 （１０）前記下部絶縁体層は、約５０〜約１０００Åの
厚さを有する、上記（６）に記載の方法。 （１１）前記ポリシリコン層は、約１００〜約１０００
Åの厚さを有する、上記（５）に記載の方法。 （１２）前記バイポーラ開口は、リソグラフィおよびエ
ッチングを用いることによって形成される、上記（５）
に記載の方法。 （１３）前記エッチングは、反応性イオンエッチングま
たはイオンビームエッチングによって行われる、上記
（１２）に記載の方法。 （１４）前記任意の上部絶縁体層は、前記下層のポリシ
リコン層に比較して、前記上部絶縁体層を除去する際に
選択性の高いエッチング・プロセスを用いて除去され
る、上記（６）に記載の方法。 （１５）前記ＳｉＧｅエピ層および前記ＳｉＧｅポリシ
リコン膜は、約９００℃以下の温度で行われる付着プロ
セスを用いて同時に形成される、上記（５）に記載の方
法。 （１６）前記付着プロセスの温度は、約４００〜約５０
０℃である、上記（１５）に記載の方法。 （１７）前記ＳｉＧｅエピ層および前記ＳｉＧｅポリシ
リコン膜は、同じまたは異なる厚さを有する、上記
（５）に記載の方法。 （１８）前記ＳｉＧｅエピ層および前記ＳｉＧｅポリシ
リコン膜は、同じ厚さを有し、各層の前記厚さは、約１
０００〜５０００Åである、上記（１７）に記載の方
法。 （１９）前記ＳｉＧｅエピ層をドープする際に用いられ
る前記ドーパントは、約４×１０15原子／ｃｍ2 の濃度
を有するホウ素である、上記（５）に記載の方法。 （２０）前記エミッタ・ポリシリコンをドープする際に
用いられる前記ドーパントは、砒素である、上記（５）
に記載の方法。 （２１）前記パターニングされたドープ・エミッタ・ポ
リシリコン層は、ポリシリコンの層を付着する工程と、
前記層をドーパントでドープする工程と、その後、前記
ドープ・エミッタ・ポリシリコン層を、リソグラフィお
よびエッチングする工程とによって形成される、上記
（５）に記載の方法。 （２２）任意のスペーサが、前記ポリシリコン−ポリシ
リコン・キャパシタ上に形成される、上記（１）に記載
の方法。 （２３）前記任意のスペーサは、付着，リソグラフィ，
エッチングによって形成される、上記（２２）に記載の
方法。 （２４）２つのプレート電極を備え、前記プレート電極
の少なくとも一方が、ＳｉＧｅポリシリコンよりなり、
前記２つのプレート電極が、絶縁体構造によって分離さ
れている、ポリシリコン−ポリシリコン・キャパシタ。 （２５）前記プレート電極の一方が、ポリシリコンより
なり、前記プレート電極の他方が、ＳｉＧｅポリシリコ
ンよりなる、上記（２４）に記載のポリシリコン−ポリ
シリコン・キャパシタ。 （２６）前記プレート電極の両方が、ＳｉＧｅポリシリ
コンよりなる、上記（２４）に記載のポリシリコン−ポ
リシリコン・キャパシタ。 （２７）前記プレート電極の少なくとも１つは、ＦＥＴ
ゲートまたはバイポーラ・エミッタのポリシリコンであ
る、上記（２４）に記載のポリシリコン−ポリシリコン
・キャパシタ。 （２８）バイポーラ・デバイス領域およびＦＥＴ領域を
さらに含み、前記キャパシタ，バイポーラ・デバイス領
域，およびＦＥＴ領域が、分離領域によって互いに電気
的に分離されている、上記（２４）に記載のポリシリコ
ン−ポリシリコン・キャパシタ。 （２９）第１および第２のプレート電極を有するキャパ
シタを備え、前記プレート電極の１つが、第１の導電型
のパターニングされた層よりなり、第１および第２の電
極を有するバイポーラ・デバイスを備え、前記電極の１
つが、前記第１の導電型のパターニングされた層よりな
り、前記第１の導電型のパターニングされた層が、Ｓｉ
Ｇｅ材料よりなる、半導体デバイス。 （３０）ＭＯＳデバイスの第１の電極と、キャパシタの
第１のプレート電極とを形成するためにパターニングさ
れたポリシリコンよりなる第１の層と、バイポーラ・デ
バイスの第１の電極と、前記キャパシタの第２の電極と
を形成するためにパターニングされたＳｉＧｅポリシリ
コンよりなる第２の層とを備え、前記第２の層が、Ｓｉ
Ｇｅポリシリコンを含む、半導体構造。
の事項を開示する。 （１）ポリシリコン−ポリシリコン・キャパシタ，ＭＯ
Ｓトランジスタ，およびバイポーラ・トランジスタを、
基板上に同時に形成する方法であって、前記キャパシタ
の第１のプレート電極と、前記ＭＯＳトランジスタの電
極とを形成するために、前記基板上に第１のポリシリコ
ン層を付着してパターニングする工程と、前記キャパシ
タの第２のプレート電極と、前記バイポーラ・トランジ
スタの電極とを形成するために、前記基板上に第２のポ
リシリコン層を付着してパターニングする工程とを含
み、前記第２のポリシリコン層が、ＳｉＧｅポリシリコ
ンを含む、方法。 （２）前記ＭＯＳトランジスタの電極は、ゲート酸化物
上に形成されたポリシリコン・ゲートよりなり、前記ゲ
ート酸化物が、前記基板の表面上に形成され、前記基板
が、前記ポリシリコン・ゲート下に、ソースおよびドレ
イン領域を有する、上記（１）に記載の方法。 （３）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，
ＩｎＡｓ，および層状の半導体基板からなる群より選択
された半導体材料である、上記（２）に記載の方法。 （４）前記基板は、浅いトレンチ分離領域とサブコレク
タ領域とをさらに備え、前記サブコレクタ領域が、前記
浅いトレンチ分離領域間に形成される、上記（２）に記
載の方法。 （５）ポリシリコン−ポリシリコン・キャパシタを形成
する方法であって、（ａ）半導体構造の表面上に、積層
膜を形成する工程を含み、前記半導体構造が、少なくと
も、金属酸化膜半導体デバイスのゲート領域と、前記半
導体構造の表面上に形成されたポリシリコン−ポリシリ
コン・キャパシタの下部ポリシリコン・プレートとを備
え、前記積層膜が、少なくとも、ポリシリコン層を含
み、（ｂ）前記積層膜内に、前記半導体構造の表面の少
なくとも一部を露出するバイポーラ開口を形成する工程
を含み、前記バイポーラ開口が、バイポーラ・デバイス
が続いて製造される領域内に形成され、（ｃ）前記積層
膜の前記ポリシリコン層の露出部分上に、ＳｉＧｅポリ
シリコン膜を形成しながら、前記バイポーラ開口内に、
ＳｉＧｅエピ層を同時に形成する工程と、（ｄ）前記Ｓ
ｉＧｅポリシリコン膜および前記ＳｉＧｅエピ層の部分
を、第１の導電型のドーパント原子で選択的にドーピン
グする工程と、（ｅ）前記ドープＳｉＧｅエピ層の一部
上に、パターニングされたパッシベーション層を形成す
る工程と、（ｆ）前記パターニングされたパッシベーシ
ョン層上、および前記バイポーラ開口内に形成された前
記ドープＳｉＧｅエピ層上に、パターニングされたドー
プ・エミッタ・ポリシリコン層を形成する工程とを含
み、これにより、前記バイポーラ・デバイスの製造を完
了し、前記ドープ・エミッタ・ポリシリコン層が、前記
ドープＳｉＧｅエピ層と異なる導電率を有し、（ｇ）前
記金属酸化膜半導体の前記ゲート領域を露出するため
に、前記バイポーラ・デバイス領域と、前記ポリシリコ
ン−ポリシリコン・キャパシタの前記下部ポリシリコン
・プレートの上層の前記ドープＳｉＧｅポリシリコン膜
とを保護しながら、前記ドープＳｉＧｅポリシリコン膜
の選択部分と、前記積層膜の残りの層とを除去する工程
を含む方法。 （６）前記積層膜は、下部絶縁体層と、任意の上部絶縁
体層とをさらに備える、上記（５）に記載の方法。 （７）前記積層膜の前記上部および下部絶縁体層は、Ｓ
ｉＯ2 およびＳｉオキシナイトライドからなる群より選
択された材料と同じまたは異なる絶縁材料である、上記
（６）に記載の方法。 （８）前記上部絶縁体層および下部絶縁体層は共に、Ｓ
ｉＯ2 よりなる、上記（７）に記載の方法。 （９）前記上部絶縁体層は、約１００〜約１０００Åの
厚さを有する、上記（６）に記載の方法。 （１０）前記下部絶縁体層は、約５０〜約１０００Åの
厚さを有する、上記（６）に記載の方法。 （１１）前記ポリシリコン層は、約１００〜約１０００
Åの厚さを有する、上記（５）に記載の方法。 （１２）前記バイポーラ開口は、リソグラフィおよびエ
ッチングを用いることによって形成される、上記（５）
に記載の方法。 （１３）前記エッチングは、反応性イオンエッチングま
たはイオンビームエッチングによって行われる、上記
（１２）に記載の方法。 （１４）前記任意の上部絶縁体層は、前記下層のポリシ
リコン層に比較して、前記上部絶縁体層を除去する際に
選択性の高いエッチング・プロセスを用いて除去され
る、上記（６）に記載の方法。 （１５）前記ＳｉＧｅエピ層および前記ＳｉＧｅポリシ
リコン膜は、約９００℃以下の温度で行われる付着プロ
セスを用いて同時に形成される、上記（５）に記載の方
法。 （１６）前記付着プロセスの温度は、約４００〜約５０
０℃である、上記（１５）に記載の方法。 （１７）前記ＳｉＧｅエピ層および前記ＳｉＧｅポリシ
リコン膜は、同じまたは異なる厚さを有する、上記
（５）に記載の方法。 （１８）前記ＳｉＧｅエピ層および前記ＳｉＧｅポリシ
リコン膜は、同じ厚さを有し、各層の前記厚さは、約１
０００〜５０００Åである、上記（１７）に記載の方
法。 （１９）前記ＳｉＧｅエピ層をドープする際に用いられ
る前記ドーパントは、約４×１０15原子／ｃｍ2 の濃度
を有するホウ素である、上記（５）に記載の方法。 （２０）前記エミッタ・ポリシリコンをドープする際に
用いられる前記ドーパントは、砒素である、上記（５）
に記載の方法。 （２１）前記パターニングされたドープ・エミッタ・ポ
リシリコン層は、ポリシリコンの層を付着する工程と、
前記層をドーパントでドープする工程と、その後、前記
ドープ・エミッタ・ポリシリコン層を、リソグラフィお
よびエッチングする工程とによって形成される、上記
（５）に記載の方法。 （２２）任意のスペーサが、前記ポリシリコン−ポリシ
リコン・キャパシタ上に形成される、上記（１）に記載
の方法。 （２３）前記任意のスペーサは、付着，リソグラフィ，
エッチングによって形成される、上記（２２）に記載の
方法。 （２４）２つのプレート電極を備え、前記プレート電極
の少なくとも一方が、ＳｉＧｅポリシリコンよりなり、
前記２つのプレート電極が、絶縁体構造によって分離さ
れている、ポリシリコン−ポリシリコン・キャパシタ。 （２５）前記プレート電極の一方が、ポリシリコンより
なり、前記プレート電極の他方が、ＳｉＧｅポリシリコ
ンよりなる、上記（２４）に記載のポリシリコン−ポリ
シリコン・キャパシタ。 （２６）前記プレート電極の両方が、ＳｉＧｅポリシリ
コンよりなる、上記（２４）に記載のポリシリコン−ポ
リシリコン・キャパシタ。 （２７）前記プレート電極の少なくとも１つは、ＦＥＴ
ゲートまたはバイポーラ・エミッタのポリシリコンであ
る、上記（２４）に記載のポリシリコン−ポリシリコン
・キャパシタ。 （２８）バイポーラ・デバイス領域およびＦＥＴ領域を
さらに含み、前記キャパシタ，バイポーラ・デバイス領
域，およびＦＥＴ領域が、分離領域によって互いに電気
的に分離されている、上記（２４）に記載のポリシリコ
ン−ポリシリコン・キャパシタ。 （２９）第１および第２のプレート電極を有するキャパ
シタを備え、前記プレート電極の１つが、第１の導電型
のパターニングされた層よりなり、第１および第２の電
極を有するバイポーラ・デバイスを備え、前記電極の１
つが、前記第１の導電型のパターニングされた層よりな
り、前記第１の導電型のパターニングされた層が、Ｓｉ
Ｇｅ材料よりなる、半導体デバイス。 （３０）ＭＯＳデバイスの第１の電極と、キャパシタの
第１のプレート電極とを形成するためにパターニングさ
れたポリシリコンよりなる第１の層と、バイポーラ・デ
バイスの第１の電極と、前記キャパシタの第２の電極と
を形成するためにパターニングされたＳｉＧｅポリシリ
コンよりなる第２の層とを備え、前記第２の層が、Ｓｉ
Ｇｅポリシリコンを含む、半導体構造。
【図１】ＢｉＣＭＯＳデバイス内にポリシリコン−ポリ
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
【図２】ＢｉＣＭＯＳデバイス内にポリシリコン−ポリ
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
【図３】ＢｉＣＭＯＳデバイス内にポリシリコン−ポリ
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
【図４】ＢｉＣＭＯＳデバイス内にポリシリコン−ポリ
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
【図５】ＢｉＣＭＯＳデバイス内にポリシリコン−ポリ
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
【図６】ＢｉＣＭＯＳデバイス内にポリシリコン−ポリ
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
【図７】ＢｉＣＭＯＳデバイス内にポリシリコン−ポリ
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
シリコン・キャパシタを製造するために、本発明で用い
られる基本的な処理工程を示す断面図である。この断面
図は、図８の切断線Ｂ−Ｂ′を通る図である。
【図８】図１〜図７で作製されたポリシリコン−ポリシ
リコン・キャパシタの上面図であり、図９に示す断面図
の切断線Ａ−Ａ′を示し、図７の構造内に金属コンタク
トが形成された後の例示のキャパシタ構造を示す図であ
る。
リコン・キャパシタの上面図であり、図９に示す断面図
の切断線Ａ−Ａ′を示し、図７の構造内に金属コンタク
トが形成された後の例示のキャパシタ構造を示す図であ
る。
【図９】切断線Ａ−Ａ′の断面図であり、上部プレート
を下部プレートから電気的に分離するために、上部プレ
ート上の絶縁スペーサの必要性を示す図である。
を下部プレートから電気的に分離するために、上部プレ
ート上の絶縁スペーサの必要性を示す図である。
１０ 基板 １２ 分離領域 １４ ソース／ドレイン領域 １６ ｎ+ 領域 １８ ＦＥＴデバイス ２０ ポリシリコン／ゲート ２２ ゲート酸化物 ２４，２８，５６ スペーサ ２６ 下部プレート ３０ 積層膜 ３２ 下部絶縁体層 ３４ ポリシリコン層 ３６ 上部絶縁体層 ３８ バイポーラ開口 ４０ ＳｉＧｅエピ層 ４２ ＳｉＧｅポリシリコン膜層 ４６ａ，４６ｂ エッチ・マスク ４８ バイポーラ・デバイス領域 ５０ パッシベーション層 ５２ エミッタ・ポリシリコン ５８ 金属コンタクト
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/331 29/737 (72)発明者 ダグラス・デュアンヌ・クールボウ アメリカ合衆国 05452 バーモント州 エセックス ジャンクション セイジ サ ークル 21 (72)発明者 グレゴリー・ゴウワー・フリーマン アメリカ合衆国 12533 ニューヨーク州 ホープウェル ジャンクション セバス チャン コート 23 (72)発明者 セシャドリ・サバンナ アメリカ合衆国 10509 ニューヨーク州 ブリュースター コヴェントリー レー ン 105
Claims (26)
- 【請求項１】ポリシリコン−ポリシリコン・キャパシ
タ，ＭＯＳトランジスタ，およびバイポーラ・トランジ
スタを、基板上に同時に形成する方法であって、 前記キャパシタの第１のプレート電極と、前記ＭＯＳト
ランジスタの電極とを形成するために、前記基板上に第
１のポリシリコン層を付着してパターニングする工程
と、 前記キャパシタの第２のプレート電極と、前記バイポー
ラ・トランジスタの電極とを形成するために、前記基板
上に第２のポリシリコン層を付着してパターニングする
工程とを含み、 前記第２のポリシリコン層が、ＳｉＧｅポリシリコンを
含む、方法。 - 【請求項２】前記ＭＯＳトランジスタの電極は、ゲート
酸化物上に形成されたポリシリコン・ゲートよりなり、
前記ゲート酸化物が、前記基板の表面上に形成され、前
記基板が、前記ポリシリコン・ゲート下に、ソースおよ
びドレイン領域を有する、請求項１に記載の方法。 - 【請求項３】前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，Ｇａ
Ａｓ，ＩｎＡｓ，および層状の半導体基板からなる群よ
り選択された半導体材料である、請求項２に記載の方
法。 - 【請求項４】前記基板は、浅いトレンチ分離領域とサブ
コレクタ領域とをさらに備え、前記サブコレクタ領域
が、前記浅いトレンチ分離領域間に形成される、請求項
２に記載の方法。 - 【請求項５】ポリシリコン−ポリシリコン・キャパシタ
を形成する方法であって、（ａ）半導体構造の表面上
に、積層膜を形成する工程を含み、前記半導体構造が、
少なくとも、金属酸化膜半導体デバイスのゲート領域
と、前記半導体構造の表面上に形成されたポリシリコン
−ポリシリコン・キャパシタの下部ポリシリコン・プレ
ートとを備え、前記積層膜が、少なくとも、ポリシリコ
ン層を含み、（ｂ）前記積層膜内に、前記半導体構造の
表面の少なくとも一部を露出するバイポーラ開口を形成
する工程を含み、前記バイポーラ開口が、バイポーラ・
デバイスが続いて製造される領域内に形成され、（ｃ）
前記積層膜の前記ポリシリコン層の露出部分上に、Ｓｉ
Ｇｅポリシリコン膜を形成しながら、前記バイポーラ開
口内に、ＳｉＧｅエピ層を同時に形成する工程と、
（ｄ）前記ＳｉＧｅポリシリコン膜および前記ＳｉＧｅ
エピ層の部分を、第１の導電型のドーパント原子で選択
的にドーピングする工程と、（ｅ）前記ドープＳｉＧｅ
エピ層の一部上に、パターニングされたパッシベーショ
ン層を形成する工程と、（ｆ）前記パターニングされた
パッシベーション層上、および前記バイポーラ開口内に
形成された前記ドープＳｉＧｅエピ層上に、パターニン
グされたドープ・エミッタ・ポリシリコン層を形成する
工程とを含み、これにより、前記バイポーラ・デバイス
の製造を完了し、前記ドープ・エミッタ・ポリシリコン
層が、前記ドープＳｉＧｅエピ層と異なる導電率を有
し、（ｇ）前記金属酸化膜半導体の前記ゲート領域を露
出するために、前記バイポーラ・デバイス領域と、前記
ポリシリコン−ポリシリコン・キャパシタの前記下部ポ
リシリコン・プレートの上層の前記ドープＳｉＧｅポリ
シリコン膜とを保護しながら、前記ドープＳｉＧｅポリ
シリコン膜の選択部分と、前記積層膜の残りの層とを除
去する工程を含む方法。 - 【請求項６】前記積層膜は、下部絶縁体層と、任意の上
部絶縁体層とをさらに備える、請求項５に記載の方法。 - 【請求項７】前記積層膜の前記上部および下部絶縁体層
は、ＳｉＯ2 およびＳｉオキシナイトライドからなる群
より選択された材料と同じまたは異なる絶縁材料であ
る、請求項６に記載の方法。 - 【請求項８】前記上部絶縁体層は、約１００〜約１００
０Åの厚さを有する、請求項６に記載の方法。 - 【請求項９】前記下部絶縁体層は、約５０〜約１０００
Åの厚さを有する、請求項６に記載の方法。 - 【請求項１０】前記ポリシリコン層は、約１００〜約１
０００Åの厚さを有する、請求項５に記載の方法。 - 【請求項１１】前記任意の上部絶縁体層は、前記下層の
ポリシリコン層に比較して、前記上部絶縁体層を除去す
る際に選択性の高いエッチング・プロセスを用いて除去
される、請求項６に記載の方法。 - 【請求項１２】前記ＳｉＧｅエピ層および前記ＳｉＧｅ
ポリシリコン膜は、約９００℃以下の温度で行われる付
着プロセスを用いて同時に形成される、請求項５に記載
の方法。 - 【請求項１３】前記付着プロセスの温度は、約４００〜
約５００℃である、請求項１２に記載の方法。 - 【請求項１４】前記ＳｉＧｅエピ層および前記ＳｉＧｅ
ポリシリコン膜は、同じまたは異なる厚さを有する、請
求項５に記載の方法。 - 【請求項１５】前記ＳｉＧｅエピ層および前記ＳｉＧｅ
ポリシリコン膜は、同じ厚さを有し、各層の前記厚さ
は、約１０００〜５０００Åである、請求項１４に記載
の方法。 - 【請求項１６】前記ＳｉＧｅエピ層をドープする際に用
いられる前記ドーパントは、約４×１０15原子／ｃｍ2
の濃度を有するホウ素である、請求項５に記載の方法。 - 【請求項１７】前記エミッタ・ポリシリコンをドープす
る際に用いられる前記ドーパントは、砒素である、請求
項５に記載の方法。 - 【請求項１８】前記パターニングされたドープ・エミッ
タ・ポリシリコン層は、ポリシリコンの層を付着する工
程と、前記層をドーパントでドープする工程と、その
後、前記ドープ・エミッタ・ポリシリコン層を、リソグ
ラフィおよびエッチングする工程とによって形成され
る、請求項５に記載の方法。 - 【請求項１９】任意のスペーサが、前記ポリシリコン−
ポリシリコン・キャパシタ上に形成される、請求項１に
記載の方法。 - 【請求項２０】２つのプレート電極を備え、前記プレー
ト電極の少なくとも一方が、ＳｉＧｅポリシリコンより
なり、前記２つのプレート電極が、絶縁体構造によって
分離されている、ポリシリコン−ポリシリコン・キャパ
シタ。 - 【請求項２１】前記プレート電極の一方が、ポリシリコ
ンよりなり、前記プレート電極の他方が、ＳｉＧｅポリ
シリコンよりなる、請求項２０に記載のポリシリコン−
ポリシリコン・キャパシタ。 - 【請求項２２】前記プレート電極の両方が、ＳｉＧｅポ
リシリコンよりなる、請求項２０に記載のポリシリコン
−ポリシリコン・キャパシタ。 - 【請求項２３】前記プレート電極の少なくとも１つは、
ＦＥＴゲートまたはバイポーラ・エミッタのポリシリコ
ンである、請求項２０に記載のポリシリコン−ポリシリ
コン・キャパシタ。 - 【請求項２４】バイポーラ・デバイス領域およびＦＥＴ
領域をさらに含み、前記キャパシタ，バイポーラ・デバ
イス領域，およびＦＥＴ領域が、分離領域によって互い
に電気的に分離されている、請求項２０に記載のポリシ
リコン−ポリシリコン・キャパシタ。 - 【請求項２５】第１および第２のプレート電極を有する
キャパシタを備え、前記プレート電極の１つが、第１の
導電型のパターニングされた層よりなり、 第１および第２の電極を有するバイポーラ・デバイスを
備え、前記電極の１つが、前記第１の導電型のパターニ
ングされた層よりなり、 前記第１の導電型のパターニングされた層が、ＳｉＧｅ
材料よりなる、半導体デバイス。 - 【請求項２６】ＭＯＳデバイスの第１の電極と、キャパ
シタの第１のプレート電極とを形成するためにパターニ
ングされたポリシリコンよりなる第１の層と、 バイポーラ・デバイスの第１の電極と、前記キャパシタ
の第２の電極とを形成するためにパターニングされたＳ
ｉＧｅポリシリコンよりなる第２の層とを備え、 前記第２の層が、ＳｉＧｅポリシリコンを含む、半導体
構造。
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