JPH06295983A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＭＯＳあるいはＢｉＳＭＯＳトラ
ンジスタとキャパシタ部とを同一半導体基板上に有する
半導体装置の主に製造方法に関するもので、素子特性の
不具合（例えばゲート酸化膜やキャパシタ絶縁膜の耐圧
特性劣化）をきたすことなく、製造工程数を削減するこ
とを目的とする。 【構成】 本発明は、半導体基板１上にＮ形ポリシリコ
ン層９とシリサイド層からなるゲート電極９１とキャパ
シタの第１電極４１を形成し、その上にスパッタシリコ
ン例えばアモルファスシリコン膜形成して、それを酸化
処理することによって酸化膜にしてキャパシタ絶縁膜１
６にするようにしたものである。その上にキャパシタの
第２電極をＮ形ポリシリコンで形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、少くともＭＯＳ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
トランジスタとキャパシタとを同一半導体基板上に有す
る半導体装置とその製造方法に関するものである。

【０００２】

【従来の技術】図９ないし図１１は第１の従来例とし
て、従来のキャパシタ付きＭＯＳ半導体装置の製造方法
の説明に供する製造工程図であり、（ａ）〜（ｍ）各図
は製造段階で得られた構造体の断面図を概略的に示して
ある。まず、図９（ａ）のように、Ｐ形シリコン基板１
にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）法によりフィールド酸化膜２を設けＭ
ＯＳ用区域に公知の酸化法でマスク酸化膜３を形成す
る。

【０００３】次に、Ｎ形ポリシリコン膜４をＣＶＤ（化
学的気相成長）法などで（図９（ｂ））した後、周知の
フォトリソグラフィ以下単にフォトリソと称する）を用
いてキャパシタの第１の電極４１を形成する。（図９
（ｃ））。

【０００４】次いで、そのＮ形ポリシリコンからなる電
極４１を酸化してキャパシタ絶縁膜５１を形成（図９
（ｄ））した後、Ｎ型ポリシリコン６を生成し（図９
（ｅ））、周知のフォトリソ技術によりキャパシタの第
２電極６１を形成する（図９（ｆ））。

【０００５】次いで、ＣＶＤ酸化膜８を用いてキャパシ
タ部を被覆した後、ＭＯＳ部のマスク酸化膜３をエッチ
ングにより取り除き（図１０（ｆ））、酸化処理により
所定の膜厚のＭＯＳゲート用絶縁膜７を形成する（図１
０（ｇ））。

【０００６】次にＮ形ポリシリコン９、シリサイド１０
を続けて生成（図１０（ｈ））し、周知のフォトリソ技
術を用いてゲート電極９１を形成（図１０（ｉ））した
後、Ｎ形の拡散源となるイオンをゲート電極９１とフィ
ールド酸化膜２に対しセルフアライン的に注入し、熱処
理を行うことによりソースおよびドレイン１１を形成す
る（図１０（ｊ））。その後、ＣＶＤ酸化膜８１を生成
して全面を平坦化したのち（図１０（ｒ））。周知のフ
ォトリソ技術によりソース・ドレインのコンタクト部１
２及びゲートコンタクト部１２２、キャパシタ電極コン
タクト部１２３を開口し（図１０（ｌ））、その上から
配線材を形成し、フォトリソ技術によりソース・ドレイ
ン配線電極１３１及びゲート配線１３２、キャパシタ配
線１３３を形成する（図１０（ｍ））。

【０００７】図１２ないし図１４は第２の実施例とし
て、従来のキャパシタ付きＢｉＣＭＯＳ半導体装置の製
造方法の説明に供する製造工程図であり、（ａ）〜
（ｔ）各図は製造段階で得られた構造体の断面図を概略
的に示してある。

【０００８】図１２（ａ）に至るまでの工程を簡単に説
明する。

【０００９】まずＰ形シリコン基板１にＮ型の埋込層２
及びＰ型のアイソレーション層３を形成し、次にＮ型の
エピタキシャル層４を形成する。このエピタキシャル層
中にＮウェル層５と素子間分離のためのＰウェル層６と
をそれぞれ形成し、次にバイポーラ素子形成領域のコレ
クタコンタクト部にコレクタシンカー７を形成する。

【００１０】次にＬＯＣＯＳ法によりフィールド酸化膜
８を設けた後、イオン注入のチャンネリング防止用のプ
ロテクト酸化膜９を形成し、周知のフォトリソ技術を用
い、ベース領域に選択的にイオン注入を行うことにより
Ｐ型ベース層１０を形成し、図１２（ａ）となる。

【００１１】次に、Ｎ形ポリシリコン膜１１をＣＶＤ法
などで生成（図１２（ｂ））した後、周知のフォトリソ
技術を用いてキャパシタの第１の電極１２を形成する
（図１２（ｃ））。

【００１２】次にそのＮ形ポリシリコンからなる電極１
２を酸化してキャパシタ絶縁膜１３を形成（図１２
（ｄ））した後、Ｎ型ポリシリコン１４を生成し（図１
２（ｅ））、周知のフォトリソ技術によりキャパシタの
第２の電極１５を形成する（図１２（ｆ））。

【００１３】次にＣＭＯＳ領域のプロテクト酸化膜９を
剥離し（図１２（ｇ））ゲート酸化膜１６を形成する。

【００１４】次にＮ形ポリシリコン１７、シリサイド１
８を続けて生成し（図１３（ｈ））、周知のフォトリソ
技術を用いてゲート電極１９を形成（図１３（ｉ））し
た後、ＮＭＯＳ領域にフォトリソ技術を用いレジストマ
スク３１を形成し選択的にＮ形の拡散源となるイオンを
ゲート電極１９に対しセルフアライン的に注入する（図
１３（ｊ））。ＰＭＯＳ領域にも同様にしてＰ型の拡散
源となるイオンを注入した後、熱処理を行いそれぞれの
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層
２０を形成する（図１３（ｋ））。

【００１５】次にＣＶＤ酸化膜２１を生成し（図１３
（ｌ））、異方性エッチングを行い、ＭＯＳトランジス
タのゲート部にサイドウォール２２を形成する（図１３
（ｍ））。

【００１６】ＮＭＯＳ領域に周知のフォトリソ技術を用
いレジストマスク３２を形成し再度Ｎ形の拡散源となる
イオンをゲート電極のサイドウォール２２に対しセルフ
アライン的に注入する（図１３（ｎ））。ＰＭＯＳ領域
にも同様にしてＰ型の拡散源となるイオンを注入した
後、熱処理を行いソースおよびドレイン層２３を形成す
る（図１４（ｏ））。

【００１７】次いでＣＶＤ酸化膜２４を生成し周知のフ
ォトリソ技術を用いバイポーラ領域のエミッタ部に開口
部２５を設け（図１４（ｐ））、ポリシリコン２６を生
成し（図１４（ｑ））、フォトリソ技術によりエミッタ
部にポリシリコン電極２７を形成する（図１４
（ｒ））。

【００１８】さらにＣＶＤ酸化膜２８を生成した後、平
坦化のための熱処理を行い（同時にエミッタ拡散が行わ
れエミッタ層２９が形成される）（図１４（ｓ））。各
配線３０を形成して図１４（ｔ）に至る。

【００１９】

【発明が解決しようとする課題】しかしながら、前述し
た製造方法は、ＭＯＳ部あるいはＢｉＣＭＯＳ部とキャ
パシタ部とを別々に作製しているため、工程が非常に長
くなるという問題点がある。これを解決するためには、
各々の工程の共有化を図ることが有効な手段と考えられ
ている。

【００２０】従来のその共有化の考え方とその問題点
を、まず第１の従来例について述べる。

【００２１】例えば、キャパシタ１層目の電極とゲート
電極とを共有化する考えの場合、キャパシタ絶縁膜をシ
リサイド層の酸化で形成するが、そうするとその絶縁膜
中にシリサイドの金属を取り込むことになり、耐圧特性
が悪くなる。といってそのキャパシタ絶縁膜にＣＶＤ酸
化膜を使用すると、膜厚の均一性が悪く、薄い部分に電
解が集中するのでやはり耐圧特性が悪くなる。また、特
開平４−５４３８５号公報に開示されるようにＭＯＳ部
ゲート電極をポリシリコン単層のみにすると、耐圧特性
には支障ないが、ポリシリコン電極はシリサイド電極に
比べ抵抗値が高く、トランジスタの動作スピードが低下
する。

【００２２】また、２層構造のゲート電極のポリシリコ
ン部のみをキャパシタ電極と共有化する考えの場合、た
しかにポリシリコンを酸化してキャパシタ絶縁膜にでき
るが、ＭＯＳ部はその酸化膜をはがして、次のシリサイ
ド層をポリシリコンと接して２層にしなければならな
い。即ち、ＭＯＳ部のみに選択性を持たせる工程を要す
るため、工数削減とはならない。

【００２３】さらに、キャパシタ２層目の電極とゲート
電極を共有化する考えの場合、その共有化する電極の下
にはキャパシタ絶縁膜とゲート絶縁膜が既に存在してお
り、その両絶縁膜は熱酸化により形成されるため、選択
性を持たせてそれぞれ形成することはできない。つま
り、同時に酸化形成することになる。そうすると、Ｎ形
不純物を大量に含むキャパシタ１層目のポリシリコン電
極からのオートドーピングにより、ゲート酸化膜中にＮ
形不純物が取り込まれ、それが熱処理の際にゲート酸化
膜下のチャンネル領域に拡散し、チャンネル領域の電気
特性の制御ができなくなるという不具合が生じる。

【００２４】次に、第２の従来例についての前述した共
有化の考え方と問題点を述べる。

【００２５】まず、バイポーラトランジスタのエミッタ
ポリシリコンとキャパシタ１層目の電極とを共有化する
考えの場合、エミッタ層は浅く形成されるので、エミッ
タ形成後は熱処理はできない。周知のようにポリシリコ
ンを酸化して耐圧特性の良い酸化膜を得るためには高温
雰囲気中で酸化しなければならない。従って、前記のよ
うな共有化をすると、キャパシタ形成時の高温処理によ
りエミッタ層が深くなり、ベース層を突き抜けコレクタ
層と短絡してしまう。これを防ぐために、ベース層を深
くするとベース・コレクタ間の接合容量が増し、トラン
ジスタの動作スピードが低下する。

【００２６】次に、エミッタポリシリコンとキャパシタ
２層目の電極を共有化する場合を考えると、第２の従来
例に示したように、エミッタ形成はＭＯＳトランジスタ
形成時の高温処理を避けるため、ＭＯＳ形成工程より後
に行なわれる。また、キャパシタ１層目の電極形成とそ
れに続くキャパシタ絶縁膜の形成工程後、キャパシタ２
層目の電極形成までの間に熱酸化処理を入れると、キャ
パシタ絶縁膜の膜厚が所定厚より厚くなるため、そこへ
ゲート酸化を含むＭＯＳ工程を入れることはできない。
従って、ＭＯＳゲート酸化とゲート電極形成工程はキャ
パシタ１層目の電極形成に先駆けて行なわれる。そうす
ると、ゲート電極形成後にキャパシタ絶縁膜形成の熱処
理が行なわれ、ゲート電極上のシリサイド層の酸化が進
み下層のポリシリコンからのシリコンの吸い込みが多く
なり、シリサイドの高融点金属が下層のポリシリコンを
突き抜け易くなる。それがポリシリコン下のゲート酸化
膜に達した場合は耐圧劣化を生じる。

【００２７】この発明は、前述した素子特性の不具合を
きたすことなく、キャパシタ電極形成工程とＭＯＳ部あ
るいはＢｉＣＭＯＳ部形成工程とを共有化して、工数を
削減した製造方法を提供することを目的とする。

【００２８】

【課題を解決するための手段】本発明は前述の目的達成
のために、Ｎ形ポリシリコン層とその上に堆積したシリ
サイド層からなるゲート電極およびキャパシタ第１電極
を形成し、スパッタシリコン膜を酸化処理することによ
って得られた酸化膜をキャパシタ絶縁膜に用いるように
し、Ｎ形ポリシリコンでキャパシタ第２電極を形成する
ようにしたものである。

【００２９】

【作用】本発明は、前述したようにスパッタシリコン膜
を酸化処理することにより得られる酸化膜をキャパシタ
絶縁膜として用いるようにしたので、キャパシタの第１
あるいは第２電極形成工程とトランジスタ部のゲート電
極形成工程とを共有化でき、工数削減を図れるととも
に、キャパシタ絶縁膜あるいはゲート酸化膜の耐圧特性
劣化の問題も解消できる。

【００３０】

【実施例】図１ないし図２を用いてこの発明の第１の実
施例を示し、以下に説明する。なお、第１の従来例と同
一の部分については同じ符号を付与している。

【００３１】まず、図１（ａ）に示すように、従来同
様、Ｐ形シリコン基板１を用いＬＯＣＯＳ法によりフィ
ールド酸化膜２を設け、ＭＯＳ領域にゲート酸化膜７を
形成する。

【００３２】次に、１５０ｎｍの厚さのＮ形ポリシリコ
ン膜９と２６０ｎｍの厚さのシリサイド膜を１０を生成
（図１（ｂ））した後、周知のフォトリソ技術を用いて
ＭＯＳトランジスタ形成領域にトランジスタのゲートゲ
ート電極９１とフィールド酸化膜７上にキャパシタの第
１の電極（下部電極、以下同様）４１を形成する（図１
（ｃ））。

【００３３】次いで、ＭＯＳトランジスタのソース・ド
レイン形成のためのＮ形拡散源となるイオン例えば
Ｐ⁺ ，Ａｓ⁺ 等をゲート電極９１とフィールド酸化膜２
に対しセルフアライン的に注入する（図１（ｄ））。そ
の後、スパッタシリコン膜例えば２０ｎｍの厚さのアモ
ルファスシリコン膜１５を生成し（図１（ｅ））、それ
を熱処理雰囲気中で９５０℃、６０分の熱処理すること
によって４０ｎｍの厚さの熱酸化膜１６を得、同時にＭ
ＯＳトランジスタ部の不純物を活性化しソース・ドレイ
ン１１を形成する（図１（ｆ））。熱酸化膜１６はシリ
サイド金属を含まない膜であるから耐圧特性がよく、膜
厚分布がＣＶＤ酸化膜に比べてきわめてよいので、キャ
パシタ絶縁膜として良い材料となる。

【００３４】次に、Ｎ形ポリシリコン６を生成し（図２
（ｇ））、フォトリソ技術によりキャパシタの第２の電
極（上部電極、以下同様）６１を形成する（図２
（ｈ））。その後、ＣＶＤ酸化膜８１を生成して全面を
平坦化したのち（図２（ｉ））、周知のフォトリソ技術
によりソース・ドレインのコンタクト部１２及びゲート
コンタクト部１２２，キャパシタ電極コンタクト部１２
３を開口し（図２（ｊ））、各配線１３１〜１３３を形
成する。その断面図を（図２（ｈ））に示す。

【００３５】次に第２の実施例を図３ないし図４に示
す。

【００３６】まず図３（ａ）に示すようにＰ形シリコン
基板１を用いＬＯＣＯＳ法によりフィールド酸化膜２を
設け、ＭＯＳ領域にゲート酸化膜７を形成する。

【００３７】次に、１５０ｎｍの厚さのＮ形ポリシリコ
ン膜９と２６０ｎｍの厚さのシリサイド膜１０を生成
（図３（ｂ））した後、周知のフォトリソ技術を用いて
第１の実施例同様、ゲート電極９１とキャパシタの第１
の電極４１を形成する（図３（ｃ））。

【００３８】次いで、Ｐ⁺ イオンをゲート電極９１とフ
ィールド酸化膜２に対しセルフアライン的に注入する
（図３（ｄ））。

【００３９】次に、絶縁膜でサイドウォール１７を公知
のフォトリソ・エッチング技術でゲート電極９１とキャ
パシタ第１電極の側壁に形成しイオン注入マスク７１を
形成し、Ａｓ⁺ イオン注入を行い熱処理を経てソース・
ドレイン層１１の形成を完了する（図３（ｅ））。この
キャパシタの第１の電極４１の側壁にもサイドウォール
１７が形成されることは、後工程においてその上に形成
される第２の電極の曲率が小さくなり電極端の電界集中
を緩和するという副次的な効果がある。

【００４０】次にスパッタシリコン膜例えばアモルファ
スシリコン膜２０ｎｍの厚さを生成し、それを９５０℃
６０分酸化することによって４０ｎｍの厚さの熱酸化膜
１６を得る（図３（ｆ））。

【００４１】この熱処理膜１６の形成工程はソース・ド
レイン層形成のためのイオン注入の前に行ない、イオン
注入用マスク７１の形成を省くこともできる。これは熱
酸化膜１６をイオン注入用マスクとして使えるからであ
る。

【００４２】次に、Ｎ形ポリシリコン６を生成し（図４
（ｇ））、フォトリソ技術によりキャパシタの第２の電
極６１を形成する（図４（ｈ））。その後、ＣＶＤ酸化
膜８１を生成して全面を平坦化したのち（図４
（ｉ））、周知のフォトリソ技術によりソースドレイン
のコンタクト部１２及びゲートコンタクト部１２２，キ
ャパシタ電極コンタクト部１２３を開口し（図４
（ｉ））を形成する。その断面図を（図４（ｋ））に示
す。

【００４３】この第２の実施例の第１の実施例との違い
は前記サイドウォールを形成する点である。

【００４４】次に第３の実施例を図５ないし図６に示
す。まず、図５（ａ）に示すようにＰ形シリコン基板１
を用いＬＯＣＯＳ法によりフィールド酸化膜２を設け、
ＭＯＳ領域にゲート酸化膜７を形成する。

【００４５】次に１５０ｎｍの厚さのＮ形ポリシリコン
膜９と１００ｎｍの厚さのシリサイド膜１０を生成（図
５（ｂ））した後、周知のフォトリソ技術を用いてゲー
ト電極９１とキャパシタの第１の電極４１を形成する
（図５（ｃ））。

【００４６】次いで、Ｐ⁺ イオンをゲート電極９１とフ
ィールド酸化膜２に対しセルフアライン的に注入する
（図５（ｄ））。

【００４７】次にスパッタシリコン膜例えばアモルファ
スシリコン膜１５を２０ｎｍの厚さ生成（図５（ｅ））
し、それを熱処理で酸化することによってキャパシタ絶
縁膜となる厚さ４０ｎｍの酸化膜１６を得る。

【００４８】ＭＯＳ部においては、この酸化膜１６もし
くは酸化処理前のアモルファスシリコン膜１５をサイド
ウォールとしてセルフアライン的にＡｓ⁺ イオン注入を
行い熱処理を経てソース・ドレイン１１の形成を完了す
る（図５（ｆ））。これは０．５μｍレベル以下のデザ
インルールのトランジスタに対して要求されるサイドウ
ォールのサイズとして実用的なものであるため、共有化
が可能となる。

【００４９】次にＮ形ポリシリコン６を生成し（図６
（ｇ））、フォトリソ技術により、キャパシタの第２の
電極６１を形成する（図６（ｈ））。

【００５０】この第３の実施例の第２実施例との違い
は、サイドウォールとソース・ドレイン層形成工程にあ
る。

【００５１】その後、ＣＶＤ酸化膜８１を生成して全面
を平坦化したのち（図６（ｉ））、周知のフォトリソ技
術により、ソース・ドレインのコンタクト部１２及びゲ
ートコンタクト部１２２、キャパシタ電極コンタクト部
１２３を開口し（図６（ｉ））、その上から配線材を形
成し、フォトリソ技術によりソース・ドレイン配線１３
１及びゲート配線１３２、キャパシタ配線１３３を形成
する。その断面図を（図６（ｋ））に示す。

【００５２】図７ないし図８を用いてこの発明の第４の
実施例を示す。本実施例は第２の従来例に対応するもの
で、その第２の従来例と同一の部分については同じ符号
を付与している。

【００５３】図７（ａ）までの工程は第２の従来例の図
１（ａ）と同じである。

【００５４】まず、面方位（１００）、比抵抗が１０〜
２０ΩｃｍのＰ形シリコン基板１にシート抵抗３０Ω／
□のＮ型の埋込層２及びＰ型のアイソレーション層３を
形成し、次に比抵抗１０〜２０ΩｃｍのＮ型のエピタキ
シャル層４を１．６μｍの厚さに形成する。このエピタ
キシャル層中にＮウェル層５と素子間分離のためのＰウ
ェル層６をそれぞれ形成し、次に、バイポーラ素子形成
領域のコレクタコンタクト部にシート抵抗３０Ω／□の
コレクタシンカー７を形成する。

【００５５】次に、ＬＯＣＯＳ法により例えば７００ｎ
ｍのフィールド酸化膜８を設けた後、イオン注入のチャ
ンネリング防止用のプロテクト酸化膜９を例えば１００
ｎｍの厚さに形成し、周知のフォトリソ技術を用い、ベ
ース領域に選択的にイオン注入を例えば２５ｋｅＶのＢ
⁺ を１×１０¹³／ｃｍ² 行うことによりＰ型ベース層１
０を形成し、図７（ａ）となる。

【００５６】次に、ＣＭＯＳ領域のプロテクト酸化膜９
を剥離し（図７（ｂ））、例えば厚さ２０ｎｍのゲート
酸化膜１６を形成する。

【００５７】次に、Ｎ形ポリシリコン膜１７とシリサイ
ド膜１８をそれぞれ１５０ｎｍ，２５０ｎｍ生成（図７
（ｃ））した後、周知のフォトリソ技術を用いてゲート
電極１９とキャパシタの第１の電極４１を形成する（図
７（ｄ））。

【００５８】次いで、ＮＭＯＳ領域にフォトリソ技術を
用いてレジストマスク３１を形成し、選択的に３０ｋｅ
ＶＰ⁺ イオンを２×１０¹³／ｃｍ² ，ゲート電極１９に
対しセルフアライン的に注入する（図７（ｅ））。ＰＭ
ＯＳ領域にも同様にしてＰ型の拡散源となるＢＦ₂ ⁺ イ
オンを３０ｋｅＶで１×１０¹³／ｃｍ² 注入した後、熱
処理を行いそれぞれのＬＤＤ層２０を形成する（図７
（ｆ））。

【００５９】次に、ＣＶＤ酸化膜２１を例えば３６０ｎ
ｍ生成し（図７（ｇ））、異方性エッチングを行い、Ｍ
ＯＳトランジスタのゲート部９１側壁にサイドウォール
２２を、またキャパシタ１層目の第１電極部４１にサイ
ドウォール２２１をフォトリソ・エッチング技術で形成
する（図７（ｈ））。このキャパシタ電極のサイドウォ
ール２２１は後工程においてその上に形成される第２の
電極の曲率を小さくし電極端の電界集中を緩和するとい
う副次的な効果がある。

【００６０】次にＮＭＯＳ領域に周知のフォトリソ技術
を用いレジストマスク３２を形成し４０ｋｅＶ５×１０
¹⁵／ｃｍ² Ａｓ⁺ イオンをゲート電極のサイドウォール
２２に対しセルフアライン的に注入する。ＰＭＯＳ領域
にも同様にしてＰ型の拡散源となるＢＦ₂ ⁺ イオンを例
えば７０ｋｅＶで３×１０¹⁵／ｃｍ² 注入する（図８
（ｉ））。これは後にソースドレイン層を形成するため
のものである。

【００６１】その後、スパッタシリコン膜１３１例えば
アモルファスシリコン膜を２０ｎｍ生成し（図８
（ｊ））、ドライ酸素雰囲気中で９５０℃６０分の熱処
理することによってスパッタシリコン膜１３１を全て酸
化し４０ｎｍの厚さの熱酸化膜１３２を得、同時にＭＯ
Ｓトランジスタ部の不純物を活性化しソース・ドレイン
層２３を形成する（図８（ｋ））。熱酸化膜１３２はシ
リサイド金属を含まない膜であるから耐圧特性がよく、
キャパシタ絶縁膜として良い材料となる。また、ＭＯＳ
トランジスタのゲート電極の表面を被うため、シリサイ
ド層への下層のポリシリコン層からのシリコンの吸い込
みも少なく抑えられシリサイド金属突き抜けによるゲー
ト酸化膜の耐圧特性劣化の不具合も起こらない。

【００６２】次に、バイポーラトランジスタ領域のエミ
ッタ部に周知のフォトリソ技術を用いて窓２５を開け
（図８（ｌ））、Ｎ形ポリシリコン２６を生成し（図８
（ｍ））、フォトリソ技術により、キャパシタの第２の
電極１５とエミッタポリシリコン電極２７を形成する
（図８（ｎ））。

【００６３】その後、ＣＶＤ酸化膜２８を生成して、平
坦化熱処理を行う。同時にエミッタポリシリコン電極２
７からＮ型不純物たとえばＰ（燐）が熱拡散されてエミ
ッタ層２９が形成される（図８（ｏ））。

【００６４】その後、各配線３０を形成する。その断面
図を（図８（ｐ））に示す。

【００６５】

【発明の効果】以上説明したように本発明によれば、ス
パッタシリコン膜を酸化処理することにより得られる酸
化膜をキャパシタ絶縁膜として用いるようにしたので、
第１ないし第３の実施例および第４の実施例に対しそれ
ぞれ以下に述べる効果がある。まず第１ないし第３の実
施例では、ＭＯＳトランジスタのゲート電極とキャパシ
タの第１の電極の形成工程を共有化する際に避けられな
かったキャパシタ絶縁膜の耐圧劣化の問題を解決するこ
とができ、さらにキャパシタの第２の電極とソース・ド
レインの電極の形成工程も共有化できるため、従来の方
法に比べてマスク合せ２工程分の工数削減ができる。

【００６６】またＬＤＤ構造のＭＯＳトランジスタを用
いる場合は、その共有化工程においてキャパシタ側壁に
もサイドウォールが形成されるため、キャパシタ電極端
の電界集中を緩和することができる。

【００６７】さらにスパッタシリコン膜およびそれから
得られた酸化膜を形成する工程を、キャパシタ絶縁膜と
ＬＤＤ構造のＭＯＳトランジスタのゲートサイドウォー
ルの形成工程として共有化し、工数を削減することもで
きる。

【００６８】第４の実施例においては、スパッタシリコ
ン膜がゲート電極を被覆するため、その直後のキャパシ
タ絶縁膜形成のための高温酸化処理に際してＭＯＳトラ
ンジスタのゲート電極で起こるポリシリコン層からシリ
サイド層へのシリコンの吸い込みも少なく抑えられシリ
サイド金属突き抜けによるゲート酸化膜の耐圧特性劣化
を防止できる。

【００６９】これによりキャパシタ絶縁膜形成のための
高温酸化工程をＭＯＳトランジスタのゲート電極形成後
に行えるため、次のキャパシタ第２層目の電極とエミッ
タポリシリコンの形成工程の共有化が可能となりキャパ
シタ用のマスク工程を削減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造工程説明図（その
１）

【図２】本発明の第１の実施例の製造工程説明図（その
２）

【図３】本発明の第２の実施例の製造工程説明図（その
１）

【図４】本発明の第２の実施例の製造工程説明図（その
２）

【図５】本発明の第３の実施例の製造工程説明図（その
１）

【図６】本発明の第３の実施例の製造工程説明図（その
２）

【図７】本発明の第４の実施例の製造工程説明図（その
１）

【図８】本発明の第４の実施例の製造工程説明図（その
２）

【図９】第１の従来例の製造工程説明図（その１）

【図１０】第１の従来例の製造工程説明図（その２）

【図１１】第１の従来例の製造工程説明図（その３）

【図１２】第２の従来例の製造工程説明図（その１）

【図１３】第２の従来例の製造工程説明図（その２）

【図１４】第２の従来例の製造工程説明図（その３）

【符号の説明】 １ 基板 ２ フィールド酸化膜 ７ ゲート酸化膜 ８ ポリシリコン膜 １０ シリサイド膜 １５ アモルファスシリコン膜 １６ 熱酸化膜 ４１ キャパシタ第１電極 ６１ キャパシタ第２電極 ８１ ＣＶＤ酸化膜 ９１ ゲート電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】 キャパシタとＭＯＳトランジタとを同一
   半導体基板上に有する半導体装置の製造方法として、
   （ａ）半導体基板上の所定領域に、フィールド絶縁膜と
   前記トランジスタのゲート絶縁膜となる絶縁膜を形成
   し、その上に第１の導電性膜、さらにその上に高融点金
   属シリサイド膜を形成する工程と、（ｂ）前記第１の導
   電性膜と高融点金属シリサイド膜との積層膜をパターニ
   ングして、該積層膜によるトランジスタのゲート電極を
   所定領域に形成するとともに、前記フィールド絶縁膜上
   に前記積層膜によるキャパシタの下部電極を形成する工
   程と、（ｃ）少なくとも、前記キャパシタ下部電極上に
   シリコン膜を生成し、該シリコン膜を熱処理により絶縁
   膜にする工程と、（ｄ）前記絶縁膜上に第２の導電性膜
   でキャパシタの上部電極を形成する工程とを含むことを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の（ｂ）項までの工程を施
   した後、前記ゲート電極とキャパシタ下部電極の側壁に
   絶縁膜によるサイドウォールを同時に形成し、その後、
   請求項１記載の（ｃ）項以降の工程を施す製法を含むこ
   とを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項１記載の（ｂ）項までの工程を施
   した後、第１の不純物を注入して前記トランジスタのソ
   ース・ドレイン層としての第１の層を形成し、次いで全
   面にシリコン膜を形成して、それを熱処理により絶縁膜
   にすること、および第２の不純物を注入して前記トラン
   ジスタのソース・ドレイン層としての第２の層を形成す
   ることとを行なった後、請求項１記載の（ｄ）項の工程
   を施す製法を含むことを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 キャパシタとＭＯＳトランジスタを同一
   半導体基板上に含むＢｉＣＭＯＳ型半導体装置の製造方
   法として、（ａ）半導体基板上に、フィールド絶縁膜を
   形成し、バイポーラトランジスタ形成領域にそのベース
   層を不純物注入により形成する工程と、（ｂ）ＭＯＳト
   ランジスタ形成領域にそのトランジスタのゲート絶縁膜
   となる第１の絶縁膜を形成する工程と、（ｃ）前記フィ
   ールド絶縁膜とゲート絶縁膜上に、第１の導電性膜、さ
   らにその上に高融点金属シリサイド膜を積層させ、該積
   層膜をパターニングして前記トランジスタのゲート電極
   とキャパシタの下部電極とを前記積層膜により形成する
   工程と、（ｄ）前記ゲート電極とキャパシタ下部電極の
   各側壁に、第２の絶縁膜によりサイドウォールを同時に
   形成する工程と、（ｅ）少なくとも、前記キャパシタ下
   部電極とＭＯＳトランジスタのゲート電極との上に、シ
   リコン膜を生成してそれを熱処理によりキャパシタ絶縁
   膜となる第３の絶縁膜とする工程と、（ｆ）前記バイポ
   ーラトランジスタ形成領域に、該トランジスタのエミッ
   タコンタクト部形成のための開口部を形成する工程と、
   （ｇ）前記エミッタコンタクト部形成用開口部とキャパ
   シタ形成領域上に、第２の導電性膜によりバイポーラト
   ランジスタのエミッタ電極とキャパシタ上部電極とを形
   成する工程とを含むことを特徴とする半導体装置の製造
   方法。
5. 【請求項５】 ＭＯＳトランジスタとキャパシタとを同
   一半導体基板上に有する半導体装置において、前記ＭＯ
   Ｓトランジスタのゲート電極とキャパシタの下部電極と
   が、ともに導電性膜と高融点金属膜との積層膜から成
   り、少なくとも前記キャパシタ下部電極の側壁に絶縁膜
   による上端部が丸みをおびた形状のサイドウォールが設
   けられており、該サイドウォールを含む前記キャパシタ
   下部電極上にキャパシタ絶縁膜、およびキャパシタ上部
   電極が設けられていることを特徴とする半導体装置。