JPH09181197A - Ｃｍｏｓアナログ半導体装置及びその製造方法 - Google Patents
Ｃｍｏｓアナログ半導体装置及びその製造方法Info
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- JPH09181197A JPH09181197A JP8328172A JP32817296A JPH09181197A JP H09181197 A JPH09181197 A JP H09181197A JP 8328172 A JP8328172 A JP 8328172A JP 32817296 A JP32817296 A JP 32817296A JP H09181197 A JPH09181197 A JP H09181197A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】ポリシリコンを選択酸化して半導体装置の導電
領域と絶縁領域を一緒に形成して、半導体装置のメタル
ステップカバレッジを改善し、配線不良及びクラックを
減らして収率向上及び信頼性を向上し得るＣＭＯＳアナ
ログ半導体装置及びその製造方法を提供しようとするも
のである。 【解決手段】半導体基板２０１のｐウェル２０２及びｎ
ウェル２０３領域に形成するｎ及びｐ形ＭＯＳ電界効果
トランジスタのソース領域２５３、２５７及びドレイン
領域２５４、２５８や、前記半導体基板２０１上のフィ
ルド絶縁層２０４上に形成したキャパシタの下部電極２
２５等を、コンタクトホール内に設けた導電層２４１〜
２４５を介して電極配線用の金属層２８０に接続する。
領域と絶縁領域を一緒に形成して、半導体装置のメタル
ステップカバレッジを改善し、配線不良及びクラックを
減らして収率向上及び信頼性を向上し得るＣＭＯＳアナ
ログ半導体装置及びその製造方法を提供しようとするも
のである。 【解決手段】半導体基板２０１のｐウェル２０２及びｎ
ウェル２０３領域に形成するｎ及びｐ形ＭＯＳ電界効果
トランジスタのソース領域２５３、２５７及びドレイン
領域２５４、２５８や、前記半導体基板２０１上のフィ
ルド絶縁層２０４上に形成したキャパシタの下部電極２
２５等を、コンタクトホール内に設けた導電層２４１〜
２４５を介して電極配線用の金属層２８０に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳアナログ
半導体装置及びその製造方法に係るもので、詳しくは、
ポリシリコン等を選択酸化して前記半導体装置の導電領
域及び絶縁領域を一緒に形成する単純な工程により、半
導体装置のメタルステップカバレッジ（Stepcoverage）
を改善すると共に配線不良及びクラックを減らし、収率
及び信頼性を向上し得るＣＭＯＳアナログ半導体装置及
びその製造方法に関するものである。
半導体装置及びその製造方法に係るもので、詳しくは、
ポリシリコン等を選択酸化して前記半導体装置の導電領
域及び絶縁領域を一緒に形成する単純な工程により、半
導体装置のメタルステップカバレッジ（Stepcoverage）
を改善すると共に配線不良及びクラックを減らし、収率
及び信頼性を向上し得るＣＭＯＳアナログ半導体装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＣＭＯＳ（Complimentary Metal
Oxide Semicoductor）アナログ半導体装置においては、
図５に示すように、半導体基板１０１と、該半導体基板
１０１上の所定領域に不純物を注入して形成されたｐウ
ェル１０２及びｎウェル１０３と、それらｐウェル１０
２とｎウェル１０３との接合部の上部並びに、それらウ
ェル１０２、１０３領域を除外した前記半導体基板１０
１上に夫々形成されたフィルド絶縁層１０４と、前記ｐ
ウェル１０２領域に形成されたｎ形ＭＯＳ電界効果トラ
ンジスタ（以下、ｎ形ＭＯＳＦＥＴと称する）１０５
と、前記ｎウェル１０３領域に形成されたｐ形ＭＯＳ電
界効果トランジスタ（以下、ｐ形ＭＯＳＦＥＴと称す
る）１０６と、前記フィルド絶縁層１０４上に形成され
たキャパシタ１０８及び抵抗素子（register；図示され
ず）と、から構成されていた。
Oxide Semicoductor）アナログ半導体装置においては、
図５に示すように、半導体基板１０１と、該半導体基板
１０１上の所定領域に不純物を注入して形成されたｐウ
ェル１０２及びｎウェル１０３と、それらｐウェル１０
２とｎウェル１０３との接合部の上部並びに、それらウ
ェル１０２、１０３領域を除外した前記半導体基板１０
１上に夫々形成されたフィルド絶縁層１０４と、前記ｐ
ウェル１０２領域に形成されたｎ形ＭＯＳ電界効果トラ
ンジスタ（以下、ｎ形ＭＯＳＦＥＴと称する）１０５
と、前記ｎウェル１０３領域に形成されたｐ形ＭＯＳ電
界効果トランジスタ（以下、ｐ形ＭＯＳＦＥＴと称す
る）１０６と、前記フィルド絶縁層１０４上に形成され
たキャパシタ１０８及び抵抗素子（register；図示され
ず）と、から構成されていた。
【０００３】前記ｎ形ＭＯＳＦＥＴ１０５においては、
前記ｐウェル１０２領域上所定領域に形成されたゲート
絶縁層１０７と、該ゲート絶縁層１０７上にポリシリコ
ン層１１１及びシリサイド層１２１の積層構造に形成さ
れたゲート電極１２０と、該ゲート電極１２０両側のｐ
ウェル１０２内に所定深さだけ形成された低濃度ドーピ
ング（Lightly Doped Drain ；以下、ＬＤＤと称する）
領域１５１、１５２を包含したソース及びドレイン領域
１５３、１５４と、前記ゲート絶縁層１０７及びゲート
電極１２０の両方側壁に形成された側壁スペーサ１６０
と、該側壁スペーサ１６０を包含するゲート電極１２０
上及びフィルド絶縁層１０４上に低温酸化膜（Low Temp
erature Oxide ；以下、’ＬＴＯ’と称する）とＢＰＳ
Ｇ（Boro-Phospho-Silicate Glass ）膜とが順次蒸着さ
れて形成された絶縁層１７０と、該絶縁層１７０上に形
成されて前記ソース及びドレイン領域１５３、１５４と
のコンタクトを形成すると共に電極配線を形成する金属
層１８０と、を備えていた。そして、前記ｎウェル１０
３上に形成されたｐ形ＭＯＳＦＥＴ１０６は前記ｎ形Ｍ
ＯＳＦＥＴ１０５と同様の構造を有する。
前記ｐウェル１０２領域上所定領域に形成されたゲート
絶縁層１０７と、該ゲート絶縁層１０７上にポリシリコ
ン層１１１及びシリサイド層１２１の積層構造に形成さ
れたゲート電極１２０と、該ゲート電極１２０両側のｐ
ウェル１０２内に所定深さだけ形成された低濃度ドーピ
ング（Lightly Doped Drain ；以下、ＬＤＤと称する）
領域１５１、１５２を包含したソース及びドレイン領域
１５３、１５４と、前記ゲート絶縁層１０７及びゲート
電極１２０の両方側壁に形成された側壁スペーサ１６０
と、該側壁スペーサ１６０を包含するゲート電極１２０
上及びフィルド絶縁層１０４上に低温酸化膜（Low Temp
erature Oxide ；以下、’ＬＴＯ’と称する）とＢＰＳ
Ｇ（Boro-Phospho-Silicate Glass ）膜とが順次蒸着さ
れて形成された絶縁層１７０と、該絶縁層１７０上に形
成されて前記ソース及びドレイン領域１５３、１５４と
のコンタクトを形成すると共に電極配線を形成する金属
層１８０と、を備えていた。そして、前記ｎウェル１０
３上に形成されたｐ形ＭＯＳＦＥＴ１０６は前記ｎ形Ｍ
ＯＳＦＥＴ１０５と同様の構造を有する。
【０００４】又、ＭＯＳＦＥＴ素子の一側のフィルド絶
縁層１０４上に形成されたキャパシタ１０８及び抵抗
（図示されず）においては、前記フィルド絶縁層１０４
上にポリシリコン層１１３とシリサイド層１２３の積層
構造に形成された下部電極１２５と、該下部電極１２５
上の所定領域に形成された絶縁層１３０と、該絶縁層１
３０上所定領域に形成された上部電極１４０と、前記下
部電極１２５及び上部電極１４０上にコンタクト領域が
露出するようにＬＴＯ膜及びＢＰＳＧ膜が順次蒸着形成
された絶縁層１７０と、前記下部電極１２５のシリサイ
ド層１２３とのコンタクトを形成すると共に、下部電極
配線を形成する金属層１８０と、前記上部電極１４０上
に形成された抵抗素子（図示されず）と、該抵抗とのコ
ンタクトを形成すると共に上部電極配線を形成する金属
層１８０と、を備えていた。
縁層１０４上に形成されたキャパシタ１０８及び抵抗
（図示されず）においては、前記フィルド絶縁層１０４
上にポリシリコン層１１３とシリサイド層１２３の積層
構造に形成された下部電極１２５と、該下部電極１２５
上の所定領域に形成された絶縁層１３０と、該絶縁層１
３０上所定領域に形成された上部電極１４０と、前記下
部電極１２５及び上部電極１４０上にコンタクト領域が
露出するようにＬＴＯ膜及びＢＰＳＧ膜が順次蒸着形成
された絶縁層１７０と、前記下部電極１２５のシリサイ
ド層１２３とのコンタクトを形成すると共に、下部電極
配線を形成する金属層１８０と、前記上部電極１４０上
に形成された抵抗素子（図示されず）と、該抵抗とのコ
ンタクトを形成すると共に上部電極配線を形成する金属
層１８０と、を備えていた。
【０００５】このとき、前記下部電極１２５のシリサイ
ド層１２３上及び抵抗素子上に夫々形成された金属層１
８０は同様な工程により形成された電極配線である。こ
のように構成されたＣＭＯＳアナログ半導体装置の製造
方法に対し説明する。先ず、図６（Ａ）に示すように、
半導体基板１０１上にＣＭＯＳ素子を形成するためｐウ
ェル領域及びｎウェル領域を夫々定めた後、ｐ形及びｎ
形のドープ剤をイオン注入してダブルウェル(double we
ll：ｐウェル１０２及びｎウェル１０３）を形成する。
その後、それらｐウェル１０２とｎウェル１０３との接
合部の上部並びにそれら各ウェル１０２、１０３領域を
除外した半導体基板１０１上にフィルド絶縁層１０４を
夫々形成して、素子分離領域が定められる。以後、前記
半導体基板１０１のｐウェル１０２及びｎウェル１０３
上に酸化膜のようなゲート絶縁層１０７を形成し、前記
ｐウェル１０２及びｎウェル１０３とフィルド絶縁層１
０４とを包含した前記半導体基板１０１上にポリシリコ
ン膜及びシリサイド膜を蒸着した後写真食刻工程を施し
パターニングして、ポリシリコン層１１１、１１２及び
シリサイド層１２１、１２２の積層構造に形成されたゲ
ート電極１２０、１２４並びに、ｎウェル１０３の右側
のフィルド絶縁層１０４上にポリシリコン層１１３及び
シリサイド層１２３の積層構造に形成されたキャパシタ
の下部電極１２５を夫々形成する。
ド層１２３上及び抵抗素子上に夫々形成された金属層１
８０は同様な工程により形成された電極配線である。こ
のように構成されたＣＭＯＳアナログ半導体装置の製造
方法に対し説明する。先ず、図６（Ａ）に示すように、
半導体基板１０１上にＣＭＯＳ素子を形成するためｐウ
ェル領域及びｎウェル領域を夫々定めた後、ｐ形及びｎ
形のドープ剤をイオン注入してダブルウェル(double we
ll：ｐウェル１０２及びｎウェル１０３）を形成する。
その後、それらｐウェル１０２とｎウェル１０３との接
合部の上部並びにそれら各ウェル１０２、１０３領域を
除外した半導体基板１０１上にフィルド絶縁層１０４を
夫々形成して、素子分離領域が定められる。以後、前記
半導体基板１０１のｐウェル１０２及びｎウェル１０３
上に酸化膜のようなゲート絶縁層１０７を形成し、前記
ｐウェル１０２及びｎウェル１０３とフィルド絶縁層１
０４とを包含した前記半導体基板１０１上にポリシリコ
ン膜及びシリサイド膜を蒸着した後写真食刻工程を施し
パターニングして、ポリシリコン層１１１、１１２及び
シリサイド層１２１、１２２の積層構造に形成されたゲ
ート電極１２０、１２４並びに、ｎウェル１０３の右側
のフィルド絶縁層１０４上にポリシリコン層１１３及び
シリサイド層１２３の積層構造に形成されたキャパシタ
の下部電極１２５を夫々形成する。
【０００６】次いで、図６（Ｂ）に示すように、キャパ
シタの下部電極１２５を包含した前記半導体基板１０１
上に酸化膜及びポリシリコン層を順次蒸着した後、パタ
ーニングして絶縁層１３０と上部電極１４０を夫々形成
する。このとき、前記ポリシリコン層を用いて抵抗素子
（図示されず）を形成する。そして、前記絶縁層１３０
及び上部電極１４０は下部電極１２５よりも小さく形成
されるが、その理由は下部電極１２５のコンタクト領域
を確保するためである。
シタの下部電極１２５を包含した前記半導体基板１０１
上に酸化膜及びポリシリコン層を順次蒸着した後、パタ
ーニングして絶縁層１３０と上部電極１４０を夫々形成
する。このとき、前記ポリシリコン層を用いて抵抗素子
（図示されず）を形成する。そして、前記絶縁層１３０
及び上部電極１４０は下部電極１２５よりも小さく形成
されるが、その理由は下部電極１２５のコンタクト領域
を確保するためである。
【０００７】次いで、図７（Ａ）に示すように、前記半
導体基板１０１のｐウェル１０２及びｎウェル１０３領
域上に残存するゲート絶縁層１０７を食刻して除去し、
前記ｐウェル１０２及びｎウェル１０３領域内に前記ゲ
ート電極１２０、１２４をマスクとして自己整合方式に
より不純物を注入してＬＤＤ領域１５１、１５２、１５
５、１５６を形成する。その後、前記ゲート電極１２
０、１２４の両方側壁に側壁スペーサ１６０を夫々形成
し、前記ゲート電極１２０、１２４及び側壁スペーサ１
６０をマスクとして自己整合方式により前記ｐウェル及
びｎウェル１０２、１０３領域内にソース及びドレイン
領域１５３、１５４、１５７、１５８を夫々形成する。
導体基板１０１のｐウェル１０２及びｎウェル１０３領
域上に残存するゲート絶縁層１０７を食刻して除去し、
前記ｐウェル１０２及びｎウェル１０３領域内に前記ゲ
ート電極１２０、１２４をマスクとして自己整合方式に
より不純物を注入してＬＤＤ領域１５１、１５２、１５
５、１５６を形成する。その後、前記ゲート電極１２
０、１２４の両方側壁に側壁スペーサ１６０を夫々形成
し、前記ゲート電極１２０、１２４及び側壁スペーサ１
６０をマスクとして自己整合方式により前記ｐウェル及
びｎウェル１０２、１０３領域内にソース及びドレイン
領域１５３、１５４、１５７、１５８を夫々形成する。
【０００８】次いで、図７（Ｂ）に示すように、半導体
基板１０１上全面に表面平坦化及び絶縁のためＬＴＯ膜
及びＢＰＳＧ膜を順次蒸着して絶縁層１７０を形成した
後、写真食刻法により前記ｎ形ＭＯＳＦＥＴ１０５及び
ｐ形ＭＯＳＦＥＴ１０６のソース及びドレイン領域１５
３、１５４、１５７、１５８が露出されるように前記絶
縁層１７０をパターニングしてコンタクトホールを形成
する。以後、該絶縁層１７０を包含した半導体基板１０
１上にアルミニウム膜を蒸着した後選択食刻して金属層
１８０を形成し、従来のＣＭＯＳアナログ半導体装置が
完成される。
基板１０１上全面に表面平坦化及び絶縁のためＬＴＯ膜
及びＢＰＳＧ膜を順次蒸着して絶縁層１７０を形成した
後、写真食刻法により前記ｎ形ＭＯＳＦＥＴ１０５及び
ｐ形ＭＯＳＦＥＴ１０６のソース及びドレイン領域１５
３、１５４、１５７、１５８が露出されるように前記絶
縁層１７０をパターニングしてコンタクトホールを形成
する。以後、該絶縁層１７０を包含した半導体基板１０
１上にアルミニウム膜を蒸着した後選択食刻して金属層
１８０を形成し、従来のＣＭＯＳアナログ半導体装置が
完成される。
【０００９】
【発明が解決しようとする課題】然るに、現在、半導体
素子のサブマイクロ（sub micron）級の微細化に伴
い、コンタクトサイズの縮小は縦横比（aspect ratio）
の増加を招来しており、それで、従来このようなＣＭＯ
Ｓアナログ半導体装置においても同様に、複数のコンタ
クト中キャパシタの下部電極に接続されるコンタクト部
分を拡大してみると、コンタクトホールを中心にして素
子上に蒸着された金属層１８０は前記コンタクトホール
の内部で均一に蒸着されず（図８参照）、メタルのステ
ップカバレッジが不良になって、配線不良及び信頼性が
低下するという問題点があった。このため、最近、選択
的ＣＶＤ法を用いているが、工程が複雑で高価な装備を
必要とする問題点があった。
素子のサブマイクロ（sub micron）級の微細化に伴
い、コンタクトサイズの縮小は縦横比（aspect ratio）
の増加を招来しており、それで、従来このようなＣＭＯ
Ｓアナログ半導体装置においても同様に、複数のコンタ
クト中キャパシタの下部電極に接続されるコンタクト部
分を拡大してみると、コンタクトホールを中心にして素
子上に蒸着された金属層１８０は前記コンタクトホール
の内部で均一に蒸着されず（図８参照）、メタルのステ
ップカバレッジが不良になって、配線不良及び信頼性が
低下するという問題点があった。このため、最近、選択
的ＣＶＤ法を用いているが、工程が複雑で高価な装備を
必要とする問題点があった。
【００１０】本発明の目的は、半導体装置のステップカ
バレッジを向上し、素子の配線不良及びクラック発生を
防止して、収率及び信頼性を向上し得るＣＭＯＳアナロ
グ半導体素子及びその製造方法を提供しようとするもの
である。
バレッジを向上し、素子の配線不良及びクラック発生を
防止して、収率及び信頼性を向上し得るＣＭＯＳアナロ
グ半導体素子及びその製造方法を提供しようとするもの
である。
【００１１】
【課題を解決するための手段】このような本発明に係る
ＣＭＯＳアナログ半導体装置は、ｐウェル及びｎウェル
を有した素子領域と、フィルド絶縁層により形成された
素子分離領域を有した半導体基板と、前記ｐウェル領域
とｎウェル領域にそれぞれ形成されるｎ及びｐＭＯＳ電
界効果トランジスタと、前記素子分離領域に形成される
キャパシタ及び抵抗を備えたＣＭＯＳアナログ半導体装
置であって、前記各電界効果トランジスタ及び前記キャ
パシタの電極配線用コンタクトホール部に、導電層を形
成し、該導電層を介して前記各電界効果トランジスタの
ソース及びドレイン領域及びキャパシタの下部電極と配
線用金属層とを接続する構成とした。
ＣＭＯＳアナログ半導体装置は、ｐウェル及びｎウェル
を有した素子領域と、フィルド絶縁層により形成された
素子分離領域を有した半導体基板と、前記ｐウェル領域
とｎウェル領域にそれぞれ形成されるｎ及びｐＭＯＳ電
界効果トランジスタと、前記素子分離領域に形成される
キャパシタ及び抵抗を備えたＣＭＯＳアナログ半導体装
置であって、前記各電界効果トランジスタ及び前記キャ
パシタの電極配線用コンタクトホール部に、導電層を形
成し、該導電層を介して前記各電界効果トランジスタの
ソース及びドレイン領域及びキャパシタの下部電極と配
線用金属層とを接続する構成とした。
【００１２】かかる構成では、各ＭＯＳ電界効果トラン
ジスタのソース及びドレイン電極やキャパシタの下部電
極は、コンタクトホール部に形成した導電層を介在して
金属層と電気的に接続される。このため、金属層のステ
ップカバレッジを改善できる。請求項２記載の発明で
は、具体的に、前記各ＭＯＳ電界効果トランジスタは、
対応するウェル領域上に形成されるゲート電極と、該ゲ
ート電極両方側のウェル内に形成された前記ソース及び
ドレイン領域と、前記ゲート電極の両方側壁と上面及び
前記フィルド絶縁層上に形成された第１絶縁層と、前記
ゲート電極の両方側の前記ソース及びドレイン領域の所
定領域上の前記コンタクトホール部を除いて前記第１絶
縁層上に形成された第２絶縁層と、前記コンタクトホー
ル部に形成されて前記ソース及びドレイン領域に接触す
る前記導電層と、前記導電層に接触する前記金属層と
を、それぞれ備える構成であり、前記キャパシタは、前
記半導体基板のフィルド絶縁層上に形成された下部電極
と、該下部電極を包含したフィルド絶縁層上に下部電極
の前記コンタクトホール部を除いて形成された前記第１
絶縁層と、該第１絶縁層上の前記コンタクトホール部を
除外した下部電極上面のみに形成された上部電極と、前
記コンタクトホール部に形成する前記導電層と、前記第
１絶縁層上に形成されて前記導電層と上部電極とを絶縁
させる前記第２絶縁層と、前記導電層と接触する前記金
属層とを備えた構成される。
ジスタのソース及びドレイン電極やキャパシタの下部電
極は、コンタクトホール部に形成した導電層を介在して
金属層と電気的に接続される。このため、金属層のステ
ップカバレッジを改善できる。請求項２記載の発明で
は、具体的に、前記各ＭＯＳ電界効果トランジスタは、
対応するウェル領域上に形成されるゲート電極と、該ゲ
ート電極両方側のウェル内に形成された前記ソース及び
ドレイン領域と、前記ゲート電極の両方側壁と上面及び
前記フィルド絶縁層上に形成された第１絶縁層と、前記
ゲート電極の両方側の前記ソース及びドレイン領域の所
定領域上の前記コンタクトホール部を除いて前記第１絶
縁層上に形成された第２絶縁層と、前記コンタクトホー
ル部に形成されて前記ソース及びドレイン領域に接触す
る前記導電層と、前記導電層に接触する前記金属層と
を、それぞれ備える構成であり、前記キャパシタは、前
記半導体基板のフィルド絶縁層上に形成された下部電極
と、該下部電極を包含したフィルド絶縁層上に下部電極
の前記コンタクトホール部を除いて形成された前記第１
絶縁層と、該第１絶縁層上の前記コンタクトホール部を
除外した下部電極上面のみに形成された上部電極と、前
記コンタクトホール部に形成する前記導電層と、前記第
１絶縁層上に形成されて前記導電層と上部電極とを絶縁
させる前記第２絶縁層と、前記導電層と接触する前記金
属層とを備えた構成される。
【００１３】また、請求項３記載の発明では、前記キャ
パシタの下部電極上に形成された第１絶縁層の所定部位
が、当該キャパシタの誘電体に用いられるようにした。
かかる構成では、第１絶縁層の形成とと同時にキャパシ
タの誘電体が形成される。請求項４記載の発明では、前
記第１絶縁層は、具体的に酸化膜（ＳｉＯ２）である。
パシタの下部電極上に形成された第１絶縁層の所定部位
が、当該キャパシタの誘電体に用いられるようにした。
かかる構成では、第１絶縁層の形成とと同時にキャパシ
タの誘電体が形成される。請求項４記載の発明では、前
記第１絶縁層は、具体的に酸化膜（ＳｉＯ２）である。
【００１４】請求項５記載の発明では、前記第２絶縁層
は、ポリシリコン酸化物である。かかる構成では、ポリ
シリコンを選択酸化することで、導電層と同時に第２絶
縁層が形成される。請求項６記載の発明では、具体的に
は、前記導電層は、ポリシリコンにより形成した。
は、ポリシリコン酸化物である。かかる構成では、ポリ
シリコンを選択酸化することで、導電層と同時に第２絶
縁層が形成される。請求項６記載の発明では、具体的に
は、前記導電層は、ポリシリコンにより形成した。
【００１５】かかる構成では、選択酸化処理を行うこと
で、第２絶縁層と同時に導電層を形成することが可能で
ある。本発明のＣＭＯＳアナログ半導体装置の製造方法
においては、半導体基板の素子領域にｐ、ｎウェルを夫
々形成する工程と、前記ｐ、ｎウェル上の所定領域にゲ
ート電極を夫々形成し、前記フィルド領域上にキャパシ
タ下部電極を形成する工程と、前記ゲート電極の夫々の
両方側壁と上面、及び前記キャパシタ下部電極上の所定
領域に第１絶縁層を形成する工程と、前記第１絶縁層を
形成した半導体基板上に導電層を形成し、該導電層上に
窒化層を形成する工程と、前記窒化層をマスクとして露
出された導電層だけを選択的に酸化させて第２絶縁層を
形成する工程と、マスクされた導電層が露出されるよう
に前記パターニングされた窒化層を食刻して除去する工
程と、前記第２絶縁層をマスクとして前記非酸化の導電
層を介して前記半導体基板のｐ、ｎウェル内に高濃度イ
オン注入を施して高濃度ソース及びドレイン領域を形成
する工程と、前記非酸化の導電層上に金属層を形成する
工程と、を順次行ってなることを特徴とする。
で、第２絶縁層と同時に導電層を形成することが可能で
ある。本発明のＣＭＯＳアナログ半導体装置の製造方法
においては、半導体基板の素子領域にｐ、ｎウェルを夫
々形成する工程と、前記ｐ、ｎウェル上の所定領域にゲ
ート電極を夫々形成し、前記フィルド領域上にキャパシ
タ下部電極を形成する工程と、前記ゲート電極の夫々の
両方側壁と上面、及び前記キャパシタ下部電極上の所定
領域に第１絶縁層を形成する工程と、前記第１絶縁層を
形成した半導体基板上に導電層を形成し、該導電層上に
窒化層を形成する工程と、前記窒化層をマスクとして露
出された導電層だけを選択的に酸化させて第２絶縁層を
形成する工程と、マスクされた導電層が露出されるよう
に前記パターニングされた窒化層を食刻して除去する工
程と、前記第２絶縁層をマスクとして前記非酸化の導電
層を介して前記半導体基板のｐ、ｎウェル内に高濃度イ
オン注入を施して高濃度ソース及びドレイン領域を形成
する工程と、前記非酸化の導電層上に金属層を形成する
工程と、を順次行ってなることを特徴とする。
【００１６】請求項８記載の発明では、前記窒化層を除
去する工程以後に、前記第２絶縁層及び非酸化の導電層
を平坦化する工程が追加行われることを特徴とする。か
かる構成では、金属層の形成面がより平坦化できる。前
記平坦化工程は、請求項９記載のように、第２絶縁層部
と非酸化の導電層部が同じ高さに除去されて平坦化され
るように全面食刻を行うようにする。
去する工程以後に、前記第２絶縁層及び非酸化の導電層
を平坦化する工程が追加行われることを特徴とする。か
かる構成では、金属層の形成面がより平坦化できる。前
記平坦化工程は、請求項９記載のように、第２絶縁層部
と非酸化の導電層部が同じ高さに除去されて平坦化され
るように全面食刻を行うようにする。
【００１７】また、請求項１０記載のように、非酸化の
導電層部が第２絶縁層部よりも多く除去されるように全
面食刻するようにしてもよい。請求項１１記載の発明で
は、前記第１絶縁層を形成する工程以後に、前記第１絶
縁層をマスクとして半導体基板のｐ、ｎウェル内に低濃
度イオンを注入して低濃度ソース及びドレイン領域を形
成する工程が追加される。
導電層部が第２絶縁層部よりも多く除去されるように全
面食刻するようにしてもよい。請求項１１記載の発明で
は、前記第１絶縁層を形成する工程以後に、前記第１絶
縁層をマスクとして半導体基板のｐ、ｎウェル内に低濃
度イオンを注入して低濃度ソース及びドレイン領域を形
成する工程が追加される。
【００１８】請求項１２記載の発明では、前記各ゲート
電極は、前記ｐ、ｎウェル上のゲート絶縁層上にポリシ
リコン層及びシリサイド層が順次積層されて形成され
る。請求項１３記載の発明では、前記キャパシタ下部電
極は、前記フィルド絶縁層領域上にポリシリコン層及び
シリサイド層が順次積層されて形成される。請求項１４
記載の発明では、前記第１絶縁層は、酸化膜である。
電極は、前記ｐ、ｎウェル上のゲート絶縁層上にポリシ
リコン層及びシリサイド層が順次積層されて形成され
る。請求項１３記載の発明では、前記キャパシタ下部電
極は、前記フィルド絶縁層領域上にポリシリコン層及び
シリサイド層が順次積層されて形成される。請求項１４
記載の発明では、前記第１絶縁層は、酸化膜である。
【００１９】請求項１５記載の発明では、前記金属層を
形成する工程は、前記第２絶縁層及び非酸化の導電層上
に第３絶縁層を蒸着した後コンタクトホールを形成する
ようにパターニングする工程と、前記第３絶縁層上に金
属材料を蒸着した後該コンタクトホールと連結されるよ
うにパターニングして金属層を形成する工程とを含む。
形成する工程は、前記第２絶縁層及び非酸化の導電層上
に第３絶縁層を蒸着した後コンタクトホールを形成する
ようにパターニングする工程と、前記第３絶縁層上に金
属材料を蒸着した後該コンタクトホールと連結されるよ
うにパターニングして金属層を形成する工程とを含む。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態に対し
説明する。本発明に係るＣＭＯＳアナログ半導体装置に
おいては、図１に示すように、半導体基板２０１上に定
められたｐウェル及びｎウェル領域上に不純物を拡散さ
せて形成されたｐウェル２０２及びｎウェル２０３と、
それらｐウェル２０２及びｎウェル２０３領域に夫々ｎ
形ＭＯＳ電界効果トランジスタ及びｐ形ＭＯＳ電界効果
トランジスタを形成してなるＣＭＯＳ素子と、前記半導
体基板２０１上のフィルド絶縁層２０４上に該ＣＭＯＳ
素子の一方側に位置して形成されたキャパシタ及び抵抗
素子（図示されず）と、から構成されている。
説明する。本発明に係るＣＭＯＳアナログ半導体装置に
おいては、図１に示すように、半導体基板２０１上に定
められたｐウェル及びｎウェル領域上に不純物を拡散さ
せて形成されたｐウェル２０２及びｎウェル２０３と、
それらｐウェル２０２及びｎウェル２０３領域に夫々ｎ
形ＭＯＳ電界効果トランジスタ及びｐ形ＭＯＳ電界効果
トランジスタを形成してなるＣＭＯＳ素子と、前記半導
体基板２０１上のフィルド絶縁層２０４上に該ＣＭＯＳ
素子の一方側に位置して形成されたキャパシタ及び抵抗
素子（図示されず）と、から構成されている。
【００２１】前記ＣＭＯＳ素子においては、ｐウェル２
０２にはｎ形ＭＯＳＦＥＴを形成し、ｎウェル２０３に
はｐ形ＭＯＳＦＥＴを形成してなるものであって、前記
ｐウェル２０２に形成されたｎ形ＭＯＳＦＥＴは、ＬＤ
Ｄ構造（２５１、２５２）を有するｎ形のソース及びド
レイン２５３、２５４と、前記ｐウェル２０２上に形成
されたゲート絶縁層２０７と、該ゲート絶縁層２０７上
にポリシリコン層２１１及びシリサイド層２２１の積層
構造を有して形成されたゲート電極２２０と、該ゲート
電極２２０の上面と側壁並びにフィルド絶縁層２０４上
に形成された第１絶縁層２３１、２３４と、該第１絶縁
層２３１の両方側面に隣接し前記ソース及びドレイン２
５３、２５４と接触される導電層２４１、２４２と、前
記フィルド絶縁層２０４上の第１絶縁層２３４上に形成
されて前記導電層２４１、２４２と隣接し、前記ゲート
電極２２０上の第１絶縁層２３１上に形成された第２絶
縁層２４７と、前記導電層２４１、２４２上にアルミニ
ウム膜を蒸着した後パターニングして形成され、それら
導電層２４１、２４２とのコンタクトを形成する電極配
線として用いられる金属層２８０と、を備えている。
０２にはｎ形ＭＯＳＦＥＴを形成し、ｎウェル２０３に
はｐ形ＭＯＳＦＥＴを形成してなるものであって、前記
ｐウェル２０２に形成されたｎ形ＭＯＳＦＥＴは、ＬＤ
Ｄ構造（２５１、２５２）を有するｎ形のソース及びド
レイン２５３、２５４と、前記ｐウェル２０２上に形成
されたゲート絶縁層２０７と、該ゲート絶縁層２０７上
にポリシリコン層２１１及びシリサイド層２２１の積層
構造を有して形成されたゲート電極２２０と、該ゲート
電極２２０の上面と側壁並びにフィルド絶縁層２０４上
に形成された第１絶縁層２３１、２３４と、該第１絶縁
層２３１の両方側面に隣接し前記ソース及びドレイン２
５３、２５４と接触される導電層２４１、２４２と、前
記フィルド絶縁層２０４上の第１絶縁層２３４上に形成
されて前記導電層２４１、２４２と隣接し、前記ゲート
電極２２０上の第１絶縁層２３１上に形成された第２絶
縁層２４７と、前記導電層２４１、２４２上にアルミニ
ウム膜を蒸着した後パターニングして形成され、それら
導電層２４１、２４２とのコンタクトを形成する電極配
線として用いられる金属層２８０と、を備えている。
【００２２】そして、ｎウェル２０３に形成されたｐ形
ＭＯＳＦＥＴは前記ｎ形ＭＯＳＦＥＴと同様に構成され
る。即ち、ｎ形のソース及びドレイン領域２５３、２５
４はｐ形のソース及びドレイン領域２５７、２５８に、
ゲート電極２２０はゲート電極２２４に対応して形成さ
れ、その以外の素子部分も同様である。又、前記半導体
基板２０１のｐウェルとｎウェルとの接合部の上部並び
に、それら各ウェル領域を除外した部分に夫々形成され
たフィルド酸化膜中、前記ＣＭＯＳ素子の一方側に位置
したフィルド絶縁層２０４上に抵抗素子及びキャパシタ
が形成される。
ＭＯＳＦＥＴは前記ｎ形ＭＯＳＦＥＴと同様に構成され
る。即ち、ｎ形のソース及びドレイン領域２５３、２５
４はｐ形のソース及びドレイン領域２５７、２５８に、
ゲート電極２２０はゲート電極２２４に対応して形成さ
れ、その以外の素子部分も同様である。又、前記半導体
基板２０１のｐウェルとｎウェルとの接合部の上部並び
に、それら各ウェル領域を除外した部分に夫々形成され
たフィルド酸化膜中、前記ＣＭＯＳ素子の一方側に位置
したフィルド絶縁層２０４上に抵抗素子及びキャパシタ
が形成される。
【００２３】その構造は、半導体基板２０１のフィルド
絶縁層２０４上にポリシリコン層２１３及びシリサイド
層２２３の積層構造に形成された下部電極２２５と、該
下部電極２２５を包含したフィルド絶縁層２０４上に形
成され前記下部電極２２５との連結のためのコンタクト
領域が露出するように形成された第１絶縁層２３３と、
該第１絶縁層２３３上のコンタクトホール領域を除外し
た上面のみに形成された上部電極２４６と、コンタクト
ホールに形成されて前記下部電極２２５とのコンタクト
を形成するキャパシタにおける導電層としての下部電極
連結層２４５と、前記第１絶縁層２３３及び前記下部電
極２２５のシリサイド層２２３上の所定領域に形成され
て前記下部電極連結層２４５と上部電極２４６を絶縁さ
せる第２絶縁層２４７と、前記上部電極２４６上に形成
された抵抗（図示されず）と、前記下部電極連結層２４
５と上部電極２４６上に接触するようにそれぞれ形成さ
れた金属層２８０と、から構成される。
絶縁層２０４上にポリシリコン層２１３及びシリサイド
層２２３の積層構造に形成された下部電極２２５と、該
下部電極２２５を包含したフィルド絶縁層２０４上に形
成され前記下部電極２２５との連結のためのコンタクト
領域が露出するように形成された第１絶縁層２３３と、
該第１絶縁層２３３上のコンタクトホール領域を除外し
た上面のみに形成された上部電極２４６と、コンタクト
ホールに形成されて前記下部電極２２５とのコンタクト
を形成するキャパシタにおける導電層としての下部電極
連結層２４５と、前記第１絶縁層２３３及び前記下部電
極２２５のシリサイド層２２３上の所定領域に形成され
て前記下部電極連結層２４５と上部電極２４６を絶縁さ
せる第２絶縁層２４７と、前記上部電極２４６上に形成
された抵抗（図示されず）と、前記下部電極連結層２４
５と上部電極２４６上に接触するようにそれぞれ形成さ
れた金属層２８０と、から構成される。
【００２４】そして、前述したように、前記下部電極２
２５上にポリシリコンによりなる上部電極２４６、前記
下部電極２２５の下部電極連結層２４６、及び金属層２
８０がそれぞれ形成されるため、上部電極２４６の幅が
下部電極２２５よりも小さく形成される。図２は、図１
に示した複数のコンタクト部分及び配線中任意のキャパ
シタの下部電極２２５に接続されるコンタクト部分を示
している。
２５上にポリシリコンによりなる上部電極２４６、前記
下部電極２２５の下部電極連結層２４６、及び金属層２
８０がそれぞれ形成されるため、上部電極２４６の幅が
下部電極２２５よりも小さく形成される。図２は、図１
に示した複数のコンタクト部分及び配線中任意のキャパ
シタの下部電極２２５に接続されるコンタクト部分を示
している。
【００２５】即ち、図示されたように、下部電極２２５
のシリサイド層２２３上に蒸着されたポリシリコン層を
選択酸化することで、前記下部電極上部のシリサイド層
２２３と接触する非酸化部分の下部電極連結層２４５
と、前記下部電極連結層２４５の両方側に形成されて隣
接する所定の導電性素子と電気的に絶縁させる選択酸化
工程により酸化されたポリシリコン酸化物からなる第２
絶縁層２４７と、が形成される。以後、前記下部電極連
結層２４５及び第２絶縁膜２４７上にアルミニウム膜を
形成しパターニングして金属層２８０が形成される。よ
って、前記コンタクト及び配線は下部電極２２５のシリ
サイド層２２３と下部電極連結層２４５（導電層）とが
接触して形成された第１コンタクトと、前記下部電極連
結層２４５と金属層２８０とが接触して形成された第２
コンタクトと、が形成されて、金属層２８０が下部電極
２２５のシリサイド層２２３と直接コンタクトを形成せ
ず、その間に下部電極連結層２４５が置かれて下部電極
／下部電極連結層／金属層のコンタクト構造が形成され
る。
のシリサイド層２２３上に蒸着されたポリシリコン層を
選択酸化することで、前記下部電極上部のシリサイド層
２２３と接触する非酸化部分の下部電極連結層２４５
と、前記下部電極連結層２４５の両方側に形成されて隣
接する所定の導電性素子と電気的に絶縁させる選択酸化
工程により酸化されたポリシリコン酸化物からなる第２
絶縁層２４７と、が形成される。以後、前記下部電極連
結層２４５及び第２絶縁膜２４７上にアルミニウム膜を
形成しパターニングして金属層２８０が形成される。よ
って、前記コンタクト及び配線は下部電極２２５のシリ
サイド層２２３と下部電極連結層２４５（導電層）とが
接触して形成された第１コンタクトと、前記下部電極連
結層２４５と金属層２８０とが接触して形成された第２
コンタクトと、が形成されて、金属層２８０が下部電極
２２５のシリサイド層２２３と直接コンタクトを形成せ
ず、その間に下部電極連結層２４５が置かれて下部電極
／下部電極連結層／金属層のコンタクト構造が形成され
る。
【００２６】以下、本発明の製造方法に対し説明する。
先ず、図３（Ａ）に示すように、半導体基板２０１上の
所定領域にＣＭＯＳ素子領域を定め、不純物イオンを注
入して前記半導体基板２０１内にｐ、ｎウェル２０２、
２０３を形成した後、それらｐ、ｎウェル２０２、２０
３の接合部の上部並びにそれら各ウェルを除外した領域
にフィルド絶縁層２０４を形成して、素子分離領域（キ
ャパシタ形成領域を包含）が定められる。
先ず、図３（Ａ）に示すように、半導体基板２０１上の
所定領域にＣＭＯＳ素子領域を定め、不純物イオンを注
入して前記半導体基板２０１内にｐ、ｎウェル２０２、
２０３を形成した後、それらｐ、ｎウェル２０２、２０
３の接合部の上部並びにそれら各ウェルを除外した領域
にフィルド絶縁層２０４を形成して、素子分離領域（キ
ャパシタ形成領域を包含）が定められる。
【００２７】以後、前記ｐ、ｎウェル２０２、２０３上
にゲート絶縁層２０７を形成し、前記半導体基板２０１
上の全面にポリシリコン膜及びシリサイド膜を順次蒸着
した後、写真食刻工程を施してそれらｐ、ｎウェル２０
２、２０３上の所定領域に夫々ポリシリコン層２１１、
２１２及びシリサイドサイド層２２１、２２２の積層構
造に形成されたｎ形ＭＯＳＦＥＴとｐ形ＭＯＳＦＥＴの
各ゲート電極２２０、２２４を形成し、前記キャパシタ
形成領域のフィルド絶縁層２０４上にもポリシリコン層
２１３及びシリサイド層２２３の積層構造に形成された
キャパシタの下部電極２２５が同時に形成される。次い
で、各ゲート電極２２０、２２４をマスクとして自己整
合法によりｐ、ｎウェル内にイオン注入を施して、ｎ形
ＭＯＳＦＥＴの低濃度ソース及びドレイン２５１、２５
２とｐ形ＭＯＳＦＥＴの低濃度ソース及びドレイン領域
２５５、２５６を形成する。
にゲート絶縁層２０７を形成し、前記半導体基板２０１
上の全面にポリシリコン膜及びシリサイド膜を順次蒸着
した後、写真食刻工程を施してそれらｐ、ｎウェル２０
２、２０３上の所定領域に夫々ポリシリコン層２１１、
２１２及びシリサイドサイド層２２１、２２２の積層構
造に形成されたｎ形ＭＯＳＦＥＴとｐ形ＭＯＳＦＥＴの
各ゲート電極２２０、２２４を形成し、前記キャパシタ
形成領域のフィルド絶縁層２０４上にもポリシリコン層
２１３及びシリサイド層２２３の積層構造に形成された
キャパシタの下部電極２２５が同時に形成される。次い
で、各ゲート電極２２０、２２４をマスクとして自己整
合法によりｐ、ｎウェル内にイオン注入を施して、ｎ形
ＭＯＳＦＥＴの低濃度ソース及びドレイン２５１、２５
２とｐ形ＭＯＳＦＥＴの低濃度ソース及びドレイン領域
２５５、２５６を形成する。
【００２８】次いで、図３（Ｂ）に示すように、各ゲー
ト電極２２０、２２１及びキャパシタ下部電極２２５を
包含した半導体基板２０１上に酸化膜の材料を蒸着して
第１絶縁層２３０を形成する。以後、図３（Ｃ）に示す
ように、写真食刻工程により該第１絶縁層２３０をパタ
ーニングして前記各ゲート電極２２０、２２４の上面と
両方側壁、前記フィルド絶縁層２０４、及び前記キャパ
シタ下部電極２２５上に第１絶縁層２３１、２３２、２
３３、２３４を形成する。この時、前記キャパシタ下部
電極２２５のシリサイド層２２３上の所定領域を露出さ
せてコンタクト領域を形成する。その結果、前記ｐ、ｎ
ウェル２０２、２０３の各低濃度ソース及びドレイン領
域２５１、２５２、２５５、２５６の上面が露出され
る。
ト電極２２０、２２１及びキャパシタ下部電極２２５を
包含した半導体基板２０１上に酸化膜の材料を蒸着して
第１絶縁層２３０を形成する。以後、図３（Ｃ）に示す
ように、写真食刻工程により該第１絶縁層２３０をパタ
ーニングして前記各ゲート電極２２０、２２４の上面と
両方側壁、前記フィルド絶縁層２０４、及び前記キャパ
シタ下部電極２２５上に第１絶縁層２３１、２３２、２
３３、２３４を形成する。この時、前記キャパシタ下部
電極２２５のシリサイド層２２３上の所定領域を露出さ
せてコンタクト領域を形成する。その結果、前記ｐ、ｎ
ウェル２０２、２０３の各低濃度ソース及びドレイン領
域２５１、２５２、２５５、２５６の上面が露出され
る。
【００２９】次いで、前記パターニングされた第１絶縁
層２３１、２３４を包含した半導体基板２０１上にポリ
シリコン層２４０及び窒化層２９０の積層構造を形成す
る。前記キャパシタの下部電極２２５のシリサイド層２
２３上に形成された第１絶縁層２３３はキャパシタ誘電
体に用いられる。次いで、図４（Ａ）に示すように、前
記窒化層２９０に写真食刻工程を施してパターニング
し、該パターニングされた窒化層をマスクとして前記ポ
リシリコン層２４０を選択的に酸化した後、前記パター
ニングされた窒化層を除去する。以後、前記選択酸化さ
れたポリシリコン層２４０の全面を食刻工程を施して平
坦化させる工程を進行する。この時、該平坦化工程は非
酸化部分と酸化部分が同じ高さに除去されて平坦化され
るように全面を食刻するか、非酸化部分を酸化部分より
も多く除去して非酸化部分が一層露出されるように全面
食刻してもよい。前記パターンは、コンタクト領域及び
キャパシタの上部電極領域が酸化されなくて、導電層２
４１〜２４４及び前記下部電極連結層２４５と上部電極
２４６として残り、その以外の領域は酸化されてそれら
導電層２４１〜２４４と下部電極連結層２４５と上部電
極２４６とを相互に電気的に絶縁させる第２絶縁層２４
７となる。
層２３１、２３４を包含した半導体基板２０１上にポリ
シリコン層２４０及び窒化層２９０の積層構造を形成す
る。前記キャパシタの下部電極２２５のシリサイド層２
２３上に形成された第１絶縁層２３３はキャパシタ誘電
体に用いられる。次いで、図４（Ａ）に示すように、前
記窒化層２９０に写真食刻工程を施してパターニング
し、該パターニングされた窒化層をマスクとして前記ポ
リシリコン層２４０を選択的に酸化した後、前記パター
ニングされた窒化層を除去する。以後、前記選択酸化さ
れたポリシリコン層２４０の全面を食刻工程を施して平
坦化させる工程を進行する。この時、該平坦化工程は非
酸化部分と酸化部分が同じ高さに除去されて平坦化され
るように全面を食刻するか、非酸化部分を酸化部分より
も多く除去して非酸化部分が一層露出されるように全面
食刻してもよい。前記パターンは、コンタクト領域及び
キャパシタの上部電極領域が酸化されなくて、導電層２
４１〜２４４及び前記下部電極連結層２４５と上部電極
２４６として残り、その以外の領域は酸化されてそれら
導電層２４１〜２４４と下部電極連結層２４５と上部電
極２４６とを相互に電気的に絶縁させる第２絶縁層２４
７となる。
【００３０】次いで、図４（Ｂ）に示すように、前記選
択酸化工程で酸化されないポリシリコン層により形成さ
れたＣＭＯＳ素子のコンタクト（導電層）領域を通って
前記半導体基板２０１のｐウェル２０２及びｎウェル２
０３内のソース及びドレイン領域に夫々高濃度のイオン
を注入した後アニーリングして、ｎ形ＭＯＳＦＥＴに高
濃度のソース及びドレイン２５３、２５４を形成し、ｐ
形ＭＯＳＦＥＴに高濃度のソース及びドレイン２５７、
２５８を形成する。以後、各ゲート電極２２０、２２４
及びキャパシタ上部電極２４６を包含した半導体基板２
０１上にアルミニウム膜を蒸着した後パターニングして
金属層２８０を形成する。該金属層２８０を形成する工
程は、別の導電性素子との絶縁のため前記選択酸化され
た第２絶縁層２４７及び下部電極連結層２４５と上部電
極２４６上に第３絶縁層（図示されず）を蒸着した後コ
ンタクト領域を形成してパターニングする工程と、前記
第３絶縁層上にアルミニウム膜の金属材料を蒸着しパタ
ーニングして形成することもできる。
択酸化工程で酸化されないポリシリコン層により形成さ
れたＣＭＯＳ素子のコンタクト（導電層）領域を通って
前記半導体基板２０１のｐウェル２０２及びｎウェル２
０３内のソース及びドレイン領域に夫々高濃度のイオン
を注入した後アニーリングして、ｎ形ＭＯＳＦＥＴに高
濃度のソース及びドレイン２５３、２５４を形成し、ｐ
形ＭＯＳＦＥＴに高濃度のソース及びドレイン２５７、
２５８を形成する。以後、各ゲート電極２２０、２２４
及びキャパシタ上部電極２４６を包含した半導体基板２
０１上にアルミニウム膜を蒸着した後パターニングして
金属層２８０を形成する。該金属層２８０を形成する工
程は、別の導電性素子との絶縁のため前記選択酸化され
た第２絶縁層２４７及び下部電極連結層２４５と上部電
極２４６上に第３絶縁層（図示されず）を蒸着した後コ
ンタクト領域を形成してパターニングする工程と、前記
第３絶縁層上にアルミニウム膜の金属材料を蒸着しパタ
ーニングして形成することもできる。
【００３１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、ＣＭＯＳ素子の各ソース及びドレイン領域
と、キャパシタの下部電極とを、コンタクトホール部に
設けた導電層を介して電極配線用の金属層と電気的に接
続する構成としたので、金属層のステップカバレッジを
改善できると共に、配線不良及びクラックを防止して素
子の収率及び信頼性を向上できる。
明によれば、ＣＭＯＳ素子の各ソース及びドレイン領域
と、キャパシタの下部電極とを、コンタクトホール部に
設けた導電層を介して電極配線用の金属層と電気的に接
続する構成としたので、金属層のステップカバレッジを
改善できると共に、配線不良及びクラックを防止して素
子の収率及び信頼性を向上できる。
【００３２】請求項２記載の発明のようなＣＭＯＳ素子
構造において、請求項３記載のように第１絶縁層の一部
をキャパシタの誘電体に用いれば、導電領域の絶縁層と
同時に誘電体を形成できる。請求項５，６記載の発明で
は、導電層と、この導電層周囲の絶縁のための第２絶縁
層とを選択酸化処理で形成することができる。
構造において、請求項３記載のように第１絶縁層の一部
をキャパシタの誘電体に用いれば、導電領域の絶縁層と
同時に誘電体を形成できる。請求項５，６記載の発明で
は、導電層と、この導電層周囲の絶縁のための第２絶縁
層とを選択酸化処理で形成することができる。
【００３３】請求項７記載の発明では、ＣＭＯＳ素子を
構成するゲート電極、キャパシタを構成する下部電極、
及び第１絶縁層を形成した後、それら上面に導電層を蒸
着しこれを選択酸化し、キャパシタの上部電極と抵抗及
び各導電層のコンタクト領域は酸化せず、絶縁層及び平
坦化層の導電層部分は酸化物に形成することにより、製
造工程が単純になり、コンタクト領域のメチルステップ
カバレッジを改善し、配線不良及びクラックを防止して
素子の収率及び信頼性を向上し得るという効果がある。
構成するゲート電極、キャパシタを構成する下部電極、
及び第１絶縁層を形成した後、それら上面に導電層を蒸
着しこれを選択酸化し、キャパシタの上部電極と抵抗及
び各導電層のコンタクト領域は酸化せず、絶縁層及び平
坦化層の導電層部分は酸化物に形成することにより、製
造工程が単純になり、コンタクト領域のメチルステップ
カバレッジを改善し、配線不良及びクラックを防止して
素子の収率及び信頼性を向上し得るという効果がある。
【００３４】請求項９〜11記載の発明によれば、素子表
面層がより一層平坦化でき、ステップカバレッジを改善
できる。
面層がより一層平坦化でき、ステップカバレッジを改善
できる。
【図１】本発明に係るＣＭＯＳアナログ半導体層の一実
施形態の断面図である。
施形態の断面図である。
【図２】本発明のキャパシタの下部電極と接触するコン
タクトを拡大して示した断面図である。
タクトを拡大して示した断面図である。
【図３】本発明に係るＣＭＯＳアナログ半導体装置の製
造方法の一実施形態を示す工程順序図である。
造方法の一実施形態を示す工程順序図である。
【図４】図３に続く製造方法の工程順序図である。
【図５】従来のＣＭＯＳアナログ半導体装置の断面図で
ある。
ある。
【図６】従来ＣＭＯＳアナログ半導体装置の製造方法を
示した工程順序図である。
示した工程順序図である。
【図７】図６に続く製造方法の工程順序図である。
【図８】従来のＣＭＯＳアナログ半導体装置のキャパシ
タの下部電極と接触するコンタクトを拡大して示した断
面図である。
タの下部電極と接触するコンタクトを拡大して示した断
面図である。
２０１ 半導体基板 ２０２ ｐウェル ２０３ ｎウェル ２０４ フィルド絶縁層 ２０７ ゲート絶縁層 ２２０、２２４ ゲート電極 ２２５ 下部電極 ２３０〜２３４ 第１絶縁層 ２４１〜２４４ 導電層 ２４５ 下部電極連結層（導電層） ２４６ 上部電極 ２４７ 第２絶縁層 ２５１〜２５４ ソース領域 ２５５〜２５８ ドレイン領域 ２８０ 金属層 ２９０ 窒化層
Claims (15)
- 【請求項１】ｐウェル及びｎウェルを有した素子領域
と、フィルド絶縁層により形成された素子分離領域を有
した半導体基板と、前記ｐウェル領域とｎウェル領域に
それぞれ形成されるｎ及びｐＭＯＳ電界効果トランジス
タと、前記素子分離領域に形成されるキャパシタ及び抵
抗を備えたＣＭＯＳアナログ半導体装置であって、 前記各電界効果トランジスタ及び前記キャパシタの電極
配線用コンタクトホール部に、導電層を形成し、該導電
層を介して前記各電界効果トランジスタのソース及びド
レイン領域及びキャパシタの下部電極と配線用金属層と
を接続する構成としたことを特徴とするＣＭＯＳアナロ
グ半導体装置。 - 【請求項２】前記各ＭＯＳ電界効果トランジスタは、対
応するウェル領域上に形成されるゲート電極と、該ゲー
ト電極両方側のウェル内に形成された前記ソース及びド
レイン領域と、前記ゲート電極の両方側壁と上面及び前
記フィルド絶縁層上に形成された第１絶縁層と、前記ゲ
ート電極の両方側の前記ソース及びドレイン領域の所定
領域上の前記コンタクトホール部を除いて前記第１絶縁
層上に形成された第２絶縁層と、前記コンタクトホール
部に形成されて前記ソース及びドレイン領域に接触する
前記導電層と、前記導電層に接触する前記金属層とを、
それぞれ備える構成であり、 前記キャパシタは、前記半導体基板のフィルド絶縁層上
に形成された下部電極と、該下部電極を包含したフィル
ド絶縁層上に下部電極の前記コンタクトホール部を除い
て形成された前記第１絶縁層と、該第１絶縁層上の前記
コンタクトホール部を除外した下部電極上面のみに形成
された上部電極と、前記コンタクトホール部に形成する
前記導電層と、前記第１絶縁層上に形成されて前記導電
層と上部電極とを絶縁させる前記第２絶縁層と、前記導
電層と接触する前記金属層とを備えた構成である請求項
１記載のＣＭＯＳアナログ半導体装置。 - 【請求項３】前記キャパシタの下部電極上に形成された
第１絶縁層の所定部位が、当該キャパシタの誘電体に用
いられることを特徴とする請求項２記載のＣＭＯＳアナ
ログ半導体装置。 - 【請求項４】前記第１絶縁層は、酸化膜（ＳｉＯ２）で
あることを特徴とする請求項２又は３記載のＣＭＯＳア
ナログ半導体装置。 - 【請求項５】前記第２絶縁層は、ポリシリコン酸化物で
あることを特徴とする請求項２〜４のいずれか１つに記
載のＣＭＯＳアナログ半導体装置。 - 【請求項６】前記導電層は、ポリシリコンにより形成さ
れることを特徴とする請求項１〜５のいずれか１つに記
載のＣＭＯＳアナログ半導体装置。 - 【請求項７】半導体基板の素子領域にｐ、ｎウェルを夫
々形成する工程と、 前記ｐ、ｎウェル上の所定領域にゲート電極を夫々形成
し、前記フィルド領域上にキャパシタ下部電極を形成す
る工程と、 前記ゲート電極の夫々の両方側壁と上面、及び前記キャ
パシタ下部電極上の所定領域に第１絶縁層を形成する工
程と、 前記第１絶縁層を形成した半導体基板上に導電層を形成
し、該導電層上に窒化層を形成する工程と、 前記窒化層をマスクとして露出された導電層だけを選択
的に酸化させて第２絶縁層を形成する工程と、 マスクされた導電層が露出されるように前記パターニン
グされた窒化層を食刻して除去する工程と、 前記第２絶縁層をマスクとして前記非酸化の導電層を介
して前記半導体基板のｐ、ｎウェル内に高濃度イオン注
入を施して高濃度ソース及びドレイン領域を形成する工
程と、 前記非酸化の導電層上に金属層を形成する工程と、 を順次行ってなることを特徴とするＣＭＯＳアナログ半
導体装置の製造方法。 - 【請求項８】前記窒化層を除去する工程以後に、前記第
２絶縁層及び非酸化の導電層を平坦化する工程が追加行
われることを特徴とする請求項７記載のＣＭＯＳアナロ
グ半導体装置の製造方法。 - 【請求項９】前記平坦化工程は、第２絶縁層部と非酸化
の導電層部が同じ高さに除去されて平坦化されるように
全面食刻を行うことを特徴とする請求項８記載のＣＭＯ
Ｓアナログ半導体装置の製造方法。 - 【請求項１０】前記平坦化工程は、非酸化の導電層部が
第２絶縁層部よりも多く除去されるように全面食刻する
ことを特徴とする請求項８記載のＣＭＯＳアナログ半導
体装置の製造方法。 - 【請求項１１】前記第１絶縁層を形成する工程以後に、
前記第１絶縁層をマスクとして半導体基板のｐ、ｎウェ
ル内に低濃度イオンを注入して低濃度のソース及びドレ
イン領域を形成する工程が追加される請求項７〜１０の
いずれか１つに記載のＣＭＯＳアナログ半導体装置の製
造方法。 - 【請求項１２】前記各ゲート電極は、前記各ウェル上の
ゲート絶縁層上にポリシリコン層及びシリサイド層が順
次積層されて形成されたことを特徴とする請求項７〜１
１のいずれか１つに記載のＣＭＯＳアナログ半導体装置
の製造方法。 - 【請求項１３】前記キャパシタ下部電極は、前記フィル
ド絶縁層領域上にポリシリコン層及びシリサイド層が順
次積層されて形成されたことを特徴とする請求項７〜１
２のいずれか１つに記載のＣＭＯＳアナログ半導体装置
の製造方法。 - 【請求項１４】前記第１絶縁層は、酸化膜であることを
特徴とする請求項７〜１３のいずれか１つに記載のＣＭ
ＯＳアナログ半導体装置の製造方法。 - 【請求項１５】前記金属層を形成する工程は、前記第２
絶縁層及び非酸化の導電層上に第３絶縁層を蒸着した後
コンタクトホールを形成するようにパターニングする工
程と、前記第３絶縁層上に金属材料を蒸着した後該コン
タクトホールと連結されるようにパターニングして金属
層を形成する工程と、を含むことを特徴とする請求項７
〜１４のいずれか１つに記載のＣＭＯＳアナログ半導体
装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR47367/1995 | 1995-12-07 | ||
| KR1019950047367A KR0167274B1 (ko) | 1995-12-07 | 1995-12-07 | 씨모스 아날로그 반도체장치와 그 제조방법 |
Publications (2)
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|---|---|
| JPH09181197A true JPH09181197A (ja) | 1997-07-11 |
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ID=19438241
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|---|---|---|---|
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| KR100615099B1 (ko) * | 2005-02-28 | 2006-08-22 | 삼성전자주식회사 | 저항 소자를 구비하는 반도체 소자 및 그 제조방법. |
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