JP2008235403A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】能動素子とＭＩＭキャパシタとを備え、その製造工程の短縮を可能とする構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に、オーミック電極を備えた能動素子と、下側電極と上側電極との間に誘電体層が介在するＭＩＭキャパシタとが設けられた構造を有し、下側電極とオーミック電極とが同じ構造を有する。例えば、ＧａＡｓ基板１０上に、能動素子としてのＦＥＴと、ＭＩＭキャパシタとが設けられたＭＭＩＣ１００では、ＦＥＴのオーミック電極たるソース・ドレイン電極１６ａ・１６ｂと、ＭＩＭキャパシタの下側電極１６ｃとを同時に形成することにより、これらを同じ金属からなる構造とする。
【選択図】図１

Description

本発明は、半導体基板にＰＩＮダイオードや電界効果トランジスタ等の能動素子とＭＩＭキャパシタとが設けられたマイクロ波モノリシック集積回路（以下“ＭＭＩＣ”と記す）等の半導体装置およびその製造方法に関する。
ＧａＡｓやＳｉ等の半導体基板上に、トランジスタやダイオード等の能動素子と、抵抗，容量，インダクタ等の受動素子とを、一体的に集積して形成したＭＭＩＣの開発が進められている（例えば、特許文献１参照）。
図５に、半導体基板上に電界効果トランジスタ（以下“ＦＥＴ”と記す）とＭＩＭキャパシタとが設けられてなるＭＭＩＣの概略構造を表した断面図を示す。このＭＭＩＣの構造についてその製造方法について述べることにより説明すると、最初に、ＧａＡｓ基板９０上の能動層９１上に、能動素子として例えば、オーミック金属ＡｕＧｅ／Ａｕよりなるソース電極９２、ドレイン電極９３、ショットキ金属Ｔｉ／Ｐｔ／Ａｕよりなるゲート電極９４で構成された電界効果型トランジスタ（以下“ＦＥＴ”と記す）を形成した後、表面保護膜９５を形成する。
次いで、ＭＩＭキャパシタを構成する下側電極９６として、ＡｌまたはＴｉ／Ａｌ等の金属膜を、リフトオフ法でＧａＡｓ基板９０上に形成し、さらに誘電体層９７として、例えばＳｉＮ膜を、下側電極９６の所定領域および表面保護膜９５が被われるように形成する。続いて、ＦＥＴのソース，ドレイン，ゲートの各電極を形成するためのコンタクトホール等を誘電体層９７および表面保護膜９５に形成し、その後、例えばＴｉ／Ｐｔ／Ａｕからなる上側電極９８（すなわち、ＦＥＴのソース電極９２と接続される上側電極、ドレイン電極９３と接続される上側電極、ゲート電極と接続される上側電極（図示せず）、ＭＩＭキャパシタの上側電極）と、下側電極９６に接続される配線金属膜（図示せず）とを、リフトオフ法で形成する。こうしてＭＭＩＣが完成する。
また、別のＭＭＩＣとして、ＧａＡｓ半絶縁性半導体基板上に、ｎ型半導体層と、高抵抗半導体層と、ｐ型半導体層を形成したＧａＡｓＰＩＮダイオードを含むＭＭＩＣが知られており、小型，低損失，耐電力性等の多くの優れた特性を有しており、スイッチング素子や移相器として用いられている。
図６に従来のＰＩＮダイオードを含むＭＭＩＣの概略構造を表した断面図を示す。このＭＭＩＣの構造についてその製造方法について述べることにより説明すると、最初に、ＧａＡｓ基板８０上に、ｎ型半導体層８１ａ、高抵抗半導体層８２、ｐ型半導体層８３が積層される。高抵抗半導体層８２とｐ型半導体層８３はメサエッチングにて不要な部分が除去され、ｎ型半導体層８１ａはＰＩＮダイオード部を除いてイオン注入アイソレーション法で高抵抗化され、高抵抗化層８１ｂが形成される。
続いて、ｎ型半導体層８１ａ上に例えばＡｕＧｅ／Ａｕを用いたｎ型オーミック電極８４を、ｐ型半導体層８３上に例えばＡｕＺｎを用いたｐ型オーミック電極８５を、それぞれ形成する。その後、ＰＩＮダイオード部に表面保護膜８６を形成し、これにより後工程でのダイオード特性変動を抑える。
次いで、ＭＩＭキャパシタ部を構成する下側電極８７として、ＡｌまたはＴｉ／Ａｌ等の金属膜をリフトオフ法で高抵抗化層８１ｂ上に形成した後、さらにその上に誘電体層８８として例えばＳｉＮを形成する。この誘電体層８８はＰＩＮダイオード部にも形成される。
さらに、ＰＩＮダイオード部に設けられたｎ型オーミック電極８４とｐ型オーミック電極８５それぞれの表面が露出するように、誘電体層８８および表面保護膜８６にコンタクトホール等を形成し、例えばＴｉ／Ｐｔ／Ａｕからなる上側電極８９（すなわち、ＭＩＭキャパシタの上側電極、ｎ型オーミック電極８４と接続される上側電極、ｐ型オーミック電極８５と接続される上側電極）と、下側電極８７に接続される配線金属膜（図示せず）とを、リフトオフ法で形成する。こうしてＭＭＩＣが完成する。
しかしながら、従来のこのようなＭＭＩＣの製造方法では、ＭＩＭキャパシタの下側電極の形成工程をＦＥＴ部の形成工程とは別に設けなければならないために、製造工程が長くなりスループットが低下する。
特開２００２−１８４９４６号公報（図１等）
本発明は、能動素子とＭＩＭキャパシタとを備えた半導体装置であって、その製造工程の短縮を可能とする構造を有する半導体装置、およびその製造方法を提供することを目的とする。
本発明の第１の観点によれば、半導体基板上に、オーミック電極を備えた能動素子と、下側電極と上側電極との間に誘電体層が介在するＭＩＭキャパシタとが設けられた半導体装置であって、前記下側電極は前記オーミック電極と同じ構造を有することを特徴とする半導体装置が提供される。
本発明の第２の観点によれば、このような半導体装置の製造方法、すなわち、オーミック電極を備えた能動素子と、下側電極と上側電極との間に誘電体層が介在するＭＩＭキャパシタとを半導体基板上に形成する工程を有する半導体装置の製造方法であって、前記下側電極を前記オーミック電極と同時に形成することを特徴とする半導体装置の製造方法が提供される。
能動素子としては、ＰＩＮダイオード、電界効果トランジスタ（ＦＥＴ）が挙げられる。ＭＩＭキャパシタの下側電極は、能動素子がＰＩＮダイオードの場合には、ｎ型オーミック電極またはｐ型オーミック電極と同じ構造、またはこれらの電極が積層された構造とすることができる。また、能動素子がＦＥＴである場合には、ＭＩＭキャパシタの下側電極は、ＦＥＴのソース・ドレイン電極と同じ構造とすることができる。
本発明によれば、ＭＩＭキャパシタの下側電極を、能動素子のオーミック電極と同時に形成することができるので、製造工程が短縮され、スループットが向上する。
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。図１に第１の実施形態に係るＭＭＩＣの概略断面図を示す。このＭＭＩＣ１００は、能動素子部としてのＦＥＴ素子部と、ＭＩＭキャパシタ部とが、化合物半導体基板であるＧａＡｓ基板１０上に形成された構造を有している。
ＦＥＴ素子部は、ＧａＡｓ基板１０に設けられた能動層（チャンネル層）１２と、能動層１２上に一定間隔で設けられた絶縁膜１４ａ・１４ｂと、絶縁膜１４ａ，１４ｂを挟んで能動層１２上に設けられたソース・ドレイン電極１６ａ・１６ｂと、絶縁膜１４ａ・１４ｂ間の能動層１２上に設けられたゲート電極１８ａと、絶縁膜１４ａ・１４ｂとゲート電極１８ａの全体とソース・ドレイン電極１６ａ・１６ｂの一部を被うように設けられた表面保護膜２０ａと、ソース・ドレイン電極１６ａ・１６ｂ上に設けられた上側電極２２ａ・２２ｂとを備えている。
また、ＭＩＭキャパシタ部は、ＧａＡｓ基板１０上に設けられた絶縁膜１４ｃと、絶縁膜１４ｃ上の所定領域に設けられた下側電極１６ｃと、絶縁膜１４ｃ上において下側電極１６ｃが設けられていない領域と下側電極１６ｃの所定領域を被うように設けられた誘電体層２０ｂと、誘電体層２０ｂを下側電極１６ｃとで挟むように誘電体層２０ｂ上に設けられた上側電極２２ｃとを備えている。
このような構造を有するＭＭＩＣ１００の製造方法について、ＭＭＩＣ１００の各部に用いられる材料について触れながら、以下に説明する。図２Ａ〜図２ＧにＭＭＩＣ１００の製造工程図を示す。
最初に、能動層１２が設けられたＧａＡｓ基板１０上に絶縁膜を一様に形成し、その絶縁膜においてＦＥＴ素子部のソース・ドレイン電極１６ａ・１６ｂを形成するための領域を被っている部分をエッチング除去し、開口を設ける。これにより絶縁膜が分断され、ＦＥＴ素子部に絶縁膜１４ａが、ＭＩＭキャパシタ部に絶縁膜１４ｃが形成される。
なお、絶縁膜１４ｃは、ＭＩＭキャパシタ部の下側電極１６ｃによるＧａＡｓ基板１０内のＭＩＭキャパシタに流れ込まないように設けたものであり、このリーク電流の増大と耐圧低下とを防止することを目的としている。そのため、ＧａＡｓ基板１０内のリーク電流がＭＭＩＣ１００の特性に影響する場合には絶縁膜１４ｃを設けることが好ましいが、そのような影響が出ない場合には、この絶縁膜１４ｃは必ずしも必要ではない。また、絶縁膜１４に用いる材料によっては、リフトオフ法により、絶縁膜１４ａ・１４ｃを形成してもよい。
続いて図２Ｂに示すように、ソース・ドレイン電極１６ａ・１６ｂおよび下側電極１６ｃを形成する領域が開口したパターンを有するレジスト膜５２を、レジスト膜の塗布形成，露光，現像というフォトリソグラフィー技術に係る一連の処理によって形成し、その後、オーミック接触用の金属膜１６を全面に蒸着する。この金属膜１６としては、ＡｕＧｅ／Ａｕが好適に用いられる。
そして、図２Ｃに示すように、リフトオフ法によりレジスト膜５２とこのレジスト膜５２上の金属膜１６を除去し、続いて能動層１２に対してオーミック接触が得られるように、金属膜１６の熱処理（合金化）を行う。これにより、絶縁膜１４ａを挟んで位置するソース・ドレイン電極１６ａ・１６ｂが形成されると同時に、ＭＩＭキャパシタ部に下側電極１６ｃが形成される。
このように、ＦＥＴ素子部のオーミック電極であるソース・ドレイン電極１６ａ・１６ｂとＭＩＭキャパシタ部の下側電極１６ｃとを同時に形成することにより、製造工程を短縮化することができる。
これらのオーミック電極を得るための熱処理により、オーミック電極に表面荒れやエッジ部分の変形が生じるおそれがある。このような形態変化は熱処理温度と深い関係があり、高温になればなるほど表面が荒れ、エッジ部分の変形も大きくなる。
下側電極１６ｃの表面の荒れやエッジ部分の変形は、ＭＩＭキャパシタの信頼性を低下させる原因となるため、熱処理前の形状をできる限り維持することが好ましい。このような観点から、熱処理温度は４００℃以下とすることが好ましく、これにより熱処理前の形状が良好に保たれる。なお、合金化のための熱処理温度の下限値は、オーミック電極を構成する金属種に依存して定まる。
次いで、図２Ｄに示すように、ゲート電極１８ａの形成領域が開口したレジスト膜５４を形成した後、このレジスト膜５４をエッチングマスクとして用いて、例えばＲＩＥにより絶縁膜１４ａにおける露出部分をエッチング除去し、その後さらに、金属膜１８として、例えば、Ｔｉ／Ｐｔ／Ａｕを全面に蒸着する。続いて図２Ｅに示すように、リフトオフ法によりレジスト膜５４とその上の金属膜１８を除去することで、ゲート電極１８ａが形成される。
続いて、図２Ｆに示すように、ＦＥＴ素子部に表面保護膜２０ａを、ＭＩＭキャパシタ部に誘電体層２０ｂを、例えばＳｉＮ膜を全面に堆積させ、レジスト膜等のエッチングマスクを所定のパターンで形成し、ＦＥＴ素子部のソース・ドレイン電極１６ａ・１６ｂのコンタクトホール，ゲート電極１８ａのコンタクトホール（図示せず）等をエッチングによりＳｉＮ膜に形成し、このエッチングマスクを除去する等して、同時に形成することができる。これらＦＥＴ素子部の表面保護膜２０ａとＭＩＭキャパシタ部の誘電体層２０ｂを同時に形成することにより、製造工程を短縮化することができる。
その後、図２Ｇに示すように、ソース・ドレイン電極１６ａ・１６ｂの一部表面と、ゲート電極１８ａの一部表面（図示せず）と、下側電極１６ｃ上の誘電体層２０ｂの所定領域と、下側電極１６ｃの表面の一部（図示せず）が露出するように、レジスト膜５６を形成し、例えばＴｉ／Ｐｔ／Ａｕからなる金属膜２２を全面蒸着する。ここで、ＭＩＭキャパシタ部では、誘電体層２０ｂの直上にＴｉ層が形成されるために、これらの間に高い密着性が得られる。
その後、リフトオフ法によりレジスト膜５６とその上の金属膜２２を除去することにより、先に図１に示したドレイン電極１６ａ・１６ｂの上側電極２２ａ・２２ｂ，ゲート電極１８ａの上側電極（図示せず），ＭＩＭキャパシタの上側電極２２ｃ，下側電極１６ｃと接続される金属配線（図示せず）が形成され、図１のＭＭＩＣ１００が完成する。
次に、図３に第２の実施形態に係るＭＭＩＣの概略断面図を示す。このＭＭＩＣ１１０は、能動素子部としてのＰＩＮダイオード部と、ＭＩＭキャパシタ部とが、半絶縁性半導体基板のＧａＡｓ基板１０Ａ上に形成された構造を有している。
ＰＩＮダイオード部は、ＧａＡｓ基板１０Ａ上に設けられたｎ型半導体層３２と、ｎ型半導体層３２上に設けられた高抵抗半導体層３６と、高抵抗半導体層３６上に設けられたｐ型半導体層３８と、絶縁膜４０と、ｎ型半導体層３２上に設けられたｎ型オーミック電極４２ａと、ｐ型半導体層３８上に設けられたｐ型オーミック電極４４ａと、ｎ型オーミック電極４２ａ上に設けられた上側電極４８ａと、ｐ型オーミック電極４４ａ上に設けられた上側電極４８ｂとを有している。
ＭＩＭキャパシタ部は、ＧａＡｓ基板１０Ａ上に設けられた高抵抗化層３４と、高抵抗化層３４上に設けられた絶縁膜４０と、絶縁膜４０上に設けられた下側電極４５と、下側電極４５上に設けられた誘電体層４６と、誘電体層４６上に設けられた上側電極４８ｃとを備えており、下側電極４５は下層部４２ｂと上層部４４ｂからなる２層構造となっている。
このような構造を有するＭＭＩＣ１１０の製造方法について、ＭＭＩＣ１１０の各部に用いられる材料について触れながら、以下に説明する。図４Ａ〜図４ＧにＭＭＩＣ１１０の製造工程図を示す。
最初に、図４Ａに示すように、ＧａＡｓ基板１０Ａ上に、ｎ型半導体層３２，高抵抗半導体層３６，ｐ型半導体層３８が積層され、高抵抗半導体層３６とｐ型半導体層３８はメサエッチングにて不要な部分が除去され、ｎ型半導体層３２をＰＩＮダイオード部を除いてイオン注入アイソレーション法で高抵抗化して高抵抗化層３４を形成し、さらに全面に絶縁膜４０を形成する。
この絶縁膜４０において、ｎ型半導体層３２上に設けられる電極領域と、ｐ型半導体層３８に設けられる電極領域とを被っている部分は、例えばレジスト膜をエッチングマスクとして用いたエッチング処理により除去される。なお、絶縁膜４０は、ＭＩＭキャパシタ部においては、下側電極４５に因るリーク電流の増大や耐圧の低下を防止する。
続いて図４Ｂに示すように、ｎ型半導体層３２上に設けられるｎ型オーミック電極４２ａの形成領域とＭＩＭキャパシタの下側電極４５（下層部４２ｂ）の形成領域とが開口したレジスト膜６２を形成した後、オーミック接触性が得られる金属膜４２、例えば、ＡｕＧｅ／Ａｕを全面に蒸着する。その後、図４Ｃに示されるように、リフトオフ法によりレジスト膜６２とこのレジスト膜６２上の金属膜４２を除去する。
次いで、図４Ｄに示すように、ｐ型半導体層３８上に設けられるｐ型オーミック電極４４ａの形成領域とＭＩＭキャパシタの下側電極４５（上層部４４ｂ）の形成領域とが開口したレジスト膜６４を形成した後、オーミック接触性が得られる金属膜４４、例えばＡｕＺｎを全面に蒸着する。
その後、図４Ｅに示されるように、リフトオフ法によりレジスト膜６４とこのレジスト膜６４上の金属膜４４を除去する。
こうしてｎ型半導体層３２上に金属膜４２が、ｐ型半導体層３８上に金属膜４４が、絶縁膜４０上に金属膜４２・４４が残った状態において、これらの金属膜４２・４４をその下地に対してオーミック接触が得られるように、合金化のための熱処理を行う。この熱処理温度は、先に説明したＭＭＩＣ１００の場合と同様に、４００℃以下で行うことで、ＭＩＭキャパシタの信頼性を高めることができる。
この熱処理により、ｎ型半導体層３２上の金属膜４２はｎ型オーミック電極４２ａに、ｐ型半導体層３８上の金属膜４４はｐ型オーミック電極４４ａに、絶縁膜４０上の金属膜４２・４４はＭＩＭキャパシタの下側電極４５となり、この下側電極４５は、金属膜４２に由来する下層部４２ｂと、金属膜４４に由来する上層部４４ｂの２層構造を有する。勿論、下層部４２ｂはｎ型オーミック電極４２ａと同じ構造を有し、上層部４４ｂはｐ型オーミック電極４４ａと同じ構造を有する。
このように、ＰＩＮダイオード部のオーミック電極４２ａ・４４ａとＭＩＭキャパシタの下側電極４５とを同時に形成することにより、工程が短縮化される。また下側電極４５は、ｎ型・ｐ型両半導体のオーミック接触性金属膜から構成されているので、下側電極４５のシート抵抗を小さくすることができる。
このようなオーミック電極を得る合金化のための熱処理は、図４Ｃに示されるようにレジスト膜６２を除去した後と、図４Ｅに示されるようにレジスト膜６４を除去した後とに、分けて行うこともできる。その場合、最初の熱処理温度を次の熱処理温度よりも高くすることが好ましく、そのような温度設定ができるように、金属膜４２・４４の構成を設定すればよい。
なお、上記のこれまでの製造工程のうち図４Ｂの工程において、レジスト膜６２をＭＩＭキャパシタの下側電極領域をも被うように形成すると、下側電極４５はｐ型オーミック電極たる上層部４４ｂのみから構成されることになる。一方、上記のこれまでの製造工程のうち図４Ｄの工程において、レジスト膜６４をＭＩＭキャパシタ部に残っている金属膜４２を被うように形成すると、下側電極４５はｎ型オーミック電極たる下層部４２ｂのみから構成されることになる。このような構成は、下側電極４５の抵抗が許容される大きさに収まる限りにおいて、例えば金属膜４２・４４を厚く形成する場合に、採用することができる。
このようにしてＰＩＮダイオードが完成した後、図４Ｆに示されるように、誘電体層４６を、例えばＳｉＮ膜を全面に堆積させ、レジスト膜等のエッチングマスクを所定のパターンで形成し、ｎ型オーミック電極４２ａとｐ型オーミック電極４４ａへのコンタクトホール，下側電極４５に金属配線（図示せず）を設けるためのコンタクトホール等をエッチングによりＳｉＮ膜に形成し、このエッチングマスクを除去する等して、形成する。
その後、図４Ｇに示されるように、ｎ型オーミック電極４２ａとｐ型オーミック電極４４ａへのコンタクトホールや誘電体層４６上に設ける上側電極４８ｃの形成領域が開口するようにレジスト膜６６を形成し、さらに、例えばＴｉ／Ｐｔ／Ａｕからなる金属膜４８を全体に蒸着する。
最後に、リフトオフ法によりレジスト膜６６を剥離することにより、ｎ型オーミック電極４２ａに接続された上側電極４８ａと、ｐ型オーミック電極４４ａに接続された上側電極４８ｂと、ＭＩＭキャパシタの上側電極４８ｃが形成され、ＭＭＩＣ１１０が完成する。
上述の通り、ＭＭＩＣ１００・１１０では、能動素子を構成するオーミック電極とＭＩＭキャパシタを構成する下側電極とを同時に形成することができるので、能動素子とＭＩＭキャパシタとの作り分けが不要となって工程が短縮され、スループットが向上する。
なお、本発明は、上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形して実施することができる。
第１の実施形態に係るＭＭＩＣの概略断面図。 図１のＭＭＩＣの第１の工程図。 図１のＭＭＩＣの第２の工程図。 図１のＭＭＩＣの第３の工程図。 図１のＭＭＩＣの第４の工程図。 図１のＭＭＩＣの第５の工程図。 図１のＭＭＩＣの第６の工程図。 図１のＭＭＩＣの第７の工程図。 第２の実施形態に係るＭＭＩＣの概略断面図。 図３のＭＭＩＣの第１の工程図。 図３のＭＭＩＣの第２の工程図。 図３のＭＭＩＣの第３の工程図。 図３のＭＭＩＣの第４の工程図。 図３のＭＭＩＣの第５の工程図。 図３のＭＭＩＣの第６の工程図。 図３のＭＭＩＣの第７の工程図。 従来のＭＭＩＣの概略断面図。 従来の別のＭＭＩＣの概略断面図。
符号の説明
１０・１０Ａ…ＧａＡｓ基板、１２…能動層、１４・１４ａ〜１４ｃ…絶縁膜、１６…金属膜、１６ａ・１６ｂ…ソース・ドレイン電極、１６ｃ…下側電極、１８…金属膜、１８ａ…ゲート電極、２０ａ…表面保護膜、２０ｂ…誘電体層、２２…金属膜、２２ａ〜２２ｃ…上側電極、３２…ｎ型半導体層、３４…高抵抗化層、３６…高抵抗半導体層、３８…ｐ型半導体層、４０…絶縁膜、４２ａ…ｎ型オーミック電極、４２ｂ…下層部、４４ａ…ｐ型オーミック電極、４４ｂ…上層部、４５…下側電極、４６…誘電体層、４８ａ〜４８ｃ…上側電極、５２・５４・５６・６２・６４・６６…レジスト膜、８０…ＧａＡｓ基板、８１ａ…ｎ型半導体層、８１ｂ…高抵抗化層、８２…高抵抗半導体層、８３…ｐ型半導体層、８４…ｎ型オーミック電極、８５…ｐ型オーミック電極、８６…表面保護膜、８７…下側電極、８８…誘電体層、８９…上側電極、９０…化合物半導体基板、９１…能動層、９２…ソース電極、９３…ドレイン電極、９４…ゲート電極、９５…表面保護膜、９６…下側電極、９７…誘電体層、９８…上側電極、１００・１１０…ＭＭＩＣ。

Claims (12)

  1. 半導体基板上に、オーミック電極を備えた能動素子と、下側電極と上側電極との間に誘電体層が介在するＭＩＭキャパシタとが設けられた半導体装置であって、
    前記下側電極は前記オーミック電極と同じ構造を有することを特徴とする半導体装置。
  2. 前記能動素子は電界効果トランジスタであり、前記オーミック電極はソース・ドレイン電極であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板は半絶縁性半導体基板であり、
    前記能動素子は、前記基板上に設けられたｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層上に設けられた第１のオーミック電極と、前記ｐ型半導体層上に設けられた第２のオーミック電極とを具備し、
    前記下側電極は前記第１のオーミック電極と同じ構造を有することを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体基板は半絶縁性半導体基板であり、
    前記能動素子は、前記基板上に設けられたｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層上に設けられた第１のオーミック電極と、前記ｐ型半導体層上に設けられた第２のオーミック電極とを具備し、
    前記下側電極は前記第２のオーミック電極と同じ構造を有することを特徴とする請求項１に記載の半導体装置。
  5. 前記半導体基板は半絶縁性半導体基板であり、
    前記能動素子は、前記基板上に設けられたｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層上に設けられた第１のオーミック電極と、前記ｐ型半導体層上に設けられた第２のオーミック電極とを具備し、
    前記下側電極は、前記第１のオーミック電極と前記第２のオーミック電極とが積層されてなる構造と同じ構造を有することを特徴とする請求項１に記載の半導体装置。
  6. 前記基板と前記下側電極との間に絶縁膜が設けられていることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. オーミック電極を備えた能動素子と、下側電極と上側電極との間に誘電体層が介在するＭＩＭキャパシタとを半導体基板上に形成する工程を有する半導体装置の製造方法であって、
    前記下側電極を前記オーミック電極と同時に形成することを特徴とする半導体装置の製造方法。
  8. 前記下側電極と前記オーミック電極を、複数の金属層を積み重ね、これを４００℃以下で熱処理して合金化することにより形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記能動素子は電界効果トランジスタであり、前記オーミック電極はソース・ドレイン電極であることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
  10. 前記半導体基板は半絶縁性半導体基板であり、
    前記能動素子は、前記基板上に設けられたｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層上に設けられた第１のオーミック電極と、前記ｐ型半導体層上に設けられた第２のオーミック電極とを具備し、
    前記下側電極を前記第１のオーミック電極と同時に形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
  11. 前記半導体基板は半絶縁性半導体基板であり、
    前記能動素子は、前記基板上に設けられたｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層上に設けられた第１のオーミック電極と、前記ｐ型半導体層上に設けられた第２のオーミック電極とを具備し、
    前記下側電極を前記第２のオーミック電極と同時に形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
  12. 前記半導体基板は半絶縁性半導体基板であり、
    前記能動素子は、前記基板上に設けられたｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層上に設けられた第１のオーミック電極と、前記ｐ型半導体層上に設けられた第２のオーミック電極とを具備し、
    前記ＭＩＭキャパシタの下側電極は上層部と下層部とからなる２層構造を有し、
    前記下部電極の下層部を前記第１のオーミック電極と同時に形成し、前記下側電極の上層部を前記第２のオーミック電極と同時に形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
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