JP2006303393A - 半導体装置とその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title description 7
- 230000005669 field effect Effects 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 claims description 4
- 239000000470 constituent Substances 0.000 claims description 2
- 238000003475 lamination Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 239000010931 gold Substances 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- Engineering & Computer Science (AREA)
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Abstract
【課題】 従来と同程度の電極抵抗を有し、電界効果トランジスタの製造コストを低減することが可能な電界効果トランジスタおよびその製造方法を提供する。
【解決手段】 半絶縁体基板上に形成されたチャネル層と、チャネル層上に形成されたショットキー層と、ショットキー層上に形成されたオーミックコンタクト層およびショットキー層とショットキー接合するゲート電極と、オーミックコンタクト層上にオーミックコンタクト層とオーミック接合するソース電極およびドレイン電極とを備え、ソース電極、ドレイン電極およびゲート電極のそれぞれが同一の層形状をなし、ソース電極、ドレイン電極およびゲート電極の各層が同一の構成材料からなり最下層にＷＳｉを有する第１層と、第１層の上層にＴｉを有する第２層と、第２層の上層にＡｌを有する第３層と、第３層の上層にＴｉを有する第４層とを有する。
【選択図】 図１
【解決手段】 半絶縁体基板上に形成されたチャネル層と、チャネル層上に形成されたショットキー層と、ショットキー層上に形成されたオーミックコンタクト層およびショットキー層とショットキー接合するゲート電極と、オーミックコンタクト層上にオーミックコンタクト層とオーミック接合するソース電極およびドレイン電極とを備え、ソース電極、ドレイン電極およびゲート電極のそれぞれが同一の層形状をなし、ソース電極、ドレイン電極およびゲート電極の各層が同一の構成材料からなり最下層にＷＳｉを有する第１層と、第１層の上層にＴｉを有する第２層と、第２層の上層にＡｌを有する第３層と、第３層の上層にＴｉを有する第４層とを有する。
【選択図】 図１
Description
本発明は、半導体装置、特に電界効果トランジスタおよびその製造方法に関する。
近年、ＧａＡｓをはじめとする化合物半導体を用いた電界効果トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と称する）は、無線通信とりわけ携帯電話端末のパワーアンプやＲＦスイッチ等に広く用いられている。このＦＥＴの中でも特に、ＰＨＥＭＴ（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は、高周波特性に優れている。また、ＦＥＴなど能動素子と、半導体抵抗、金属抵抗素子および容量などの受動素子とを集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）などの半導体装置にもＰＨＥＭＴは、広く用いられている。
また、この分野においても、製造コストを削減するために、プロセス工程の少ないない製造方法が求められている。
ＰＨＥＭＴは、ショットキー層としてＡｌＧａＡｓを用いることが一般的であるが、ＡｌＧａＡｓは表面準位密度が高いことが一般に知られている。一方、ＩｎＧａＰはＡｌＧａＡｓに対して表面準位密度が低く高周波応答に優れることからショットキー層にＩｎＧａＰを用いることも検討されている。ただし、この場合には、ＩｎＧａＰに含まれるＩｎとゲート電極材料との熱による相互拡散を抑制するために、電極として高融点金属であるＷＳｉなどが用いられる。化合物半導体プロセスにおいて容易に電極の形成が可能であることから、例えば特許文献１には、ショットキー層側からＷＳｉ層、Ｔｉ層、Ｐｔ層、Ａｕ層の４つの層からなる電極を用いたＰＨＥＭＴが記載されている。
図３は、ショットキー層側からＷＳｉ層、Ｔｉ層、Ｐｔ層、Ａｕ層の４つの層からなる電極を用いたＰＨＥＭＴの断面構造を示す断面図である。このＰＨＥＭＴは、半絶縁性ＧａＡｓ基板１０１上に形成された積層体１０９と、素子分離領域１０８と、積層体１０９上に形成された開口部を有する絶縁膜１１０と、絶縁膜１１０の開口部に形成されたゲート電極１１４と、絶縁膜１１０の開口部に形成されドレイン電極、ソース電極を形成するオーミック電極１１５を有する。
積層体１０９は、バッファ層１０２と、アンドープのＩｎ0.2Ｇａ0.8Ａｓからなるチャネル領域１０３と、ｎ型のＩｎ0.25Ｇａ0.75Ａｓからなるキャリア供給層１０４と、アンドープのＡｌ0.25Ｇａ0.75Ａｓからなるショットキー層１０５と、ｎ型ＧａＡｓからなるキャップ層１０６と、ｎ型Ｉｎ0.5Ｇａ0.5Ａｓからなるオーミックコンタクト層１０７を有している。また、ゲート電極１１４およびオーミック電極１１５は、積層体１０９側からＷＳｉ層と、Ｔｉ層と、Ｐｔ層、Ａｕ層を順次積層し、パターニングされた積層金属膜１１１ａ、１１１ｂと積層金属膜１１１ａ、１１１ｂ上に形成された金メッキ膜１１３ａ、１１３ｂからなる。また、ショットキー層１０５とゲート電極１１４は、ショットキー接合となり、オーミックコンタクト層１０７とオーミック電極１１５は、オーミック接合となる。
次に、上記構成のＰＨＭＥＴについて、その製造方法を説明する。図４（ａ）〜（ｄ）は、上記構成のＰＨＭＥＴの製造工程を示す断面図である。
図４（ａ）に示すように、半導体基板１０１上にバッファ層１０２、チャネル領域１０３、キャリア供給層１０４、ショットキー層１０５、キャップ層１０６およびオーミックコンタクト層１０７を順次エピタキシャル成長法により成長させ、積層膜１０９を形成する。その後、積層膜１０９の所定の領域にイオン注入を行い、素子分離領域１０８を形成する。さらに、ゲート形成領域のオーミックコンタクト層１０７およびキャップ層１０６に対して、ドライエッチングを行うことにより、積層膜１０９に開口部を形成する。その後、積層膜１０９および開口部上に、プラズマＣＶＤ法により、ＳｉＯ2またはＳｉＮなどの絶縁膜１１０を形成する。
次に、図４（ｂ）に示すように、絶縁膜１１０上にフォトレジスト膜を堆積し、パターニングを行う。そして、ＣＨＦ3ガスとＳＦ6ガスとの混合ガスによりドライエッチングを行い、オーミック電極１１５を形成するためのコンタクトホールを形成する。さらに、絶縁膜１１０およびコンタクトホール上に、スパッタ法により、ＷＳｉ層、Ｔｉ層、Ｐｔ層、Ａｕ層を順次堆積し、積層金属膜１１１を形成する。
次に、図４（ｃ）に示すように、フォトレジスト膜１１２を形成した後、コンタクトホールに対応する位置が開口部を有するようにフォトレジスト膜１１２をパターニングする。このフォトレジスト膜１１２をマスクとして金メッキ膜１１３ａ、１１３ｂを形成する。
最後に、このフォトレジスト膜１１２を除去した後、図４（ｄ）に示すように、金メッキ膜１１３ａ、１１３ｂをマスクとして、積層金属膜１１１に対してドライエッチングを行うことにより、金メッキ膜１１３ａ、１１３ｂとパターニングされた積層金属膜１１１ａ、１１１ｂからなるオーミック電極１１５およびゲート電極１１４を形成する。
特開２００４−２６００５４号公報
しかしながら、上記従来の電界効果トランジスタは、ＷＳｉ層、Ｔｉ層、Ｐｔ層、Ａｕ層からなる電極を用いるため、材料費が高価なものとなる。また、一般にオーミック接合を用いるソース、ドレイン電極と、ショットキー接合を用いるゲート電極の形成は、別のマスクを用いることが多く、製造プロセスコストを増加させる一因であるが、安価な材料を用いながらソース・ドレイン・ゲート電極を同時に形成することはこれまで困難であった。
本発明は、上記問題を解決するためのもので、従来と同程度の電極抵抗を有し、電界効果トランジスタの製造コストを低減させることが可能な電界効果トランジスタおよびその製造方法を提供することを目的とする。
本発明の電界効果トランジスタは、半絶縁体基板上に形成されたチャネル層と、前記チャネル層上に形成されたショットキー層と、前記ショットキー層上に形成されたゲート電極と、前記ショットキー層上に前記ゲート電極を間に挟んで、ＩｎＧａＡｓにより形成されたオーミックコンタクト層と、前記オーミックコンタクト層上に形成されたソース電極およびドレイン電極とを備える。上記目的を達成するために、前記ソース電極、前記ドレイン電極および前記ゲート電極は、対応する層が同一の構成材料からなる積層構造をなし、最下層はＷＳｉ層であり、前記最下層より上層にＡｌを含む層を有することを特徴とする。この構成により、低電極抵抗のドレイン電極、ソース電極、ゲート電極を有する電界効果トランジスタを安価に製造することができる。
また、本発明の電界効果トランジスタの製造方法は、半絶縁性基板上にバッファ層を形成する工程と、前記バッファ層上にチャネル層を形成する工程と、前記チャネル層上にショットキー層を形成する工程と、前記ショットキー層上にＩｎＧａＡｓからなるオーミックコンタクト層を形成する工程と、前記オーミックコンタクト層の所定領域に開口部を設け、前記ショットキー層を露出させる工程と、前記露出したショットキー層および前記オーミックコンタクト層を覆う絶縁膜を形成する工程と、ソース電極、ドレイン電極、ゲート電極が形成される位置の前記絶縁膜に同時に開口部を形成する工程と、前記絶縁膜の開口部に積層構造を有する電極金属膜を形成する工程と、前記電極金属膜のソース電極、ドレイン電極、ゲート電極が形成される位置以外の部分をエッチングする工程とを有する電界効果トランジスタの製造方法において、電極金属膜は、最下層がＷＳｉ層であり、前記最下層より上層にＡｌを含む層を有することを特徴とする。
本発明によれば、従来と同程度の電極抵抗を有し、電界効果トランジスタの製造コストを低減することが可能な電界効果トランジスタおよびその製造方法を提供することができる。
上記本発明の電界効果トランジスタは、前記ソース電極、前記ドレイン電極および前記ゲート電極は、前記ショットキー層またはオーミックコンタクト層と接し、ＷＳｉからなる第１層と、前記第１層の上層に形成され、Ｔｉからなる第２層と、前記第２層の上層に形成され、Ａｌを含む第３層と、前記第３層の上層に形成され、Ｔｉからなる第４層とを有する構成にすることもできる。
また、前記Ａｌを含む層は、Ｔｉを０．１ａｔｍ％以上含む構成にするが好ましい。この構成により、Ａｌを含む層のエレクトロンマイグレーション耐性を上げることができる。
また、前記ショットキー層は、ＩｎおよびＰを含む構成にすることもできる。この構成により、熱的信頼性が向上する。
また、上記本発明の電界効果トランジスタの製造方法は、前記ショットキー層は、ＩｎおよびＰを含む構成にすることもできる。
以下、本発明の実施の形態について図面を参照しながら説明する。
まず、本発明のＦＥＴの構成について説明する。図１は、本発明のＦＥＴの断面構成を示す断面図である。半絶縁性ＧａＡｓからなる基板１０上に、基板１０と格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍの第１バッファ層１１が形成され、第１バッファ層１１上にアンドープＡｌＧａＡｓで構成された厚さ１００ｎｍの第２バッファ層１２が形成される。第２バッファ層１２上にキャリアが走行するアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、厚さ２０ｎｍのチャネル層１３が形成される。
チャネル層１３上に、アンドープＡｌ0.25Ｇａ0.75Ａｓで構成され、厚さが５ｎｍである第１スペーサー層１４と、その上に同じく、アンドープＡｌ0.25Ｇａ0.75Ａｓで構成され、厚さが２０ｎｍである第２スペーサー層１６が形成されている。第１スペーサー層１４と第２スペーサー層１６の間に、ｎ型不純物イオンであるＳｉがドーズ量５×１０12ｃｍ-2となるように１原子層分のプレーナードープされたキャリア供給層１５が形成される。
第２スペーサー層１６上に、アンドープＩｎ0.48Ｇａ0.52Ｐで構成された厚さ１０ｎｍのショットキー層１７が形成される。ベース電極が形成される位置以外のショットキー層１７上にｎ+型のＧａＡｓで構成され、厚さ５０ｎｍであるドープ層１８と、その上に、ｎ+型のＩｎＧａＡｓで構成され、キャップ層としての働きを有する厚さ５０ｎｍであるオーミックコンタクト層１９が形成される。なお、バッファ層１１〜オーミックコンタクト層１９は、エピタキシャル成長法により作成され、総称してエピタキシャル層２０と呼ぶ。
エピタキシャル層２０上にＳｉ3Ｎ4またはＳｉＯ2からなる絶縁膜２２が形成され、その絶縁膜２２は、ソース電極２３、ドレイン電極２５、ゲート電極２４が形成される箇所に開口部を有する。オーミックコンタクト層１９上の絶縁膜２２の開口部には、オーミックコンタクト層１９とオーミック接合するソース電極２３およびドレイン電極２５が配置される。ショットキー層１７上の絶縁膜２２の開口部には、ショットキー層１７とショットキー接合するゲート電極２４が配置される。
このソース電極２３、ドレイン電極２５およびゲート電極２４は、積層構造をしており、エピタキシャル層２０側の最下層から順にＷＳｉからなるＷＳｉ層、Ｔｉからなる第１Ｔｉ層、ＡｌからなるＡｌ層、Ｔｉからなる第２Ｔｉ層の層を有している。最下層のＷＳｉ層は、ＩｎＧａＰ層（ショットキー層１７）との熱による相互拡散を抑制する信頼性が高く、また、ｎ+ＩｎＧａＡｓ層（オーミックコンタクト層１９）に対して、良好なオーミック接合となる。
また、ソース電極２３およびドレイン電極２５の近傍には、素子分離用の素子分離領域２１が形成される。さらに、ソース電極２３、ドレイン電極２５およびゲート電極２４は、例えばＳｉ3Ｎ4またはＳｉＯ2からなる絶縁膜２６により被覆される。
以上のような構成により、ソース電極２３、ドレイン電極２５およびゲート電極２５が、ＷＳｉ層、第１Ｔｉ層、Ａｌ層、第２Ｔｉ層を積層した構造を有し、Ｐｔ、Ａｕを用いた場合と同程度の抵抗を得ることができる。さらに、Ｐｔ、Ａｕを用いないため、電界効果トランジスタを安価に製造することができる。
次に、以上のように構成された電界効果トランジスタについて、その製造方法について図２を参照しながら説明する。
まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１０上に例えば、ＭＯ−ＣＶＤ法、あるいはＭＢＥ法を用いて、第１バッファ層１１、第２バッファ層１２、チャネル層１３、第１スペーサー層１４、キャリア供給層１５、第２スペーサー層１６、ショットキー層１７、ドープ層１８およびキャップ層１９を順に、エピタキシャル成長により形成する。
次に、図２（ｂ）に示すように、フォトレジスト３１を設け、フォトリソグラフィーなどを用いて、パターニングを行う。このフォトレジスト３１をマスクとして、イオン注入を行い、素子分離領域２１を形成する。なお、エピタキシャル層２０の所定位置に対して、メサエッチングを行うことにより素子分離を行うことも可能である。
次に、フォトレジスト３１を取り除き、図２（ｃ）に示すように、フォトレジストを形成しゲート電極２４が形成される位置に開口部を設けるようにパターニングを行う。このパターニングされたフォトレジスト３２をマスクとして、エッチングを行い、キャップ層１９、ドープ層１８を除去し、ショットキー層１７を露出させる。
次に、フォトレジスト３２を除去した後、図２（ｄ）に示すように、例えば、エピタキシャル層２０上に厚さ３００ｎｍのＳｉ3Ｎ4からなる絶縁膜２２を成膜する。そして、絶縁膜２２上にフォトレジストを形成し、形成されたフォトレジストをソース電極２３、ドレイン電極２５およびゲート電極２４が形成される位置に開口部を有するようにパターニングを行う。パターニングされたフォトレジスト３３をマスクとし、ドライエッチングにより、開口部を形成する位置にある絶縁膜２２を除去する。この際、ドライエッチングにより、露出したショットキー層１７にダメージが入る可能性があり、可能な限り低ダメージでドライエッチングが行われることが好ましい。
次に、図２（ｅ）に示すように、ウエハ表面にスパッタ法または蒸着法により、ウエハ表面から順にＷＳｉ層、第１Ｔｉ層、Ａｌ層、第２Ｔｉ層を製膜して電極層を形成する。この際、導電率の高いＡｌの膜厚を最適化して電極層を形成することにより、所定の抵抗を得ることができる。また、Ａｌ層中に、０．１ａｔｍ％以上のＴｉを含ませることで、エレクトロンマイグレーション耐性を上げることができる。また、Ａｌ層中に含ませるＴｉの添加量が多くなると高抵抗化するため、Ｔｉの量を２ａｔｍ％以下にすることが望ましい。
次に、電極層にフォトレジストを塗布し、パターニングして、フォトレジスト３４を形成する。このレジスト３４をマスクとして、塩素系ガスを用い電極層に対してエッチングを行い、ソース電極２３、ドレイン電極２５およびゲート電極２４を形成する。
次に、フォトレジスト３４を除去し、図２（ｆ）に示すように、ソース電極２３、ドレイン電極２５およびゲート電極２４を被覆するように、絶縁性の保護膜２６を形成する。以上の工程を経て、本実施の形態の電界効果トランジスタが完成する。
なお、本実施の形態のソース電極２３、ドレイン電極２５、ゲート電極２４は、ＧａＡｓ基板を用いたＰＨＥＭＴだけでなく、ＩｎＧａＡｓオーミックコンタクト層、ＩｎＧａＰショットキー層を用いたすべての電解効果トランジスタ、さらには、ＩｎＰ基板を用いた電解効果トランジスタおよびＩｎＰをショットキー層に用いた電界効果トランジスタに用いることができる。
以上のような構成により、ソース電極２３、ドレイン電極２５およびゲート電極２５が、ＷＳｉ層、第１Ｔｉ層、Ａｌ層、第２Ｔｉ層の積層構造を有することにより、Ｐｔ、Ａｕを用いない、安価な電界効果トランジスタを製造することができる。
さらに、電極としてＡｌ層の膜厚を最適化することにより、所定の抵抗を得ることができる。
また、ソース電極２３、ドレイン電極２５およびゲート電極２４を同一工程で形成することができる。このため、製造工程を減らすことができ、製造コストを削減することができる。
本発明の電解効果トランジスタおよびその製造方法は、ソース電極、ドレイン電極、ゲート電極の電極に、Ａｌ層を用いるため、安価に製造することが可能であり、半導体装置に関連した分野特に、携帯電話端末などの用途に用いられる高周波特性に優れたＭＭＩＣの分野において有用である。
１０ 基板
１１ 第１バッファ層
１２ 第２バッファ層
１３ チャネル層
１４ 第１スペーサー層
１５ キャリア供給層
１６ 第２スペーサー層
１７ ショットキー層
１７ａ 開口部
１８ ドープ層
１９ キャップ層
２０ エピタキシャル層
２１ 素子分離領域
２２ 絶縁膜
２３ ソース電極
２４ ゲート電極
２５ ドレイン電極
２６ 保護膜
３１〜３４ フォトレジスト
１１ 第１バッファ層
１２ 第２バッファ層
１３ チャネル層
１４ 第１スペーサー層
１５ キャリア供給層
１６ 第２スペーサー層
１７ ショットキー層
１７ａ 開口部
１８ ドープ層
１９ キャップ層
２０ エピタキシャル層
２１ 素子分離領域
２２ 絶縁膜
２３ ソース電極
２４ ゲート電極
２５ ドレイン電極
２６ 保護膜
３１〜３４ フォトレジスト
Claims (6)
- 半絶縁体基板上に形成されたチャネル層と、
前記チャネル層上に形成されたショットキー層と、
前記ショットキー層上に形成されたゲート電極と、
前記ショットキー層上に前記ゲート電極を間に挟んで、ＩｎＧａＡｓにより形成されたオーミックコンタクト層と、
前記オーミックコンタクト層上に形成されたソース電極およびドレイン電極とを備えた電界効果トランジスタにおいて、
前記ソース電極、前記ドレイン電極および前記ゲート電極は、対応する層が同一の構成材料からなる積層構造をなし、最下層はＷＳｉ層であり、前記最下層より上層にＡｌを含む層を有することを特徴とする電解効果トランジスタ。 - 前記ソース電極、前記ドレイン電極および前記ゲート電極は、
前記ショットキー層またはオーミックコンタクト層と接し、ＷＳｉからなる第１層と、
前記第１層の上層に形成され、Ｔｉからなる第２層と、
前記第２層の上層に形成され、Ａｌを含む第３層と、
前記第３層の上層に形成され、Ｔｉからなる第４層とを有する請求項１記載の電界効果トランジスタ。 - 前記Ａｌを含む層は、Ｔｉを０．１ａｔｍ％以上含む請求項１または２記載の電解効果トランジスタ。
- 前記ショットキー層は、ＩｎおよびＰを含む請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
- 半絶縁性基板上にバッファ層を形成する工程と、
前記バッファ層上にチャネル層を形成する工程と、
前記チャネル層上にショットキー層を形成する工程と、
前記ショットキー層上にＩｎＧａＡｓからなるオーミックコンタクト層を形成する工程と、
前記オーミックコンタクト層の所定領域に開口部を設け、前記ショットキー層を露出させる工程と、
前記露出したショットキー層および前記オーミックコンタクト層を覆う絶縁膜を形成する工程と、
ソース電極、ドレイン電極、ゲート電極が形成される位置の前記絶縁膜に同時に開口部を形成する工程と、
前記絶縁膜の開口部に積層構造を有する電極金属膜を形成する工程と、
前記電極金属膜のソース電極、ドレイン電極、ゲート電極が形成される位置以外の部分をエッチングする工程とを有する電界効果トランジスタの製造方法において、
電極金属膜は、最下層がＷＳｉ層であり、前記最下層より上層にＡｌを含む層を有することを特徴とする電界効果トランジスタの製造方法。 - 前記ショットキー層は、ＩｎおよびＰを含む請求項５に記載の電界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005127020A JP2006303393A (ja) | 2005-04-25 | 2005-04-25 | 半導体装置とその製造方法 |
| US11/388,545 US20060237753A1 (en) | 2005-04-25 | 2006-03-24 | Semiconductor device and method for manufacturing the same |
| CNA2006100751491A CN1855536A (zh) | 2005-04-25 | 2006-04-25 | 半导体器件和其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005127020A JP2006303393A (ja) | 2005-04-25 | 2005-04-25 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006303393A true JP2006303393A (ja) | 2006-11-02 |
Family
ID=37185952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005127020A Withdrawn JP2006303393A (ja) | 2005-04-25 | 2005-04-25 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060237753A1 (ja) |
| JP (1) | JP2006303393A (ja) |
| CN (1) | CN1855536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124246A (ja) * | 2009-12-08 | 2011-06-23 | Mitsubishi Electric Corp | ヘテロ接合電界効果型トランジスタ及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302166A (ja) * | 2008-06-11 | 2009-12-24 | Panasonic Corp | 半導体装置およびその製造方法 |
| US9601638B2 (en) * | 2011-10-19 | 2017-03-21 | Nxp Usa, Inc. | GaN-on-Si switch devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0531550B1 (en) * | 1991-03-28 | 1997-12-29 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
| EP0642175B1 (en) * | 1993-09-07 | 2004-04-28 | Murata Manufacturing Co., Ltd. | Semiconductor element with Schottky electrode and process for producing the same |
| JP3141935B2 (ja) * | 1998-02-02 | 2001-03-07 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| JP3416532B2 (ja) * | 1998-06-15 | 2003-06-16 | 富士通カンタムデバイス株式会社 | 化合物半導体装置及びその製造方法 |
| US6512271B1 (en) * | 1998-11-16 | 2003-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7028898B2 (en) * | 2002-04-12 | 2006-04-18 | Wintek Corporation | Layout structure of electrode lead wires for organic led display |
| US6933542B2 (en) * | 2003-02-10 | 2005-08-23 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor, and integrated circuit device and switching circuit using the same |
-
2005
- 2005-04-25 JP JP2005127020A patent/JP2006303393A/ja not_active Withdrawn
-
2006
- 2006-03-24 US US11/388,545 patent/US20060237753A1/en not_active Abandoned
- 2006-04-25 CN CNA2006100751491A patent/CN1855536A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124246A (ja) * | 2009-12-08 | 2011-06-23 | Mitsubishi Electric Corp | ヘテロ接合電界効果型トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060237753A1 (en) | 2006-10-26 |
| CN1855536A (zh) | 2006-11-01 |
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