JP2006237534A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体装置例えばＨＥＭＴにおけるしきい値電圧Ｖthの安定化等の半導体装置における特性の安定化を図る事ができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基体１上の、素子構成層３と、この素子構成層３によって構成する半導体素子または／および回路素子の不純物導入ないしは電極の形成層上に、この形成層に比してエッチング性の高いエッチング選択性を呈するエッチング犠牲層２０を形成する工程と、このエッチング犠牲層２０上に絶縁層１２を形成する工程と、絶縁層１２を貫通し、エッチング犠牲層２０を貫通することがない深さの第１の開口部３１をエッチングによって形成する第１のエッチング工程と、この第１の開口部３１を通じて、エッチング犠牲層２０を貫通する第２の開口部３２を形成して第１および第２の開口部３１および３２が貫通して形成された貫通開口３３を形成する第２のエッチング工程とを有する。
【選択図】 図２

Description

本発明は、半導体装置および半導体装置の製造方法、例えば単体半導体装置、あるいは半導体素子、抵抗素子等の回路素子が搭載形成される半導体集積回路等の半導体装置および半導体装置の製造方法に関する。

各種半導体装置の製造において、半導体層上に形成した絶縁層に対してパターンエッチングによって所要の開口を形成し、この開口を通じて、不純物ドーピング、電極コンタクト等を行う工程を伴う。
この場合、素子構成の例えば化合物半導体層と、この上に形成される一般的な絶縁層とのエッチング選択性が小さいことから、絶縁層に対してのパターンエッチングを行うとき、絶縁層の下の半導体層表面が幾分侵食されるなど、エッチング面における面内均一性に劣り、このエッチング面を通じて不純物導入を行うとか電極形成を行う場合、素子の特性に影響を生じる。

この現象を、例えば接合ゲート型高電子移動度トランジスタ（ＨＥＭＴ）の例について図７〜図９に工程図を参照して説明する。
この例は、チャネル層を挟んでその上下に電子供給層としてのドーピング層が配置されたダブルドープ型のＰＨＥＭＴ（Pseudomorphic High Electron Mobility Transistor）構成による場合である。
この場合、図７Ａに示すように、半絶縁性(SI)の、ＧａＡｓによる半導体基体１０１上にバッファ層１０２を介して素子構成層１０３、この例では、ＨＥＭＴの構成層をエピタキシャル成長する。
この構成層１０３は、バッファ層１０２側から順次、電子供給層としての高不純物濃度のｎ型のＡｌＧａＡｓによる下層ドーピング層１０４、ノンドープのＡｌＧａＡｓによる下層スペーサ層１０５、ノンドープのＩｎＧａＡｓによるチャネル層１０６、ノンドープのＡｌＧａＡｓによる上層スペーサ層１０７、電子供給層としての高不純物濃度のｎ型のＡｌＧａＡｓによる上層ドーピング層１０８、ｎ型もしくはノンドープのＡｌＧａＡｓによるバリア層１０９と、高不純物濃度のｎ型のキャップ層１１０が積層されて成る。

この素子構成層１０８に対してゲート部の形成と、ソースおよびドレインの電極取り出し部を形成する。
まず、図７Ｂに示すように、ゲート形成部のキャップ層１１０に、開口１１０Ｗを形成する。この開口１１０Ｗの形成は、フォトリソグラフィによって開口１１２Ｗが形成されたフォトレジストによるマスク層１１２を形成し、その開口１１２Ｗを通じてキャップ層１１０をエッチングすることによって形成することができる。

図７Ｃに示すように、マスク層１１１を除去し、キャップ層１１０上と、その開口１１０Ｗを通じて露呈されたバリア層１０９上に、全面的に、例えばＳｉＮによる絶縁層１１２を形成する。
図８Ａに示すように、キャップ層の開口１１０Ｗ内の絶縁層１１２に、接合ゲート領域を形成する不純物導入の開口１１２Ｗを形成する。
この開口１１２Ｗの形成は、開口１１２の形成部上にフォトリソグラフィによって開口１１３Ｗが形成されたマスク層１１３をフォトリソグラフィによって形成する。この開口１１３Ｗを通じてドライエッチング例えばＲＩＥ（Reactive Ion Etching）によって絶縁層１１２に開口１１２Ｗを形成する。
そして、図８Ｂに示すように、開口１１２Ｗを通じてバリア層１０９に、ｐ型不純物のＺｎを拡散して、接合ゲート領域１１４を形成する。
その後、図８Ｃに示すように、開口１１２Ｗを通じて、接合ゲート領域１１４にオーミックコンタクトするゲート電極層１１５Ｌを一旦全面的に形成する。

図９Ａに示すように、図８Ｃにおけるゲート電極層１１５Ｌの最終的にゲート電極を形成する部分上に、フォトリソグラフィによってフォトレジストによるマスク層１１６を形成し、これをマスクとしてゲート電極層１１５Ｌを選択的にイオンミリングし、接合ゲート領域１１４にオーミックコンタクトされたゲート電極１１５を形成する。

その後、マスク層１１６を除去し、ゲート電極１１５と他の後述する電極等との電気的絶縁を高めるために、絶縁層１１２上に、再び、同様の例えばＳｉＮによる絶縁層１１２をデポジットする。
次に、図９Ｂに示すように、フォトリソグラフィによって、ソースおよびドレインの各電極形成部上にそれぞれに開口１１７ＷＳおよび１１７ＷＤを有するマスク層１１７を形成し、これら開口１１７ＷＳおよび１１７ＷＤを通じて、ソースおよびドレイン各電極形成開口１１２ＷＳおよび１１２ＷＤを形成する。

そして、マスク層１１７上からソースおよびドレイン電極を構成するＡｕＧｅ／Ｎｉ／Ａｕの金属層を順次蒸着した電極金属層を形成、マスク層１１７を除去することによって、開口１１２ＷＳおよび１１２ＷＤを通じてキャップ層１１０上に被着された部分の金属層のみを残して他部の金属層をリフトオフする。その後、熱処理を行うことによって所要の深さにアロイを行って、図９Ｃに示すように、ソース電極１１８Ｓおよびドレイン電極１１８Ｄが形成された目的とするＨＥＭＴが形成される。

ところが、このようにして得られたＨＥＭＴは、目的とする特性、例えば目的とするしきい値電圧Ｖthを有するＨＥＭＴが必ずしも得られないという問題が生じる。
これは、ゲート領域１１４を形成する不純物例えばＺｎのドープを行う図８Ｂで示す開口１１２Ｗの底面が、面内均一性に問題があることによる。

例えば図１０にショットキー障壁のバンド図を示すショットーゲート型のＨＥＭＴのしきい値電圧Ｖthは、次式（１）で表すことができる。
Ｖth＝Φ_B−（ｑＮ_Ｄａ／ε_Ｓ）−ΔＥｃ （１）
ここで
Φ_B: ショットキー障壁
q : 電荷
Ｎ_Ｄ: シートキャリア濃度
a：チャネル層とショットキー障壁を形成するゲート電極との距離（以下ゲート・チャネル間距離という）
ε_Ｓ :半導体の誘電率
ΔＥｃ: ヘテロ接合による伝導帯のエネルギー差
を示している。
式（１）から、しきい値電圧Ｖthの半導体層の面内分布が、半導体層のＮ_Ｄ，ε_Ｓ，ΔＥｃの面内ばらつきと、ゲート・チャンネ間距離aによって影響を受けることが分かる。
すなわち、しきい値電圧Ｖthの面内分布に影響を与える要因を大きく分けると、
要因１．半導体層の特性要因
要因２．プロセス要因
に大別される。

そして、ゲート・チャネル間距離ａは、要因２によるものであり、このゲート・チャネル間距離ａは、例えばショットキー障壁にあっては、ショットキー障壁を形成するショットキー電極の形成面が基準面となり、ｐｎ接合ゲートにあっては、接合ゲート領域の不純物導入面が基準面となることから、これらの基準面となるショットキー電極や、不純物導入の各表面位置の面内均一性が問題となる。
例えば接合型ゲートにあっては、図８における接合ゲート領域１１４とチャネル層１０６との距離ａのばらつきは、ゲート領域１１４のいわば基準面となる例えば図８Ａにおけるゲート領域を形成する開口１１４の底面のばらつき、すなわちＳｉＮの絶縁層１１２の厚さの面内ばらつき、開口１１４の形成時における例えばＲＩＥの深さの面内ばらつきに因る。

このようなショットキー障壁ゲートや、接合ゲート領域のいわば基準面を正確に形成することができるようにすることの改善に関する提案が種々なされている。例えば上述した開口１１４の底面位置の面内均一性を高めるために、開口の底面、すなわち半導体素子もしくは回路素子の形成面とのエッチング性の選択性が高いエッチング液の提案もなされている（例えば特許文献1参照。） また、例えば半導体素子、あるいは回路素子の形成層の表面がエッチング選択性の高いエッチング選択性の高いエッチングストッパ層を形成するなどの方法がとられる。しかしながら、この場合、このストッパ層が、上述した開口面の底面に残存するものであり、この開口面にストッパとしての機能を有し、かつ素子構成層との選択性の高いストッパ材料の選定に問題がある。
特開平７−１７６５２１号公報

本発明は、例えば上述したＨＥＭＴ等の半導体装置において、その製造プロセス、特にその特性に大きく影響する例えばショットキー障壁形成のゲート電極、接合ゲートを形成するゲート領域の不純物導入の表面の面内均一性をより高めるとか、半導体集積回路等における半導体基体上に抵抗素子等の例えば受動素子等の回路素子を形成する場合における電極形成面の面内均一性、すなわち抵抗値の均一性を図ることができる半導体装置および半導体装置の製造方法を提供するものである。

本発明による半導体装置は、半導体基体にもしくは半導体基体上に形成された半導体素子または／および回路素子を構成する素子構成層の不純物導入ないしは電極の形成層上に、該形成層に比してエッチング性の高いエッチング選択性を呈するエッチング犠牲層を介して絶縁層が形成され、
上記エッチング犠牲層の底面位置によって設定され、該絶縁層における第１の開口部と上記エッチング犠牲層における第２の開口部とが貫通して形成された貫通開口有し、
該貫通開口の上記素子構成層に、上記不純物導入ないしは電極が形成されて成ることを特徴とする。

また、本発明による半導体装置は、上述した半導体装置にあって、上記貫通開口を形成する上記第１の開口部の開口に比し、上記第２の開口部の開口面積が大とされ、上記絶縁層の開口部周縁下に空洞が形成されて成ることを特徴とする。
また、本発明は、上述した半導体装置にあって、上記素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの構成層であり、上記貫通開口の底面の上記不純物導入領域がゲート領域であり、上記電極がゲート電極であることを特徴とする。
本発明は、上述した半導体装置にあって、上記素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの構成層であり、上記貫通開口の底面の上記電極がショットキーゲート電極であることを特徴とする。

本発明による半導体装置の製造方法は、半導体基体にもしくは半導体基体上に、半導体素子または／および回路素子を構成する素子構成層と、該構成層の上記半導体素子または／および回路素子の不純物導入ないしは電極の形成層上に、該形成層に比してエッチング性の高いエッチング選択性を呈するエッチング犠牲層とを形成する工程と、該エッチング犠牲層上に絶縁層を形成する工程と、上記絶縁層を貫通し、上記エッチング犠牲層を貫通することがない深さの第１の開口部をエッチングによって形成する第１のエッチング工程と、該第１の開口部を通じて、上記エッチング犠牲層を貫通する上記第２の開口部を形成して上記第１および第２の開口部が貫通して形成された貫通開口を形成する第２のエッチング工程と、該貫通開口を通じて該貫通開口の底面に不純物導入工程または／および電極形成を行う工程とを有することを特徴とする。

また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記第１のエッチング工程を異方性エッチングとし、上記第２のエッチング工程を等方性エッチングとして、上記第１の開口部の開口に比し、上記第２の開口部の開口を大として、上記第１の開口部の周縁下に空洞が形成されるようにしたことを特徴とする請求項６に記載の半導体装置の製造方法。
また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記第２のエッチング工程が、ウエットエッチングであることを特徴とする。
また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記第２のエッチング工程が、ドライエッチング工程であることを特徴とする。
また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記第２のエッチング工程が、イオン化傾向によるエッチングによることを特徴とする。

また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの形成層であり、上記貫通開口を通じての底面の不純物導入工程によってゲート領域を形成し、上記貫通開口内の電極形成工程によって、ゲート電極を形成することを特徴とする。
また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記半導体素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの構成層であり、上記貫通開口の底面の不純物導入工程によってゲート領域を形成することを特徴とする。

また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記エッチング犠牲層と、該エッチング犠牲層の直下の上記素子構成層との一方がＰ（燐）系半導体層で、他方がＡｓ系半導体層であることを特徴とする。
また、本発明は、上述した本発明による半導体装置の製造方法にあって、上記半導体素子構成層が、少なくともチャネル層を有する電界効果トランジスタの構成層であり、上記貫通開口の底面の上記不純物導入工程によって、ゲート領域を構成することを特徴とする。
また、本発明は、上記回路構成層が、抵抗層であり、該抵抗層への電極形成部上に上記貫通開口を形成し、該貫通開口内に上記抵抗層の電極を形成する工程を有することを特徴とする。

上述したように、本発明による半導体装置においては、絶縁層、具体的には表面絶縁層、あるいは半導体集積回路等においては層間絶縁層と、この絶縁層に形成された第１の開口部を通じて形成される不純物導入領域ないしは電極の形成層との間に、エッチング犠牲層を介在させた構成としたことにより、半導体素子の特性に大きな影響を与える不純物導入領域ないしは電極の形成面の設定を正確に行うことができる。

また、その絶縁層に形成された第１の開口部に比しエッチング犠牲層に形成した第２の開口部を大として、第１の開口部周縁下に、大なる第２の開口部の存在によって空洞が形成される構造とすることにより、この空洞における絶縁層に比し小さい誘電率部分が介在された構成とすることができることによって例えば絶縁層上に渡って形成されたこの開口に配置される電極と素子構成層間に介在される浮遊容量の低減化が図られ、ft(遮断周波数),ｆmax(最大発振周波数)を高めることができる。

また、本発明による半導体装置の製造方法によれば、半導体装置を構成する半導体素子、あるいは回路素子の構成層の不純物導入領域ないしは電極例えばＨＥＭＴにおいて、その接合ゲート領域、あるいはその電極もしくはショットキー電極の形成層の再上層構成層上に、これに対しエッチング選択性を有するエッチング犠牲層を介して絶縁層を形成したことによって、不純物導入あるいは電極形成のための絶縁層に対する第１の開口部の形成、すなわち第１のエッチングにおいては、エッチング犠牲層を貫通することがない範囲で、絶縁層を完全に貫通するいわゆるオーバーエッチングを行うことができるので、絶縁層の開口を確実に行うことができる。
そして、次にエッチング犠牲層について、第１の開口部を通じてエッチングを行って第２の開口部を形成して第１および第２の開口部による貫通開口を形成するものであるが、このとき、エッチング犠牲層が、素子構成層の最上層に比し高いエッチング性、すなわちエッチングレートを有するエッチングによって行うことから、エッチング犠牲層のみを除去することができる。このようにして、第２の開口部の底面、すなわち貫通開口部の底面は、絶縁層の厚さの面内不均一性、および貫通開口形成のエッチングの面内不均一性の影響が回避される。

したがって、貫通開口の底面から不純物のドーピングを行って、例えばＨＥＭＴにおける接合ゲート領域を形成するとか、あるいはショットキーゲート電極を形成するとき、前記（１）式におけるからゲート・チャネル間距離ａを、所定の距離に、かつ高い面内均一性をもって形成することができる。
また、同様の理由から、各種回路素子例えば抵抗の電極形成部において、その電極形成面の位置および面内均一性を高めることができるので、安定して高い精度の高い抵抗を得ることができるものである。

本発明による半導体装置と、本発明による半導体装置の製造方法の形態例を図面を参照して説明するが、本発明は、これらに限定されるものではない。
［実施の形態例１］
図１〜図３の各工程の概略断面図を参照して本発明による半導体装置、この例では、接合ゲート型ＨＥＭＴを、本発明による半導体製造方法によって製造する一形態例を説明する。
この例は、チャネル層を挟んでその上下に電子供給層としてのドーピング層が配置されたダブルドープ型のＡｌＧａＡｓ／ＩｎＧａＡｓＰＨＥＭＴ構成による場合である。
この場合、図１Ａに示すように、ＧａＡｓによる半絶縁性(SI)の半導体基体１上にバッファ層２を介して素子構成層３、この例では、ＨＥＭＴを構成する構成層３をエピタキシャル成長する。

この構成層３は、バッファ層２側から電子供給層としての高不純物濃度のｎ型のＡｌＧａＡｓによる下層ドーピング層４、ノンドープのＡｌＧａＡｓによる下層スペーサ層５、ノンドープのＩｎＧａＡｓによるチャネル層６、ノンドープのＡｌＧａＡｓによる上層スペーサ層７、電子供給層としての高不純物濃度のｎ型のＡｌＧａＡｓによる上層ドーピング層８、ｎ型もしくはノンドープのＡｌＧａＡｓによるバリア層９と、高不純物濃度のｎ型のキャップ層１０とによる素子構成層３を成膜するものであるが、本発明においては、このバリア層９上に例えばｎ型のＩｎ_０．４８Ｇａ_０．５２Ｐによるエッチング犠牲層２０を厚さ数十ｎｍ以下の例えば１５ｎｍに成膜し、この上に上述したキャップ層１０を成膜する。と、例えば連続エピタキシャル成長によって形成する。これら半導体層は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）による連続エピタキシャル成長によって成膜して半導体基板２１を構成することができる。

図１Ｂに示すように、半導体基板２１上、すなわちキャップ層１０上に、フォトリソグラフィによってゲート形成部より幅広の開口１１Ｗが形成されたレジスト層によるマスク層１１を形成する。そして、このマスク層１１の開口１１Ｗを通じてキャップ層１０をエッチングして、開口１１Ｗを形成し、この開口１１Ｗを通じてエッチング犠牲層２０を露呈する。
この開口１１Ｗを形成するエッチングは、例えばドライエッチングあるいはウエットエッチングによって、形成することができる。
ドライエッチングにおいては、例えばＢＣｌ_３とＡｒとの混合ガスを用いたＥＣＲ（Electron Cyclotron Resonance）法によることができ、ウエットエッチングにおいては、Ｈ_３ＰＯと、Ｈ_２Ｏ_２と、Ｈ_２Ｏとの１：１：１の混合液によるエッチング液を用いるエッチングによって例えばＧａＡｓによるキャップ層１０に対して選択的にエッチングを行うことができ、開口１０Ｗを穿設することができる。

図１Ｃに示すように、マスク層１１を除去し、キャップ層１０上と、その開口１０Ｗを通じて露呈されたエッチング犠牲層２０上に、全面的に、例えばＳｉＮによる絶縁層１２を例えばＣＶＤ（Chemical Vapor Deposition）法によって形成する。

図２Ａに示すように、絶縁層１２上に、フォトリソグラフィによって、接合ゲート領域の形成部上に相当する部分に開口１３Ｗを有するレジストによるマスク層１３を形成する。
このマスク層１３の開口１３Ｗを通じて、絶縁層１２に、接合ゲート領域を形成する不純物導入部に第１の開口部３１をエッチング形成する。
この第１の開口部３１の形成のためのエッチングは、例えばＣＨＦ₃，ＣＦ₄，Ｏ₂の混合ガスによるＲＩＥ（Reactive Ion Etching）によって形成することができる。
この第１の開口部３１は、絶縁層１２を貫通するように、絶縁層１２の全厚さに渡る深さに形成するものであり、この場合、このエッチングは、エッチング犠牲層２０を貫通することがない範囲で、エッチング犠牲層２０に差し掛かるいわゆるオーバーエッチングとすることができることから、確実に絶縁層１２を貫通する第１の開口部３１を形成することができる。

この場合、この第１の開口部３１の深さは、この第１の開口部３１を通じてバリア層９に、ｐ型不純物のＺｎを拡散して、接合ゲート領域１４を形成する。

その後、図２Ｂに示すように、絶縁層１２をマスクとして、その第１の開口部３１を通じてエッチング犠牲層２０をその全厚さに渡って貫通エッチングして第２の開口部３２を穿設し、第１および第２の開口部３１および３２が貫通して形成された貫通開口３３を形成する。
第２の開口部３２を形成するためのエッチングは、エッチング犠牲層２０の底面に接する素子形成層３の構成層、この例ではバリア層９に対するエッチング性に比し高いエッチング性を有する選択性を有し、更に、望ましくは等方性エッチングを示す例えばウエットエッチングによって形成される。
このウエットエッチングは、エッチング犠牲層２０を形成するＩｎＧａＰのエッチングとこの下のＡｌＧａＡｓとのエッチングの選択比が１００００にも及ぶ高い選択性を示す例えばＨＣｌ系エッチング液によって行うことができる。
このように、第２の開口部２０を等方性のウエットエッチングによって形成することによってその開口幅が、第１の開口部３１の開口幅より大に形成することによって第１の開口部３１の周縁部下に第２の開口部３２が存在しない空洞３４が生じるようになすことができる。

しかしながら、この空洞３４が生じないように構成する場合は、第２の開口部３２の形成を等方性エッチングによらないエッチングによって形成する。
このエッチングとしては、例えばバリア層９のＡｌＧａＡｓに比して高いエッチング性を示す選択的エッチングを行うことができるＣＨ_４とＨ_２とＡｒとの混合ガスを用いたＥＣＲによるドライエッチングによることができる。

次に、図２Ｃに示すように、貫通開口３３を通じて、ｎ型のバリア層９上にｐ型の不純物を導入して接合ゲート領域１４を形成する。この接合ゲート領域１４の形成は、例えばＺｎの拡散によって形成することができる。

次に、図示しないが、貫通開口３３を通じて、接合ゲート領域１４にオーミックコンタクトするゲート電極層を一旦全面的に形成し、フォトリソグラフィによるレジストマスク層を用いて、例えばイオンミリングによってパターンエッチングを行って、図３Ａに示すように、ゲート電極１５を形成する。

その後、マスク層１６を除去し、上述したイオンミリングによって絶縁層１２の厚さの減少を補償し、また、ゲート電極１５と他の後述する電極等との電気的絶縁を高めるために、絶縁層１２上に、再び、同様の例えばＳｉＮによる絶縁層１２を同様に例えばＣＶＤによって厚さ例えば１００ｎｍ程度全面的に成膜する。
そして、図３Ｂに示すように、絶縁層１２上に、フォトリソグラフィによって、ソースおよびドレインの各電極形成部上にそれぞれに開口１７ＷＳおよび１７ＷＤを有するマスク層１７を形成する。
これら開口１７ＷＳおよび１７ＷＤを通じて、絶縁層１２に上述したソースおよびドレイン各電極形成開口１２ＷＳおよび１２ＷＤを形成する。

そして、マスク層１７上からソースおよびドレイン電極を構成するＡｕＧｅ／Ｎｉ／Ａｕの金属層を順次蒸着した電極金属層を形成、マスク層１７を除去することによって、開口１２ＷＳおよび１２ＷＤを通じてキャップ層１０上に被着された部分の金属層のみを残して他部の金属層をリフトオフする。その後、３００℃〜５００℃の熱処理を行うことによって所要の深さにアロイを行って、図３Ｃに示すように、ソース電極１８Ｓおよびドレイン電極１８Ｄが形成された目的とするＨＥＭＴが形成される。

このようにして形成された本発明によるＨＥＭＴは、その接合ゲート領域１４の不純物導入面が、エッチング犠牲層２０の底面によって設定された、すなわちこのエッチング犠牲層とその下の、素子構成層３を形成する層、この例ではバリア層９とのエッチングの選択性を利用して露呈させた面であることから、エッチング犠牲層２０の厚さや、絶縁層の厚さの不均一性、エッチングのばらつき等に起因する不純物導入面における不均一性が排除された面として形成される。
したがって、この面から不純物導入された接合ゲート領域１４の深さの面内均一性が高められる。
すなわち、前述したゲート・チャネル間距離ａの面内均一性が高められることにより、安定した目的とするしきい値電圧Ｖthが設定されたＨＥＭＴを得ることができるものである。

そして、上述したように、エッチング犠牲層２０に空洞３４を形成するときは、ゲート・ドレイン間の寄生容量( Cgd )を、絶縁層１２に比して低誘電率の空洞３４の存在によって低減することができることから、高周波数特性の遮断周波数ft,最大発振周波数ｆmaxの改善を図ることができる。

尚、上述したＨＥＭＴにおいては、ダブルドープ型のＰＨＥＭＴ構成とした場合であるが、ダブルドープ型構成によらない例えばチャネル層６の上層にのみ電子供給層のドーピング層が配置された構成とすることもできる。
また、上述した例では、素子構成層３のエッチング犠牲層２０が形成されるバリア層９がＡｌＧａＡｓである場合で、この場合エッチング選択比がえられるエッチング犠牲層２０がＰ（燐）系のＩｎＧａＰによって構成した場合であるが、バリア層９が例えばＩｎ_０．４８Ｇａ_０．５８ＰのＰ（燐）系である場合は、エッチング犠牲層をＡｓ系のＡｌＧａＡｓによって構成することによって、エッチング選択性を得るようにすることができる。

また、上述したＨＥＭＴにおいては、ゲートがｐｎ接合による接合ゲート領域構成とした場合であるが、ショットキーゲート型ＨＥＭＴに適用することもでき、この場合においては、上述した接合ゲート領域１４およびゲート電極１５に代えてショットキーメタルを配置する構成とするなど、上述したＨＥＭＴの実施形態例に限定されることなく、本発明装置の構成および製造方法の実施の形態を採ることができる。
また、本発明は、ＨＥＭＴに適用する場合に限られるものではなく、種々の半導体装置に適用することができるものである。

図４および図５の各工程の概略断面図を参照して、接合型電界効果トランジスタＪＦＥＴについて、その製造方法の実施の形態例とともに共に説明する。
［実施の形態例２］
この例においては、ｎチャネル型のＪＦＥＴによる場合で、図４Ａに示すように、例えば半絶縁性のＧａＡｓより成る半導体基体１上に、例えばＩｎＧａＰによるエッチング犠牲層２０を例えば数十ｎｍ以下例えば１５ｎｍの厚さにエピタキシャル成長する。
そして、このエッチング犠牲層２０上に、例えばＳｉＮによる絶縁層１２を例えばＣＶＤによって成膜する。

図４Ｂに示すように、フォトリソグラフィによって目的とするＦＥＴの形成部に開口５０Ｗを有するフォトレジストによるマスク層５０を形成し、その開口５０を通じて、ｎ型不純物をイオン注入して、低不純物濃度のｎ型のチャネル形成層となるＦＥＴの素子構成層３を形成する。
図４Ｃに示すように、マスク層５０を除去し、あらためてフォトリソグラフィによってＦＥＴの接合ゲート領域を形成する不純物導入を行う部分上に、開口５１Ｗを有するフォトレジストによるマスク層５１を形成する。
そして、マスク５１の開口５１Ｗを通じて絶縁層１２を、例えば前述したと同様のドライエッチング例えばＣＨＦ_３，ＣＦ_４，Ｏ_２の混合ガスによるＲＩＥ（Reactive Ion Etching）によって形成することができる。
この場合においても、第１の開口部３１は、絶縁層１２を貫通するように、絶縁層１２の全厚さに渡る深さに形成するものであり、この場合、このエッチングは、エッチング犠牲層２０を貫通することがない範囲で、エッチング犠牲層２０に差し掛かるいわゆるオーバーエッチングとすることができることから、確実に絶縁層１２を貫通する第１の開口部３１を形成することができる。

次に、図５Ａに示すように、絶縁層１２の第１の開口部３１を通じて、エッチング犠牲層２０をエッチングしてこのエッチング犠牲層２０を貫通する第２の開口部３２を形成して第１および第２の開口部３１および３２による貫通開口３３を形成する。
このエッチングにおいても、エッチング犠牲層２０のエッチング性が、このエッチング犠牲層２０の下面に接するＧａＡｓによる半導体基体１に比して高いエッチング性を示す選択的エッチングを行うことができるＣＨ_４とＨ_２とＡｒとの混合ガスを用いたＥＣＲによるドライエッチングによることができる。
図５Ｂに示すように、貫通開口３３を通じて上述したｎ型の素子構成層３に、これとは異なる導電型のｐ型不純物の、例えばＺｎの拡散による不純物導入を行って接合ゲート領域５４を、素子構成層３のチャネル形成層より浅く形成する。

その後、図５Ｃに示すように、図３で説明した方法に準ずる方法によって接合ゲート領域５４上にオーミックにゲート電極５５を形成し、接合ゲート領域５４下にチャネル層を形成する素子構成層３の接合ゲート領域５４を挟んでその両側をソース領域およびドレイン領域としてこれら領域上に、ソース電極５８Ｓおよびドレイン電極５８Ｄを形成する。
すなわち、図示しないが、貫通開口３３を通じて、接合ゲート領域５４にオーミックコンタクトする例えばＴｉ／Ｐｔ／Ａｕによるゲート電極層を一旦全面的に形成し、フォトリソグラフィによるレジストマスク層を用いて、例えばイオンミリングによってパターンエッチングを行って、ゲート電極５５を形成する。

その後、マスク層を除去し、図示しないがさらに絶縁層１２を全面的に成膜し、ソースおよびドレインの各電極形成部上にそれぞれに開口をフォトリソグラフィを用いたパターンエッチングによって形成し、これら開口を通じて、ソースおよびドレイン電極を構成する例えばＡｕＧｅ／Ｎｉ／Ａｕの金属層を順次蒸着した電極金属層を形成し、所要のパターンにドライエッチングし、アロイを行って、ソース電極５８Ｓおよびドレイン電極５８Ｄが形成された目的とするＪＦＥＴを形成される。

このようにして形成された本発明によるＪＦＥＴは、その接合ゲート領域５４の不純物導入面が、エッチング犠牲層２０の底面によって設定された、すなわちこのエッチング犠牲層とその下の、素子構成層３とのエッチングの選択性を利用して露呈させた面であることから、エッチング犠牲層２０の厚さや、絶縁層の厚さの不均一性、エッチングのばらつき等に起因する不純物導入面における不均一性が排除された面として形成される。
したがって、この面から不純物導入された接合ゲート領域１４の深さの面内均一性が高められる。
すなわち、前述したゲート・チャネル間距離ａの面内均一性が高められることにより、安定した目的とするしきい値電圧Ｖthが設定されたＪＦＥＴを得ることができるものである。

次に、例えば回路素子としての抵抗素子を有する半導体装置について実施の形態例を図６の工程図を参照して説明する。
［実施の形態例３］
この例では、半導体基体上に図６Ｅに概略断面図を示すように、半導体基体１上に、抵抗素子の端子となる対の電極６１および６２がオーミックコンタクトされて、両電極６１および６２間に所定の抵抗値を有する抵抗を形成する場合である。
この場合、図６Ａに示すように、例えば半絶縁性のＧａＡｓによる半導体基体１上に、素子構成層３として、例えばＴａサーメットによる抵抗層が形成され、その電極形成部に表面層として、例えば下層から、Ｔｉ、Ｐｔ、Ａｕが順次例えば蒸着によって形成された金属層７０が形成され、この上に例えばＮｉよりなるエッチング犠牲層２０を形成する。金属層７０は、導電性が高く、かつ少なくともその最表面層が、イオン化傾向がエッチング犠牲層２０に比して小さく、イオン化されにくい金属層によって構成される。

これら金属層７０およびエッチング犠牲層２０は、それぞれ一旦全面的に形成し、フォトリソグラフィを用いたパターンエッチングによって電極形成部に形成するか、フォトリソグラフィによるマスクを形成し、この上に金属層７０およびエッチング犠牲層２０を全面的に形成し、リフトオフによって上述したように電極形成部に限定的に形成することが
できる。
そして、これら金属層７０およびエッチング犠牲層２０を覆って、例えばＳｉＮより成る絶縁層１２を全面的に例えばＣＶＤ法によって形成する。

図６Ｂに示すように、絶縁層１２上に、例えばフォトリソグラフィによって、電極形成部上に開口７１Ｗを有するフォトレジストによるマスク層７１を形成する。
次に、図６Ｃに示すように、マスク層７１の開口７１Ｗを通じて絶縁層１２を、前述した各実施の形態例におけると同様のＲＩＥドライエッチングを行って、電極形成部の絶縁層１２をエッチングして第１の開口部３１を形成する。
この第１の開口部３１は、エッチング犠牲層２０を貫通することがない程度で、絶縁層１２を貫通するオーバーエッチングを行うことができる。

そして、図６Ｄに示すように、第１の開口部３１を通じて露呈されたエッチング犠牲層２０を、例えば等方性エッチングによって除去して、第２の開口部３２を形成し、これら第１および第２の開口部３１および３２によって金属層７０、すなわち素子構成層３の表面層を露呈させる貫通開口３３を形成する。
このエッチング犠牲層２０のエッチングは、上述した金属層７０とのイオン化傾向の相違を用いて、ＨＣｌ，ＨＮＯ_３，Ｈ_２ＳＯ_４等によるエッチングによることができる。

その後、図６Ｅに示すように、貫通開口３３内の金属層７０上に例えばＡｕによる電極６１および６２を形成する。
このようにして、目的とする抵抗素子を回路素子とする半導体装置を得る。
このようにして形成した半導体装置においても、電極６１および６２の形成面が、エッチングの選択比を利用した素子構成部３の表面層の金属層７０とエッチング犠牲層２０の界面、すなわちエッチング犠牲層２０の底面によって電極６１および６２の形成面が規定されることから、絶縁層１２の厚さ、そのエッチングの面内不均一性を回避して、電極６１および６２の形成面を正確に設定できることから、抵抗のばらつきの改善が図られるものである。

尚、上述した実施形態例では、ＨＥＭＴ、ＪＦＥＴ、抵抗素子の半導体素子および回路素子の単体についてその構造および製造方法について説明したものであるが、言うまでもなく、これらは、それぞれ複数個同時に形成することができるし、半導体集積回路として複数、組み合わせ形成する構成とすることができるなど、上述した例に限定されるものではない。
また、上述した各例において、その導電型は、図示と逆導電型とすることもできる。

Ａ〜Ｃは、本発明による半導体装置の製造方法の一例の工程図（その１）である。 Ａ〜Ｃは、本発明による半導体装置の製造方法の一例の工程図（その２）である。 Ａ〜Ｃは、本発明による半導体装置の製造方法の一例の工程図（その３）である。 Ａ〜Ｃは、本発明による半導体装置の製造方法の一例の工程図（その１）である。 Ａ〜Ｃは、本発明による半導体装置の製造方法の一例の工程図（その２）である。 Ａ〜Ｅは、本発明による半導体装置の製造方法の一例の工程図である。 Ａ〜Ｃは、従来の半導体装置の製造方法の一例の工程図（その１）である。 Ａ〜Ｃは、従来の半導体装置の製造方法の一例の工程図（その２）である。 Ａ〜Ｃは、従来の半導体装置の製造方法の一例の工程図（その３）である。 ＨＥＭＴのエネルギーバンド図である。

符号の説明

１，１０１……半導体基体、２，１０２……バッファ層、３，１０３……素子構成層、４，１０４……下層ドーピング層、５，１０５……下層スペーサ層、６，１０６……チャネル層、７，１０７……上層スペーサ層、８，１０８……上層ドーピング層、９，１０９・・・バリア層、１０，１１０……キャップ層、１１，１１１……マスク層、１２，１１２……絶縁層、１３，１１３……マスク層、１４，１１４……接合ゲート領域、１１５Ｌ……ゲート電極層、１５，１１５……ゲート電極、１６，１１６……マスク層、１７，１１７……マスク層、２０……エッチング犠牲層、２１……半導体基板、３１……第１の開口部、３２……第２の開口部、３３……貫通開口、３４……空洞、５０，５１……マスク層、５４……ゲート領域、５５……ゲート電極、５８Ｓ……ソース電極、５８Ｄ……ドレイン電極、６１，６２……電極、７０……金属層、７１……マスク層、７１Ｗ……開口

Claims (15)

1. 半導体基体に、もしくは半導体基体上に形成された半導体素子または／および回路素子を構成する素子構成層の不純物導入ないしは電極の形成層上に、該形成層に比してエッチング性の高いエッチング選択性を呈するエッチング犠牲層を介して絶縁層が形成され、
   上記エッチング犠牲層の底面位置によって設定され、該絶縁層における第１の開口部と上記エッチング犠牲層における第２の開口部とが貫通して形成された貫通開口有し、
   該貫通開口の上記素子構成層に、上記不純物導入ないしは電極が形成されて成ることを特徴とする半導体装置。
2. 上記貫通開口を形成する上記第１の開口部の開口に比し、上記第２の開口部の開口面積が大とされ、上記絶縁層の開口部周縁下に空洞が形成されて成ることを特徴とする請求項１に記載の半導体装置。
3. 上記素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの構成層であり、上記貫通開口の底面の上記不純物導入領域がゲート領域であり、上記電極がゲート電極であることを特徴とする請求項１または２に記載の半導体装置。
4. 上記素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの構成層であり、上記貫通開口の底面の上記電極がショットキーゲート電極であることを特徴とする請求項１または２に記載の半導体装置。
5. 上記素子構成層が、少なくともチャネル層を有する電界効果トランジスタの構成層であり、上記貫通開口の底面の上記不純物導入領域がゲート領域であり、上記電極がゲート電極であることを特徴とする請求項１または２に記載の半導体装置。
6. 半導体基体に、もしくは半導体基体上に、
   半導体素子または／および回路素子を構成する素子構成層と、該構成層の上記半導体素子または／および回路素子の不純物導入ないしは電極の形成層上に、該形成層に比してエッチング性の高いエッチング選択性を呈するエッチング犠牲層とを形成する工程と、
   該エッチング犠牲層上に絶縁層を形成する工程と、
   上記絶縁層を貫通し、上記エッチング犠牲層を貫通することがない深さの第１の開口部をエッチングによって形成する第１のエッチング工程と、
   該第１の開口部を通じて、上記エッチング犠牲層を貫通する上記第２の開口部を形成して上記第１および第２の開口部が貫通して形成された貫通開口を形成する第２のエッチング工程と、
   該貫通開口を通じて該貫通開口の底面に不純物導入工程または／および電極形成を行う工程とを有することを特徴とする半導体装置の製造方法。
7. 上記第１のエッチング工程を異方性エッチングとし、上記第２のエッチング工程を等方性エッチングとして、上記第１の開口部の開口に比し、上記第２の開口部の開口を大として、上記第１の開口部の周縁下に空洞が形成されるようにしたことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 上記第２のエッチング工程が、ウエットエッチングであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
9. 上記第２のエッチング工程が、ドライエッチング工程であることを特徴とする請求項６に記載の半導体装置の製造方法。
10. 上記第２のエッチング工程が、イオン化傾向によるエッチングによることを特徴とする請求項６に記載の半導体装置の製造方法。
11. 上記素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの構成層であり、上記貫通開口を通じての底面の不純物導入工程によってゲート領域を形成し、上記貫通開口内の電極形成工程によって、ゲート電極を形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
12. 上記半導体素子構成層が、少なくともチャネル層と、電子供給層とを有する高電子移動度トランジスタの構成層であり、上記貫通開口の底面の不純物導入工程によってゲート領域を形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
13. 上記エッチング犠牲層と、該エッチング犠牲層の直下の上記素子構成層との一方がＰ（燐）系半導体層で、他方がＡｓ系半導体層であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
14. 上記半導体素子構成層が、少なくともチャネル層を有する電界効果トランジスタの構成層であり、上記貫通開口の底面の上記不純物導入工程によって、ゲート領域を形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
15. 上記回路構成層が、抵抗層であり、該抵抗層への電極形成部上に上記貫通開口を形成し、該貫通開口内に上記抵抗層の電極を形成する工程を有することを特徴とする請求項６または７に記載の半導体装置の製造方法。

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