JP3903241B2 - 化合物電界効果型半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メサ化に依って素子間分離し、且つ、メサ側壁に電極引き出し部分を延在させる構造の化合物電界効果半導体装置の改良に関する。
【0002】
【従来の技術】
一般に、InP基板上に格子定数が近い材料からなる半導体層を成長して高電子移動度トランジスタ(high electron mobility transistor:HEMT)などの電界効果トランジスタ(field effect transistor:FET)を作製する場合、チャネル層には、電子移動度が大きいInGaAsが多用されている。
【0003】
然しながら、InGaAsはエネルギ・バンド・ギャップが小さく、衝突イオン化などの現象に依って素子耐圧が小さくなってしまう旨の問題があるので、従来、チャネル又はチャネルの一部にInGaAsに比較してエネルギ・バンド・ギャップが大きいInPを用いて素子耐圧を向上しようとする試みがなされている。
【0004】
InPを構成材料とするチャネル層をもつHEMTなどのFETでは、キャップ層として格子定数がInPに近く、高濃度にドーピングすることが可能なInGaAsを用いているが、この高濃度にドーピングされたInGaAsの存在に依って、GaAsからなるキャップ層をもつFETに見られるようにイオン注入法を適用して充分な素子間分離を行うことはできない。
【0005】
そこで、通常、FETの少なくとも活性領域をメサ化することで素子間分離することが行われているのであるが、そのメサ・エッチングの際、ダメージが少ないウエット・エッチング法を適用することが多く、そして、InGaAsやInAlAs等、V族がAs系である材料はリン酸系のエッチャントでエッチングされ、また、InP、InGaP、InAlP等、V族がP系である材料は塩酸系のエッチャントでエッチングされる。
【0006】
図7は従来のHEMTを説明する為の要部切断側面図であり、図に於いて、1はInP基板、2はInAlAsバッファ層、3はInPチャネル層、3Aは突出部分、4はInAlAsキャリヤ供給層、5はInGaAsキャップ層、6は電極、6Aは電極引き出し部分をそれぞれ示している。
【0007】
図示のHEMTに於ける素子間分離の為の階段状メサを形成するには、ウエット・エッチング法を適用し、先ず、リン酸系エッチング液をエッチャントとしてInGaAsキャップ層5、InAlAsキャリヤ供給層4をエッチングし、次いで、塩酸系エッチング液をエッチャントとしてInPチャネル層3をエッチングし、最後に再びリン酸系エッチング液を用いてInAlAsバッファ層2をエッチングすることになるが、その際、InAlAsバッファ層2がサイド・エッチングされるので、その結果、InPチャネル層3は突出部分3Aをもつ形状となる。
【0008】
図示のメサ形状では、ゲート電極やソースやドレインなどのオーミック電極を形成した場合、メサ側壁から突出したInPチャネル層3の突出部分3Aには電極の引き出し部分6Aが接触した状態になる。
【0009】
電極が例えばゲート電極のようにショットキ電極である場合、チャネル層3と引き出し部分6Aとが接触していることで、動作時に於けるゲートの漏れ電流が大きくなり、耐圧が低下する旨の問題が起こる。
【0010】
その問題を解消する為には、メサ側壁に絶縁体からなるサイド・ウォールを形成すれば良いであろうことが想起される。
【0011】
現在、サイド・ウォールを形成するには、エッチ・バック法と呼ばれる手段を採ることが普通であり、これは、素子間分離後、ウエハ全面に絶縁膜を堆積し、その後、メサの頂面が表出する限界まで異方性エッチングを行うことで、全てのメサ側壁にサイド・ウォールを形成することができるものである。
【0012】
図8はサイド・ウォールを形成した従来のHEMTを説明する為の要部切断側面図であり、図に於いて、7はサイド・ウォール、8は電極、8Aは電極引き出し部分、9はエッチング残渣をそれぞれ示している。尚、図7に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0013】
サイド・ウォール7を形成した場合、電極8を形成しても、引き出し部分8Aとチャネル層3とが接触することはなくなる為、電極8が例えばゲート電極である場合、ゲートの漏れ電流は抑止される。
【0014】
然しながら、電極8がソース或いはドレインなどのオーミック電極である場合には、サイド・ウォール形成時のエッチングをジャスト・エッチングにする必要がある為、エッチングむらに依って、キャップ層5上に残渣9が生成されて良好なオーミック接触が得られないこと、或いは、メサ側壁でキャップ層5やキャリヤ供給層4と引き出し部分8Aとが接触していないので、その分だけ接触抵抗が高くなること、等の新たな問題が発生する。
【0015】
メサ側壁にサイド・ウォールを形成することに依る前記問題を解消する為、ゲート電極引き出し部分が形成されるメサ側壁にのみサイド・ウォールを形成し、オーミック電極引き出し部分が形成されるメサ側壁にはサイド・ウォールを形成しない構造が提案されている(要すれば、「特開平2−188930号公報」、「特開平2−151042号公報」を参照)。
【0016】
前記公報に開示されたところに依れば、オーミック電極引き出し部分に関しては図7に見られる構造となり、また、ゲート電極引き出し部分に関しては図8に見られる構造となる。
【0017】
ところで、オーミック電極引き出し部分がメサ側壁に表出されているチャネル層と接触していると、例えばHEMTのゲート・リセスを形成する際、エッチャント、チャネル、オーミック電極引き出し部分、電極、エッチャントを結ぶ電流経路が生成され、一般に電池効果と呼ばれる現象に依ってエッチング・レートが変化したり、エッチング形状に異常が発生する。
【0018】
【発明が解決しようとする課題】
メサ構造を形成することで素子間分離され、且つ、ゲート・リセスをもつFETに於いて、ゲートからの漏れ電流がなく、オーミック電極の接触抵抗が低く、設計通りのゲート・リセスが形成できるようにする。
【0019】
【課題を解決するための手段】
ゲート電極引き出し部分が延在するメサ側壁には絶縁体からなる第1のサイド・ウォールを形成し、オーミック電極引き出し部分が延在するメサ側壁には第1のサイド・ウォールに比較して低く、且つ、チャネル層位置に比較して高い第2のサイド・ウォールを形成することが基本になっている。
【0020】
前記手段を採ることに依り、ゲート電極引き出し部分がチャネル層と接触してゲート漏れ電流が流れることはなくなり、また、オーミック電極引き出し部分はメサ側壁に於いてもキャップ層と接触すると共にキャップ層頂面は二回に亙ってサイド・ウォール形成の為の異方性エッチングを受けることに依って残渣が生じることはなくなり、オーミック電極の接触抵抗は低くなり、更にまた、オーミック電極引き出し部分とチャネル層との接触は防止されるので、キャップ層にゲート・リセスを形成する際に電池効果が発生することはない。
【0021】
【発明の実施の形態】
図1は本発明の一実施の形態であるFETを表す要部切断斜面図であり、図では簡明にする為、バッファ層の表面側一部から上の部分のみを示してある。
【0022】
図に於いて、12はInAlAsバッファ層、13はInPチャネル層、14はInAlAsキャリヤ供給層、15はInGaAsキャップ層、15Aはゲート・リセス、16は絶縁物からなる第1のサイド・ウォール、17は絶縁物からなる第2のサイド・ウォール、18並びに19はソース又はドレインなどのオーミック電極、18A並びに19Aはオーミック電極引き出し部分、20はゲート電極、20Aはゲート電極引き出し部分をそれぞれ示している。
【0023】
図から明らかであるが、ゲート電極20の引き出し側、即ち、ゲート電極引き出し部分20Aが延在する側に対応するメサ側面に形成された第1のサイド・ウォール16は、キャップ層15の頂面の高さに形成され、その一部、即ち、ゲート・リセス15Aに対応する部分はゲート・リセス15Aの深さ分だけ低くなっている。
【0024】
また、オーミック電極18及び19の引き出し側、即ち、オーミック電極引き出し部分18A及び19Aが延在する側に対応するメサ側面に形成された第2のサイド・ウォール17は、チャネル層13を覆い隠すに足る高さに形成されているので、オーミック電極引き出し部分18A及び19Aはメサ側面でキャップ層15と接触している。
【0025】
図2及び図3はサイド・ウォールの形成について説明する為の工程要所に於けるFETを表す要部切断側面図であり、各図では、簡明にする為、表面からバッファ層の一部までをメサ化し、そのメサ全体を記号30で指示してある。但し、チャネル層13のみは具体的に示してある。
【0026】
図2(A)参照
(1)
CVD(chemical vapor deposition)法を適用することに依り、平坦面に於ける厚さが例えば300〔nm〕であるSiO2 からなる絶縁層31を全面に形成する。尚、絶縁層31の材料としては、SiO2 の他、SiN、SiONなど適宜選択して良い。
【0027】
図2(B)参照
(2)
エッチング・ガスをCHF3 、C2 F6 等とするドライ・エッチング法を適用することに依り、絶縁層31を異方性エッチングしてサイド・ウォールを形成する。尚、図では完成途中にある第2のサイド・ウォール17が示されている。
【0028】
図3(A)参照
(3)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、第2のサイド・ウォール17を形成する領域に開口32Aをもつレジスト層32を形成する。
【0029】
(4)
エッチング・ガスをCHF3 、C2 F6 等とするドライ・エッチング法を適用することに依り、レジスト層32をマスクとしてサイド・ウォール17を更に異方性エッチングしてチャネル層13に接近するまで低くする。
【0030】
図3(B)参照
(5)
レジスト剥離液中に浸漬してレジスト層32を除去する。尚、図では、第1のサイド・ウォール16が現れる面から見たFETを表している。
【0031】
前記のようにして高さが異なる第1のサイド・ウォール16及び第2のサイド・ウォール17が形成される。
【0032】
ところで、この後、FETには、第1のサイド・ウォールに影響を与えるゲート・リセスを形成しなければならず、その為には次に説明する手段を採ることができる。
【0033】
図4乃至図6はゲート・リセスを形成する工程を説明する為の工程要所に於けるFETを表す要部切断側面図並びに要部平面図であり、何れの図に於いても、(A)が要部切断側面を、また、(B)が要部平面をそれぞれ示している。
【0034】
図4乃至図6に於いて、図1乃至図3に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、簡明にする為、チャネル層13の僅かに上のキャリヤ供給層14中で切断し、そこから上の部分を示してあり、従って、第2のサイド・ウォール17は現れていない。
【0035】
図4参照
(1)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、オーミック電極形成予定領域及びオーミック電極引き出し部分形成予定領域に開口をもつレジスト層を形成する。
【0036】
(2)
真空蒸着法を適用することに依り、厚さが10〔nm〕/10〔nm〕/30〔nm〕/250〔nm〕のMo/Ti/Pt/Auからなるオーミック電極膜を形成する。
【0037】
(3)
工程(1)で形成したレジスト層を剥離するリフト・オフ法を適用することに依り、工程(2)で形成したオーミック電極膜のパターニングを行ってオーミック電極18及び19、オーミック電極引き出し部分18A及び19Aを形成する。
【0038】
(4)
CVD法を適用することに依り、表面平坦部に於ける厚さが20〔nm〕であるSiO2 或いはSiNからなる絶縁層33を形成する。
【0039】
図5参照
(5)
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・リセス形成予定領域に開口34Aをもつレジスト層34を形成する。
【0040】
(6)
エッチング・ガスをCHF3 とするドライ・エッチング法を適用することに依り、レジスト層34をマスクとして絶縁層33のエッチングを行ってゲート・リセス・パターンの開口33Aを形成する。
【0041】
この場合、絶縁層33のエッチングを適当なオーバ・エッチングにすることで、開口34A内に表出されている第1のサイド・ウォール16の一部もエッチングし、キャリヤ供給層14の表面と同一の高さになるまで低くすることができ、図では、低くなった第1のサイド・ウォールを記号16Aで指示してある。
【0042】
図6参照
(7)
エッチャントをクエン酸系或いはコハク酸系エッチング液とするウエット・エッチング法を適用することに依り、レジスト層34及び絶縁層33をマスクとしてキャップ層15の表面からキャリヤ供給層14の表面に達するエッチングを行ってゲート・リセス15Aを形成する。
【0043】
この場合、チャネル層13は第2のサイド・ウォール17で覆われ、オーミック電極引き出し部分18A若しくは19Aがチャネル層13と接触していないことから、従来の技術に於ける欠点として説明した電池効果は発生せず、ゲート・リセス15Aは設計通りの形状で精度良く形成される。
【0044】
(8)
この後、レジスト層34を除去してから、通常の製造プロセス、例えば、リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ法などを適用することで、ゲート電極20及びゲート電極引き出し部分20Aなどを形成する。
【0045】
前記のようにして作製したFETをゲート・ドレイン逆方向2端子耐圧Vgdo を測定してゲート漏れ電流の評価を行ったところ、Vgdo =3〔V〕程度が得られ、チャネル層とゲート電極引き出し部分とが接触しているFETがVgdo =1〔V〕程度であるのと比較すると大きく改善されていた。
【0046】
また、オーミック電極引き出し部分が延在するメサ側壁に於けるサイド・ウォールは高さが低くなっていて、オーミック電極引き出し部分がメサ側壁に於いてキャップ層と接触すること、そして、キャップ層上に残渣がないことから、オーミック電極の接触抵抗は低くなり、接触抵抗率として10-7〔Ω/cm2 〕程度が得られた。
【0047】
【発明の効果】
本発明に依る化合物電界効果半導体装置に於いては、メサ化に依って素子間分離した少なくともチャネル層(例えばチャネル層13)及びキャップ層(例えばキャップ層15)を含んで電界効果型トランジスタを構成する積層半導体層(例えばチャネル層13、キャリヤ供給層14、キャップ層15など)と、ゲート電極引き出し部分(例えばゲート電極引き出し部分20A)が延在するメサ側壁を覆う絶縁物(例えばSiO2 、SiN、SiONなど)からなる第1のサイド・ウォール(例えば第1のサイド・ウォール16、その一部16A)と、オーミック電極引き出し部分(例えばオーミック電極引き出し部分18A及び19A)が延在するメサ側壁に設けられ且つ第1のサイド・ウォールに比較して低い高さをもつ第2のサイド・ウォール(例えば第2のサイド・ウォール17)とを備えてなることが基本になっている。
【0048】
前記構成を採ることに依り、ゲート電極引き出し部分がチャネル層と接触してゲート漏れ電流が流れることはなくなり、また、オーミック電極引き出し部分はメサ側壁に於いてもキャップ層と接触すると共にキャップ層頂面は二回に亙ってサイド・ウォール形成の為の異方性エッチングを受けることに依って残渣が生じることはなくなり、オーミック電極の接触抵抗は低くなり、更にまた、オーミック電極引き出し部分とチャネル層との接触は防止されるので、キャップ層にゲート・リセスを形成する際に電池効果が発生することはない。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるFETを表す要部切断斜面図である。
【図2】サイド・ウォールの形成について説明する為の工程要所に於けるFETを表す要部切断側面図である。
【図3】サイド・ウォールの形成について説明する為の工程要所に於けるFETを表す要部切断側面図である。
【図4】ゲート・リセスを形成する工程を説明する為の工程要所に於けるFETを表す要部切断側面図並びに要部平面図である。
【図5】ゲート・リセスを形成する工程を説明する為の工程要所に於けるFETを表す要部切断側面図並びに要部平面図である。
【図6】ゲート・リセスを形成する工程を説明する為の工程要所に於けるFETを表す要部切断側面図並びに要部平面図である。
【図7】従来のHEMTを説明する為の要部切断側面図である。
【図8】サイド・ウォールを形成した従来のHEMTを説明する為の要部切断側面図である。
【符号の説明】
12 InAlAsバッファ層
13 InPチャネル層
14 InAlAsキャリヤ供給層
15 InGaAsキャップ層
15A ゲート・リセス
16 絶縁物からなる第1のサイド・ウォール
17 絶縁物からなる第2のサイド・ウォール
18及び19 オーミック電極
18A及び19A オーミック電極引き出し部分
20 ゲート電極
20A ゲート電極引き出し部分
Claims (3)
- メサ化に依って素子間分離した少なくともチャネル層及びキャップ層を含んで電界効果型トランジスタを構成する積層半導体層と、
ゲート電極引き出し部分が延在するメサ側壁を覆う絶縁物からなる第1のサイド・ウォールと、
オーミック電極引き出し部分が延在するメサ側壁に設けられ且つ第1のサイド・ウォールに比較して低い高さをもつ第2のサイド・ウォールとを備えてなること
を特徴とする化合物電界効果型半導体装置。 - 第1のサイド・ウォールの少なくとも一部はゲート電極がコンタクトする面までの高さをもつこと
を特徴とする請求項1記載の化合物電界効果型半導体装置。 - 第2のサイド・ウォールはチャネル層を覆う高さに形成されてなること
を特徴とする請求項1記載の化合物電界効果型半導体装置。
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