JP2001053083A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JP2001053083A JP2001053083A JP11227043A JP22704399A JP2001053083A JP 2001053083 A JP2001053083 A JP 2001053083A JP 11227043 A JP11227043 A JP 11227043A JP 22704399 A JP22704399 A JP 22704399A JP 2001053083 A JP2001053083 A JP 2001053083A
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Abstract
(57)【要約】
【課題】 電界トランジスタの製造工程中におけるゲー
ト電極の破損の防止。ゲートに係る寄生容量の低減。 【解決手段】 化合物半導体基板１０１上に、ｎ−Ｇａ
Ａｓ活性層１０２、ｉ−ＡｌＧａＡｓストッパ層１０
３、ｎ+−ＧａＡｓコンタクト層１０４、酸化膜１０５
を形成し、レジスト膜１０６をマスクに酸化膜１０５を
エッチングする（ａ）。コンタクト層１０４を等方的に
ドライエッチングして第１のリセス１０７を形成する
（ｂ）。窒化膜１０８ａを堆積し（ｃ）、異方性エッチ
ングを行って側壁窒化膜１０８を形成する。側壁窒化膜
１０８をマスクとしてｉ−ＡｌＧａＡｓストッパ層１０
３を選択的にエッチングして第２のリセス１０９を形成
する（d）。ゲートメタルを堆積し、これをパターニン
グしてゲート電極１１０を形成する。酸化膜１０５をエ
ッチング除去する（e）。
ト電極の破損の防止。ゲートに係る寄生容量の低減。 【解決手段】 化合物半導体基板１０１上に、ｎ−Ｇａ
Ａｓ活性層１０２、ｉ−ＡｌＧａＡｓストッパ層１０
３、ｎ+−ＧａＡｓコンタクト層１０４、酸化膜１０５
を形成し、レジスト膜１０６をマスクに酸化膜１０５を
エッチングする（ａ）。コンタクト層１０４を等方的に
ドライエッチングして第１のリセス１０７を形成する
（ｂ）。窒化膜１０８ａを堆積し（ｃ）、異方性エッチ
ングを行って側壁窒化膜１０８を形成する。側壁窒化膜
１０８をマスクとしてｉ−ＡｌＧａＡｓストッパ層１０
３を選択的にエッチングして第２のリセス１０９を形成
する（d）。ゲートメタルを堆積し、これをパターニン
グしてゲート電極１１０を形成する。酸化膜１０５をエ
ッチング除去する（e）。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタおよびその製造方法に関し、特に化合物半導体を用
いた、２段リセス構造を有する電界効果トランジスタと
その製造方法に関するものである。
スタおよびその製造方法に関し、特に化合物半導体を用
いた、２段リセス構造を有する電界効果トランジスタと
その製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体を用いた電界効果トランジ
スタ（ＦＥＴ）については、近年、応用機器の多様な発
展に伴い、高周波化に対する要求が高まるとともに、高
出力化・高耐圧化への要求も高まってきている。これら
の要求に応え得るものとして２段リセス構造のトランジ
スタが開発されて様々な改良が重ねられている。特に、
ゲート電極の下部を半導体層中に埋め込むゲート埋め込
み型２段リセス構造のトランジスタは、ソース抵抗を低
減して素子特性を向上させることができるものとして期
待されている。
スタ（ＦＥＴ）については、近年、応用機器の多様な発
展に伴い、高周波化に対する要求が高まるとともに、高
出力化・高耐圧化への要求も高まってきている。これら
の要求に応え得るものとして２段リセス構造のトランジ
スタが開発されて様々な改良が重ねられている。特に、
ゲート電極の下部を半導体層中に埋め込むゲート埋め込
み型２段リセス構造のトランジスタは、ソース抵抗を低
減して素子特性を向上させることができるものとして期
待されている。
【０００３】図３は、従来のゲート埋め込み型２段リセ
ス構造のＦＥＴの製造工程を示す工程順の断面図であ
る。以下、図３を参照して従来の製造方法について説明
する。化合物半導体基板３０１上に、ｎ−ＧａＡｓ活性
層３０２、ｉ−ＡｌＧａＡｓストッパ層３０３、ｎ+ −
ＧａＡｓコンタクト層３０４をこの順にエピタキシャル
成長させる。次に、ｎ+ −ＧａＡｓコンタクト層３０４
上にシリコン酸化膜３０５を堆積し、ゲート形成領域に
開口を有するレジスト膜３０６を形成する。そして、レ
ジスト膜３０６をマスクとしてシリコン酸化膜３０５に
異方性エッチング施して開口を形成する〔図３
（ａ）〕。次に、コンタクト層３０４を、ｉ−ＡｌＧａ
Ａｓストッパ層３０３をストッパとして等方的にエッチ
ングして該コンタクト層３０４に断面形状が逆台形形状
の第１のリセス３０７を形成する〔図３（ｂ）〕。次
に、全面にシリコン酸化膜３１１ａを堆積し〔図３
（ｃ）〕、異方性エッチングを行って、コンタクト層３
０４、シリコン酸化膜３０５の側面に側壁酸化膜３１１
を形成する。
ス構造のＦＥＴの製造工程を示す工程順の断面図であ
る。以下、図３を参照して従来の製造方法について説明
する。化合物半導体基板３０１上に、ｎ−ＧａＡｓ活性
層３０２、ｉ−ＡｌＧａＡｓストッパ層３０３、ｎ+ −
ＧａＡｓコンタクト層３０４をこの順にエピタキシャル
成長させる。次に、ｎ+ −ＧａＡｓコンタクト層３０４
上にシリコン酸化膜３０５を堆積し、ゲート形成領域に
開口を有するレジスト膜３０６を形成する。そして、レ
ジスト膜３０６をマスクとしてシリコン酸化膜３０５に
異方性エッチング施して開口を形成する〔図３
（ａ）〕。次に、コンタクト層３０４を、ｉ−ＡｌＧａ
Ａｓストッパ層３０３をストッパとして等方的にエッチ
ングして該コンタクト層３０４に断面形状が逆台形形状
の第１のリセス３０７を形成する〔図３（ｂ）〕。次
に、全面にシリコン酸化膜３１１ａを堆積し〔図３
（ｃ）〕、異方性エッチングを行って、コンタクト層３
０４、シリコン酸化膜３０５の側面に側壁酸化膜３１１
を形成する。
【０００４】その後、シリコン酸化膜３０５、側壁酸化
膜３１１をマスクとしてｉ−ＡｌＧａＡｓストッパ層３
０３をエッチングして該ストッパ層３０３に第１のリセ
ス３０７より小さな平面面積を有し第１のリセス３０７
に接続される第２のリセス３０９を形成する〔図３
（ｄ）〕。続いて、全面にＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕ
などからなるゲートメタルを堆積し、これをパターニン
グして第２のリセスを埋め込むゲート電極３１０を形成
する〔図３（ｅ）〕。なお、この種のゲート埋め込み型
２段リセス構造のトランジスタは、例えば、１９９８電
子情報通信学会エレクトロニクスソサイエティ大会Ｃ−
１０−２３「Ｘ帯ＭＭＩＣ用単一電源動作ＦＥＴ」など
により公知となっている。
膜３１１をマスクとしてｉ−ＡｌＧａＡｓストッパ層３
０３をエッチングして該ストッパ層３０３に第１のリセ
ス３０７より小さな平面面積を有し第１のリセス３０７
に接続される第２のリセス３０９を形成する〔図３
（ｄ）〕。続いて、全面にＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕ
などからなるゲートメタルを堆積し、これをパターニン
グして第２のリセスを埋め込むゲート電極３１０を形成
する〔図３（ｅ）〕。なお、この種のゲート埋め込み型
２段リセス構造のトランジスタは、例えば、１９９８電
子情報通信学会エレクトロニクスソサイエティ大会Ｃ−
１０−２３「Ｘ帯ＭＭＩＣ用単一電源動作ＦＥＴ」など
により公知となっている。
【０００５】
【発明が解決しようとする課題】上述した従来のゲート
埋め込み型２段リセス構造のトランジスタでは、コンタ
クト層上がシリコン酸化膜により覆われているため、す
なわちゲートの庇とドレインとの間に誘電率の高いシリ
コン酸化膜が介在しているために、ゲート−ドレイン間
に大きな容量が生じ、そのために高周波特性の伸びが制
限を受ける。而して、上記コンタクト層上のシリコン酸
化膜をフッ化水素水溶液またはフッ化水素蒸気により除
去することにより、ゲート−ドレイン間の容量を低減す
ることは可能ではある。しかし、この場合には、ゲート
メタルのＷＳｉ膜がフッ化水素に侵されて剥がれてしま
い、製造工程における歩留まりを低下させたり、また製
造後に、ゲート抵抗の増大と信頼性の低下を招くことに
なる。本発明の課題は、上述した従来技術の問題点を解
決することであって、その目的は、ＦＥＴの製造工程に
おけるゲート電極の破損を防止しつつゲート電極に係る
容量を低減して高周波特性の優れたＦＥＴとその製造方
法を提供することにある。
埋め込み型２段リセス構造のトランジスタでは、コンタ
クト層上がシリコン酸化膜により覆われているため、す
なわちゲートの庇とドレインとの間に誘電率の高いシリ
コン酸化膜が介在しているために、ゲート−ドレイン間
に大きな容量が生じ、そのために高周波特性の伸びが制
限を受ける。而して、上記コンタクト層上のシリコン酸
化膜をフッ化水素水溶液またはフッ化水素蒸気により除
去することにより、ゲート−ドレイン間の容量を低減す
ることは可能ではある。しかし、この場合には、ゲート
メタルのＷＳｉ膜がフッ化水素に侵されて剥がれてしま
い、製造工程における歩留まりを低下させたり、また製
造後に、ゲート抵抗の増大と信頼性の低下を招くことに
なる。本発明の課題は、上述した従来技術の問題点を解
決することであって、その目的は、ＦＥＴの製造工程に
おけるゲート電極の破損を防止しつつゲート電極に係る
容量を低減して高周波特性の優れたＦＥＴとその製造方
法を提供することにある。
【０００６】
【課題を解決するための手段】本発明による電界効果ト
ランジスタは、化合物半導体基板上に形成された活性層
と、前記活性層上に形成された第２のリセスが開口され
た高抵抗半導体層と、前記高抵抗半導体層上に形成され
た、前記第２のリセス上にこれより幅広の第１のリセス
が開口されたコンタクト層と、前記活性層に下端面が接
し下端部が前記高抵抗半導体層の前記第２のリセス内に
埋め込まれた断面がＴ字構造のゲート電極と、前記ゲー
ト電極の側面を覆い該ゲート電極とともに前記第１のリ
セス内を埋め込む、フッ化水素系エッチャントにはエッ
チング耐性のある絶縁膜と、を有することを特徴として
いる。そして、好ましくは、前記絶縁膜はシリコン窒化
膜により形成され、また、好ましくは、前記活性層はｉ
−ＩｎＧａＡｓチャネル層と該チャネル層上に形成され
たｎ−ＡｌＧａＡｓ電子供給層により構成される。
ランジスタは、化合物半導体基板上に形成された活性層
と、前記活性層上に形成された第２のリセスが開口され
た高抵抗半導体層と、前記高抵抗半導体層上に形成され
た、前記第２のリセス上にこれより幅広の第１のリセス
が開口されたコンタクト層と、前記活性層に下端面が接
し下端部が前記高抵抗半導体層の前記第２のリセス内に
埋め込まれた断面がＴ字構造のゲート電極と、前記ゲー
ト電極の側面を覆い該ゲート電極とともに前記第１のリ
セス内を埋め込む、フッ化水素系エッチャントにはエッ
チング耐性のある絶縁膜と、を有することを特徴として
いる。そして、好ましくは、前記絶縁膜はシリコン窒化
膜により形成され、また、好ましくは、前記活性層はｉ
−ＩｎＧａＡｓチャネル層と該チャネル層上に形成され
たｎ−ＡｌＧａＡｓ電子供給層により構成される。
【０００７】また、本発明の電界効果トランジスタの製
造方法は、 （１）化合物半導体基板上に、層活性層、高抵抗半導体
層、コンタクト層をこの順に形成し、その上にシリコン
酸化膜を堆積する工程と、 （２）前記シリコン酸化膜上にゲート形成部に開口を有
するレジストマスクを形成し、これをマスクとして前記
シリコン酸化膜をエッチングして該シリコン酸化膜に開
口を形成する工程と、 （３）引き続き前記コンタクト層を選択的にエッチング
して該コンタクト層に第１のリセスを形成する工程と、 （４）全面に、フッ化水素系エッチャントに対してエッ
チング耐性のある絶縁膜を堆積し、異方性エッチングを
行って前記シリコン酸化膜の開口側面と前記コンタクト
層の第１のリセスの側面に側壁絶縁膜を形成する工程
と、 （５）形成された前記側壁絶縁膜をマスクとして前記高
抵抗半導体層を選択的にエッチングして該高抵抗半導体
層に前記第１のリセスより平面面積の狭い第２のリセス
を形成する工程と、 （６）全面にゲート電極形成材料を堆積し、これをパタ
ーニングして、下端面が前記活性層に接し下端部が前記
高抵抗半導体層の前記第２のリセス内に埋め込まれた断
面がＴ字構造のゲート電極を形成する工程と、 （７）フッ化水素系エッチャントを用いて前記シリコン
酸化膜をエッチング除去する工程と、を有することを特
徴としている。
造方法は、 （１）化合物半導体基板上に、層活性層、高抵抗半導体
層、コンタクト層をこの順に形成し、その上にシリコン
酸化膜を堆積する工程と、 （２）前記シリコン酸化膜上にゲート形成部に開口を有
するレジストマスクを形成し、これをマスクとして前記
シリコン酸化膜をエッチングして該シリコン酸化膜に開
口を形成する工程と、 （３）引き続き前記コンタクト層を選択的にエッチング
して該コンタクト層に第１のリセスを形成する工程と、 （４）全面に、フッ化水素系エッチャントに対してエッ
チング耐性のある絶縁膜を堆積し、異方性エッチングを
行って前記シリコン酸化膜の開口側面と前記コンタクト
層の第１のリセスの側面に側壁絶縁膜を形成する工程
と、 （５）形成された前記側壁絶縁膜をマスクとして前記高
抵抗半導体層を選択的にエッチングして該高抵抗半導体
層に前記第１のリセスより平面面積の狭い第２のリセス
を形成する工程と、 （６）全面にゲート電極形成材料を堆積し、これをパタ
ーニングして、下端面が前記活性層に接し下端部が前記
高抵抗半導体層の前記第２のリセス内に埋め込まれた断
面がＴ字構造のゲート電極を形成する工程と、 （７）フッ化水素系エッチャントを用いて前記シリコン
酸化膜をエッチング除去する工程と、を有することを特
徴としている。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態を示す工程順の断面図である。半絶縁性
ＧａＡｓ基板である化合物半導体基板１０１上に、ノン
ドープＧａＡｓバッファ層（図示なし）を数１００ｎｍ
成長させた後、その上に順次、シリコンドープのｎ−Ｇ
ａＡｓ活性層１０２を３０ｎｍ程度の膜厚に、ｉ−Ａｌ
ＧａＡｓストッパ層１０３を５ｎｍ程度の膜厚に、シリ
コンドープのｎ+ −ＧａＡｓコンタクト層１０４を２５
ｎｍ程度の膜厚にエピタキシャル成長させた。次に、Ｃ
ＶＤ法により、シリコン酸化膜１０５を３００ｎｍ程度
の膜厚に堆積し、その上に、フォトレジストを塗布し露
光・現像を行ってゲート形成領域に幅０．２５μｍの開
口を有するレジスト膜１０６を形成した。そして、レジ
スト膜１０６をマスクとして、ＣＦ4 ガスを用いた異方
性のＲＩＥ（reactive ion etching）により、シリコン
酸化膜１０５に開口を形成した〔図１（ａ）〕。次に、
ｉ−ＡｌＧａＡｓストッパ層１０３をストッパとしてＣ
Ｃｌ2 Ｆ2 をエッチングガスとする等方性のＲＩＥを行
って、ｎ+ −ＧａＡｓコンタクト層１０４に断面形状が
逆台形状の第１のリセスを形成した後、レジスト膜１０
６を除去した〔図１（ｂ）〕。
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態を示す工程順の断面図である。半絶縁性
ＧａＡｓ基板である化合物半導体基板１０１上に、ノン
ドープＧａＡｓバッファ層（図示なし）を数１００ｎｍ
成長させた後、その上に順次、シリコンドープのｎ−Ｇ
ａＡｓ活性層１０２を３０ｎｍ程度の膜厚に、ｉ−Ａｌ
ＧａＡｓストッパ層１０３を５ｎｍ程度の膜厚に、シリ
コンドープのｎ+ −ＧａＡｓコンタクト層１０４を２５
ｎｍ程度の膜厚にエピタキシャル成長させた。次に、Ｃ
ＶＤ法により、シリコン酸化膜１０５を３００ｎｍ程度
の膜厚に堆積し、その上に、フォトレジストを塗布し露
光・現像を行ってゲート形成領域に幅０．２５μｍの開
口を有するレジスト膜１０６を形成した。そして、レジ
スト膜１０６をマスクとして、ＣＦ4 ガスを用いた異方
性のＲＩＥ（reactive ion etching）により、シリコン
酸化膜１０５に開口を形成した〔図１（ａ）〕。次に、
ｉ−ＡｌＧａＡｓストッパ層１０３をストッパとしてＣ
Ｃｌ2 Ｆ2 をエッチングガスとする等方性のＲＩＥを行
って、ｎ+ −ＧａＡｓコンタクト層１０４に断面形状が
逆台形状の第１のリセスを形成した後、レジスト膜１０
６を除去した〔図１（ｂ）〕。
【０００９】次いで、ＣＶＤ法により全面にシリコン窒
化膜１０８ａを堆積し〔図１（ｃ）〕、ＣＦ4 をエッチ
ングガスとする異方性のＲＩＥを行って側壁窒化膜１０
８を形成した。このとき、シリコン酸化膜１０５の側面
での側壁窒化膜１０８の膜厚は、１００ｎｍであった。
続いて、側壁窒化膜１０８をマスクとしてリン酸系のエ
ッチャントを用いたウェット法により、ｉ−ＡｌＧａＡ
ｓストッパ層１０３をエッチングして、第１のリセス１
０７より小さな平面面積を有し第１のリセスに接続され
る第２のリセス１０９を形成し、ｎ−ＧａＡｓ活性層１
０２の表面を露出させる〔図１（ｄ）〕。
化膜１０８ａを堆積し〔図１（ｃ）〕、ＣＦ4 をエッチ
ングガスとする異方性のＲＩＥを行って側壁窒化膜１０
８を形成した。このとき、シリコン酸化膜１０５の側面
での側壁窒化膜１０８の膜厚は、１００ｎｍであった。
続いて、側壁窒化膜１０８をマスクとしてリン酸系のエ
ッチャントを用いたウェット法により、ｉ−ＡｌＧａＡ
ｓストッパ層１０３をエッチングして、第１のリセス１
０７より小さな平面面積を有し第１のリセスに接続され
る第２のリセス１０９を形成し、ｎ−ＧａＡｓ活性層１
０２の表面を露出させる〔図１（ｄ）〕。
【００１０】次に、スパッタ法により、全面にＷＳｉ−
ＴｉＮ−Ｐｔ−Ａｕからなるゲートメタルを堆積し、こ
れをパターニングして断面形状がＴ字型のゲート電極１
１０を形成する。続いて、コンタクト層上のシリコン酸
化膜１０５をフッ化水素水溶液またはフッ化水素蒸気に
より除去する〔図１（ｅ）〕。上述した方法により形成
した電界効果トランジスタでは、ゲート電極の庇下部の
周囲が酸化膜で覆われることがなくなるため、寄生容量
の低減が図れる。そして、窒化膜が耐フッ酸性を持つた
め、フッ化水素水溶液等を用いてゲートの庇下の絶縁膜
除去を行う際にゲート電極のＷＳｉ膜が破損したり剥離
したりする問題を解決できる。
ＴｉＮ−Ｐｔ−Ａｕからなるゲートメタルを堆積し、こ
れをパターニングして断面形状がＴ字型のゲート電極１
１０を形成する。続いて、コンタクト層上のシリコン酸
化膜１０５をフッ化水素水溶液またはフッ化水素蒸気に
より除去する〔図１（ｅ）〕。上述した方法により形成
した電界効果トランジスタでは、ゲート電極の庇下部の
周囲が酸化膜で覆われることがなくなるため、寄生容量
の低減が図れる。そして、窒化膜が耐フッ酸性を持つた
め、フッ化水素水溶液等を用いてゲートの庇下の絶縁膜
除去を行う際にゲート電極のＷＳｉ膜が破損したり剥離
したりする問題を解決できる。
【００１１】図２は、本発明の第２の実施の形態を示す
製造工程の工程順の断面図である。半絶縁性ＧａＡｓ基
板である化合物半導体基板２０１上に、ｉ−ＧａＡｓバ
ッファ層２０２を３００ｎｍ程度の膜厚に、ｉ−ＩｎＧ
ａＡｓチャネル層２０３を１５ｎｍ程度の膜厚に、シリ
コンドープのｎ−ＡｌＧａＡｓ電子供給層２０４を３０
ｎｍ程度の膜厚に、ゲート埋め込み層となるｉ−ＧａＡ
ｓ層２０５を３ｎｍ程度の膜厚に、シリコンドープのｎ
−ＡｌＧａＡｓストッパ層２０６を３ｎｍ程度の膜厚
に、シリコンドープのｎ+ −ＧａＡｓコンタクト層２０
７を１００ｎｍ程度の膜厚に、順次エピタキシャル成長
させる。次に、ＣＶＤ法により、シリコン酸化膜２０８
を３００ｎｍ程度の膜厚に堆積する〔図２（ａ）〕。続
いて、その上に、フォトレジストを塗布し露光・現像を
行ってゲート形成領域に幅０．５μｍの開口を有するレ
ジスト膜２０９を形成し、これをマスクとして、ＣＦ4
ガスを用いた異方性のＲＩＥにより、シリコン酸化膜２
０８に開口を形成した。次に、ｎ−ＡｌＧａＡｓストッ
パ層２０６をストッパとしてＣＣｌ2Ｆ2 をエッチング
ガスとする等方性のＲＩＥを行って、ｎ+ −ＧａＡｓコ
ンタクト層２０７に断面形状が逆台形状の開口を形成し
た後、露出したｎ−ＡｌＧａＡｓストッパ層２０６をリ
ン酸系のエッチャントを用いてエッチングして、ｉ−Ｇ
ａＡｓ層２０５の表面を露出させる第１のリセス２１０
を形成した〔図２（ｂ）〕。
製造工程の工程順の断面図である。半絶縁性ＧａＡｓ基
板である化合物半導体基板２０１上に、ｉ−ＧａＡｓバ
ッファ層２０２を３００ｎｍ程度の膜厚に、ｉ−ＩｎＧ
ａＡｓチャネル層２０３を１５ｎｍ程度の膜厚に、シリ
コンドープのｎ−ＡｌＧａＡｓ電子供給層２０４を３０
ｎｍ程度の膜厚に、ゲート埋め込み層となるｉ−ＧａＡ
ｓ層２０５を３ｎｍ程度の膜厚に、シリコンドープのｎ
−ＡｌＧａＡｓストッパ層２０６を３ｎｍ程度の膜厚
に、シリコンドープのｎ+ −ＧａＡｓコンタクト層２０
７を１００ｎｍ程度の膜厚に、順次エピタキシャル成長
させる。次に、ＣＶＤ法により、シリコン酸化膜２０８
を３００ｎｍ程度の膜厚に堆積する〔図２（ａ）〕。続
いて、その上に、フォトレジストを塗布し露光・現像を
行ってゲート形成領域に幅０．５μｍの開口を有するレ
ジスト膜２０９を形成し、これをマスクとして、ＣＦ4
ガスを用いた異方性のＲＩＥにより、シリコン酸化膜２
０８に開口を形成した。次に、ｎ−ＡｌＧａＡｓストッ
パ層２０６をストッパとしてＣＣｌ2Ｆ2 をエッチング
ガスとする等方性のＲＩＥを行って、ｎ+ −ＧａＡｓコ
ンタクト層２０７に断面形状が逆台形状の開口を形成し
た後、露出したｎ−ＡｌＧａＡｓストッパ層２０６をリ
ン酸系のエッチャントを用いてエッチングして、ｉ−Ｇ
ａＡｓ層２０５の表面を露出させる第１のリセス２１０
を形成した〔図２（ｂ）〕。
【００１２】レジスト膜２０９を除去した後、ＣＶＤ法
により全面にシリコン窒化膜を堆積し、ＣＦ4 をエッチ
ングガスとする異方性のＲＩＥを行って側壁窒化膜２１
１を形成した。このとき、シリコン酸化膜２０８の側面
での側壁窒化膜２１１の膜厚は、１００ｎｍであった。
続いて、シリコン酸化膜２０８と側壁窒化膜２１１とを
マスクとして、ＣＣｌ2 Ｆ2 ガスを用いたＲＩＥ法によ
りｉ−ＧａＡｓ層２０５を選択的にエッチングして、第
１のリセス２１０より小さな平面面積を有し第１のリセ
スに接続される第２のリセス２１２を形成し、ｎ−Ａｌ
ＧａＡｓ電子供給層２０４の表面を露出させる〔図２
（ｃ）〕。次に、スパッタ法により、全面にＷＳｉ−Ｔ
ｉＮ−Ｐｔ−Ａｕからなるゲートメタルを堆積し、これ
をパターニングして断面形状がＴ字型のゲート電極２１
３を形成する。続いて、コンタクト層上の酸化膜２０８
をフッ化水素水溶液またはフッ化水素蒸気により除去す
る〔図２（ｄ）〕。
により全面にシリコン窒化膜を堆積し、ＣＦ4 をエッチ
ングガスとする異方性のＲＩＥを行って側壁窒化膜２１
１を形成した。このとき、シリコン酸化膜２０８の側面
での側壁窒化膜２１１の膜厚は、１００ｎｍであった。
続いて、シリコン酸化膜２０８と側壁窒化膜２１１とを
マスクとして、ＣＣｌ2 Ｆ2 ガスを用いたＲＩＥ法によ
りｉ−ＧａＡｓ層２０５を選択的にエッチングして、第
１のリセス２１０より小さな平面面積を有し第１のリセ
スに接続される第２のリセス２１２を形成し、ｎ−Ａｌ
ＧａＡｓ電子供給層２０４の表面を露出させる〔図２
（ｃ）〕。次に、スパッタ法により、全面にＷＳｉ−Ｔ
ｉＮ−Ｐｔ−Ａｕからなるゲートメタルを堆積し、これ
をパターニングして断面形状がＴ字型のゲート電極２１
３を形成する。続いて、コンタクト層上の酸化膜２０８
をフッ化水素水溶液またはフッ化水素蒸気により除去す
る〔図２（ｄ）〕。
【００１３】以上好ましい実施の形態について説明した
が、本発明はこれらの実施の形態に限定されるものでは
なく、特許請求の範囲に記載された範囲内において適宜
の変更が可能なものである。例えば、ｎ+ −ＧａＡｓコ
ンタクト層をエッチングするのに等方性のエッチングに
代えて異方性のエッチングを行うことができる。また、
ゲート電極の側面に形成される側壁膜は必ずしもシリコ
ン窒化膜を用いて形成する必要はなく、シリコン酸化膜
をエッチングするフッ化水素系のエッチャントに耐性の
ある絶縁性の材料、例えばＡｌ2 Ｏ3 やノンドープのポ
リシリコンなどを用いて形成するようにしてもよい。ま
た、チャネル層と電子供給層の組み合わせは、実施の形
態のものに代えＩｎＧａＡｓ／ＧａＡｓやＧａＡｓ／Ａ
ｌＧａＡｓなどであってもよい。
が、本発明はこれらの実施の形態に限定されるものでは
なく、特許請求の範囲に記載された範囲内において適宜
の変更が可能なものである。例えば、ｎ+ −ＧａＡｓコ
ンタクト層をエッチングするのに等方性のエッチングに
代えて異方性のエッチングを行うことができる。また、
ゲート電極の側面に形成される側壁膜は必ずしもシリコ
ン窒化膜を用いて形成する必要はなく、シリコン酸化膜
をエッチングするフッ化水素系のエッチャントに耐性の
ある絶縁性の材料、例えばＡｌ2 Ｏ3 やノンドープのポ
リシリコンなどを用いて形成するようにしてもよい。ま
た、チャネル層と電子供給層の組み合わせは、実施の形
態のものに代えＩｎＧａＡｓ／ＧａＡｓやＧａＡｓ／Ａ
ｌＧａＡｓなどであってもよい。
【００１４】
【発明の効果】本発明による電界効果トランジスタおよ
び製造方法は、ＷＳｉなどにより形成されたゲート電極
の側面をフッ化水素系のエッチャントに耐性のある絶縁
性材料により被覆した状態にて、フッ化水素水溶液等を
用いてゲート電極の庇下の酸化膜除去を行うものである
ので、ゲート電極の破損や剥離を防止しつつ、容量低減
のためのシリコン酸化膜の除去を行うことができる。従
って、本発明によれば、寄生容量の少ない高周波特性に
優れた電界効果トランジスタを高歩留りで製造すること
が可能になる。
び製造方法は、ＷＳｉなどにより形成されたゲート電極
の側面をフッ化水素系のエッチャントに耐性のある絶縁
性材料により被覆した状態にて、フッ化水素水溶液等を
用いてゲート電極の庇下の酸化膜除去を行うものである
ので、ゲート電極の破損や剥離を防止しつつ、容量低減
のためのシリコン酸化膜の除去を行うことができる。従
って、本発明によれば、寄生容量の少ない高周波特性に
優れた電界効果トランジスタを高歩留りで製造すること
が可能になる。
【図１】 本発明の第１の実施の形態の電界効果トラン
ジスタの製造工程を示す工程順の断面図。
ジスタの製造工程を示す工程順の断面図。
【図２】 本発明の第２の実施の形態の電界効果トラン
ジスタの製造工程を示す工程順の断面図。
ジスタの製造工程を示す工程順の断面図。
【図３】 従来の電界効果トランジスタの製造工程順の
断面図
断面図
１０１、２０１、３０１ 化合物半導体基板 １０２、３０２ ｎ−ＧａＡｓ活性層 １０３、３０３ ｉ−ＡｌＧａＡｓストッパ層 １０４、２０７、３０４ ｎ+ −ＧａＡｓコンタクト層 １０５、２０８、３０５ シリコン酸化膜 １０６、２０９、３０６ レジスト膜 １０７、２１０、３０７ 第１のリセス １０８、２１１ 側壁窒化膜 １０９、２１２、３０９ 第２のリセス １１０、２１３、３１０ ゲート電極 ２０２ ｉ−ＧａＡｓバッファ層 ２０３ ｉ−ＩｎＧａＡｓチャネル層 ２０４ ｎ−ＡｌＧａＡｓ電子供給層 ２０５ ｉ−ＧａＡｓ層 ２０６ ｎ−ＡｌＧａＡｓストッパ層 ３１１ 側壁酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA05 BB28 CC03 DD08 DD09 DD12 DD16 DD17 DD37 FF07 GG12 HH08 5F102 GB01 GC01 GD01 GJ05 GK05 GL04 GL05 GM06 GN05 GR04 GR10 GS02 GS04 GT03 GT05 HC01 HC15 HC18
Claims (8)
- 【請求項１】 化合物半導体基板上に形成された活性層
と、前記活性層上に形成された第２のリセスが開口され
た高抵抗半導体層と、前記高抵抗半導体層上に形成され
た、前記第２のリセス上にこれより幅広の第１のリセス
が開口されたコンタクト層と、前記活性層に下端面が接
し下端部が前記高抵抗半導体層の前記第２のリセス内に
埋め込まれた断面がＴ字構造のゲート電極と、前記ゲー
ト電極の側面を覆い該ゲート電極とともに前記第１のリ
セス内を埋め込む、フッ化水素系エッチャントにはエッ
チング耐性のある絶縁膜と、を有することを特徴とする
電界効果トランジスタ。 - 【請求項２】 前記絶縁膜がシリコン窒化膜であること
を特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】 前記高抵抗半導体層が、ノンドープのＧ
ａＡｓまたはノンドープのＡｌＧａＡｓによって形成さ
れていることを特徴とする請求項１記載の電界効果トラ
ンジスタ。 - 【請求項４】 前記活性層がｎ−ＧａＡｓ層を有するこ
とを特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項５】 前記活性層がｉ−ＩｎＧａＡｓまたはｉ
−ＧａＡｓからなるチャネル層と該チャネル層上に形成
されたｎ−ＡｌＧａＡｓからなる電子供給層を有するこ
とを特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項６】 前記ゲート電極が、ＷＳｉを最下層とす
る多層金属層により形成されていることを特徴とする請
求項１記載の電界効果トランジスタ。 - 【請求項７】 （１）化合物半導体基板上に、活性層、
高抵抗半導体層、コンタクト層をこの順に形成し、その
上にシリコン酸化膜を堆積する工程と、 （２）前記シリコン酸化膜上にゲート形成部に開口を有
するレジスト膜を形成し、これをマスクとして前記シリ
コン酸化膜をエッチングして該シリコン酸化膜に開口を
形成する工程と、 （３）引き続き前記コンタクト層を選択的にエッチング
して該コンタクト層に第１のリセスを形成する工程と、 （４）全面に、フッ化水素系エッチャントに対してエッ
チング耐性のある絶縁膜を堆積し、異方性エッチングを
行って前記シリコン酸化膜の開口側面と前記コンタクト
層の第１のリセスの側面に側壁絶縁膜を形成する工程
と、 （５）形成された前記側壁絶縁膜をマスクとして前記高
抵抗半導体層を選択的にエッチングして該高抵抗半導体
層に前記第１のリセスより平面面積の狭い第２のリセス
を形成する工程と、 （６）全面にゲート電極形成材料を堆積し、これをパタ
ーニングして、下端面が前記活性層に接し下端部が前記
高抵抗半導体層の前記第２のリセス内に埋め込まれた断
面がＴ字構造のゲート電極を形成する工程と、 （７）フッ化水素系エッチャントを用いて前記シリコン
酸化膜をエッチング除去する工程と、を有することを特
徴とする電界効果トランジスタの製造方法。 - 【請求項８】 前記第（４）の工程において、エッチン
グは等方性のドライ法により行われ、第１のリセスは上
に向かって幅広に形成されることを特徴とする請求項７
記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11227043A JP2001053083A (ja) | 1999-08-11 | 1999-08-11 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11227043A JP2001053083A (ja) | 1999-08-11 | 1999-08-11 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053083A true JP2001053083A (ja) | 2001-02-23 |
Family
ID=16854640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11227043A Pending JP2001053083A (ja) | 1999-08-11 | 1999-08-11 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053083A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1316588C (zh) * | 2004-05-06 | 2007-05-16 | 海力士半导体有限公司 | 制造具有凹槽沟道区域的半导体装置的方法 |
| KR100780598B1 (ko) | 2006-12-05 | 2007-11-30 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
| KR100849923B1 (ko) | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | 화합물 반도체소자의 제작방법 |
| US7468295B2 (en) | 2005-12-07 | 2008-12-23 | Electronics And Telecommunications Research Institute | Method of fabricating T-gate |
| CN112509912A (zh) * | 2021-02-03 | 2021-03-16 | 成都市克莱微波科技有限公司 | 一种半导体器件的制备方法 |
-
1999
- 1999-08-11 JP JP11227043A patent/JP2001053083A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1316588C (zh) * | 2004-05-06 | 2007-05-16 | 海力士半导体有限公司 | 制造具有凹槽沟道区域的半导体装置的方法 |
| US7468295B2 (en) | 2005-12-07 | 2008-12-23 | Electronics And Telecommunications Research Institute | Method of fabricating T-gate |
| US7915106B2 (en) | 2005-12-07 | 2011-03-29 | Electronics And Telecommunications Research Institute | Method of fabricating T-gate |
| KR100780598B1 (ko) | 2006-12-05 | 2007-11-30 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
| US7790552B2 (en) | 2006-12-05 | 2010-09-07 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with bulb-shaped recess gate |
| KR100849923B1 (ko) | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | 화합물 반도체소자의 제작방법 |
| CN112509912A (zh) * | 2021-02-03 | 2021-03-16 | 成都市克莱微波科技有限公司 | 一种半导体器件的制备方法 |
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