JP2591436B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を用いた
電界効果トランジスタの製造方法に関し、特に半導体ヘ
テロ接合を利用する電界効果トランジスタに関する。
電界効果トランジスタの製造方法に関し、特に半導体ヘ
テロ接合を利用する電界効果トランジスタに関する。
【０００２】
【従来の技術】ヘテロ接合半導体層間において、電子親
和力の小さい半導体層内の電子が電子親和力の大きい半
導体層へ移動し、ヘテロ接合界面近くに電子蓄積層（２
次元電子ガス層）を形成する。この２次元電子ガス層を
電流チャネルとし、その電子濃度を制御電極（ゲート電
極）に印加された電圧によって制御し、制御電極を挟ん
で設けられたオーミック電極（ソース電極，ドレイン電
極）から構成される電界効果トランジスタは、高利得と
低雑音の特徴を生かして研究・開発が進められ、特に、
４ＧＨｚ以上の長高周波帯における低雑音素子として実
用化されている。
和力の小さい半導体層内の電子が電子親和力の大きい半
導体層へ移動し、ヘテロ接合界面近くに電子蓄積層（２
次元電子ガス層）を形成する。この２次元電子ガス層を
電流チャネルとし、その電子濃度を制御電極（ゲート電
極）に印加された電圧によって制御し、制御電極を挟ん
で設けられたオーミック電極（ソース電極，ドレイン電
極）から構成される電界効果トランジスタは、高利得と
低雑音の特徴を生かして研究・開発が進められ、特に、
４ＧＨｚ以上の長高周波帯における低雑音素子として実
用化されている。
【０００３】この電界効果トランジスタのソース電極と
ゲート電極間の直列抵抗Ｒs は、ソース電極側のリセス
の底部の長さＬ1 に強く依存している。特に小電流で動
作させる低雑音素子ではゲート直下の２次元電子ガス濃
度が低く制限され、リセス底部下の直列抵抗Ｒs が素子
の雑音性能を大きく左右する程度まで増加する。したが
って、素子設計上Ｌ1 はできるだけ短い方が望ましい。
ゲート電極間の直列抵抗Ｒs は、ソース電極側のリセス
の底部の長さＬ1 に強く依存している。特に小電流で動
作させる低雑音素子ではゲート直下の２次元電子ガス濃
度が低く制限され、リセス底部下の直列抵抗Ｒs が素子
の雑音性能を大きく左右する程度まで増加する。したが
って、素子設計上Ｌ1 はできるだけ短い方が望ましい。
【０００４】一方、ドレイン電極側のリセスの底部の長
さＬ2 は、ゲート電極とドレイン電極間の容量Ｃgdに関
係し、Ｌ2 が小さくなるとこのＣgdが増加し、このため
に高周波動作時に素子の電力利得性能劣化が生じる。ま
た、ゲート電極の逆方向耐圧やドレイン耐圧を向上させ
て、高出力ＦＥＴとして使う場合、Ｌ2 は通常Ｌ1 より
も大きく設計することが望ましい。
さＬ2 は、ゲート電極とドレイン電極間の容量Ｃgdに関
係し、Ｌ2 が小さくなるとこのＣgdが増加し、このため
に高周波動作時に素子の電力利得性能劣化が生じる。ま
た、ゲート電極の逆方向耐圧やドレイン耐圧を向上させ
て、高出力ＦＥＴとして使う場合、Ｌ2 は通常Ｌ1 より
も大きく設計することが望ましい。
【０００５】したがって、最近ではこの種の電界効果ト
ランジスタでは、Ｌ1 ＜Ｌ2 となるようにリセス内に形
成するオフセットゲート構造の検討が進められつつあ
り、このようなオフセット構造のゲート電極の製造方法
の第１の例として特開昭６１−１５４１７７号公報に記
載されているものがある。
ランジスタでは、Ｌ1 ＜Ｌ2 となるようにリセス内に形
成するオフセットゲート構造の検討が進められつつあ
り、このようなオフセット構造のゲート電極の製造方法
の第１の例として特開昭６１−１５４１７７号公報に記
載されているものがある。
【０００６】図３（ａ）〜（ｃ）は従来の電界効果トラ
ンジスタの第１の製造方法を説明するための工程順に示
した半導体チップの断面図である。
ンジスタの第１の製造方法を説明するための工程順に示
した半導体チップの断面図である。
【０００７】まず、図３（ａ）に示すように、ＧａＡｓ
基板３１の上にリフトオフ法で低温成長プラズマ窒化膜
３２を選択的に形成した後ＣＶＤ酸化膜３３およびプラ
ズマ窒化膜３４を順次堆積し、プラズマ窒化膜３４の上
に塗布してパターニングしたフォトレジスト膜３５をマ
スクとしてプラズマ窒化膜３４およびＣＶＤ酸化膜３３
を順次エッチングして開口部３６を形成する。
基板３１の上にリフトオフ法で低温成長プラズマ窒化膜
３２を選択的に形成した後ＣＶＤ酸化膜３３およびプラ
ズマ窒化膜３４を順次堆積し、プラズマ窒化膜３４の上
に塗布してパターニングしたフォトレジスト膜３５をマ
スクとしてプラズマ窒化膜３４およびＣＶＤ酸化膜３３
を順次エッチングして開口部３６を形成する。
【０００８】次に、図３（ｂ）に示すように、ウェット
エッチングにより開口部３６を通して低温成長プラズマ
窒化膜３２を除去して空洞を形成し、フォトレジスト膜
３５も除去する。次に、リン酸系エッチング液でＧａＡ
ｓ基板３１をエッチングしてリセス３７を形成する。
エッチングにより開口部３６を通して低温成長プラズマ
窒化膜３２を除去して空洞を形成し、フォトレジスト膜
３５も除去する。次に、リン酸系エッチング液でＧａＡ
ｓ基板３１をエッチングしてリセス３７を形成する。
【０００９】次に、図３（ｃ）に示すように、開口部３
６を含む表面にゲート電極形成用の金属膜３８を堆積し
てリセス内のＧａＡｓ基板３１上に開口部３６の幅に相
当するゲート電極長を有するゲート電極３９を形成す
る。以後、ＣＶＤ酸化膜３３，プラズマ窒化膜３４およ
び金属膜３８を除去する。
６を含む表面にゲート電極形成用の金属膜３８を堆積し
てリセス内のＧａＡｓ基板３１上に開口部３６の幅に相
当するゲート電極長を有するゲート電極３９を形成す
る。以後、ＣＶＤ酸化膜３３，プラズマ窒化膜３４およ
び金属膜３８を除去する。
【００１０】また、従来のオフセット構造のゲート電極
の製造方法の第２の例として特開平３−１４５１４０号
公報に記載されているものがある。
の製造方法の第２の例として特開平３−１４５１４０号
公報に記載されているものがある。
【００１１】図４（ａ）〜（ｃ）はこの従来の電界効果
トランジスタの第２の製造方法を説明するための工程順
に示した半導体チップの断面図である。
トランジスタの第２の製造方法を説明するための工程順
に示した半導体チップの断面図である。
【００１２】図４（ａ）に示すように、ＧａＡｓ基板４
１の上にＣＶＤ酸化膜４２を形成し、ＣＶＤ酸化膜上に
第１のフォトレジスト膜４３を塗布してパターニング
し、このフォトレジスト膜４３をマスクとしてＣＶＤ酸
化膜４２を異方性エッチングし、中央にゲート長に相当
する幅の開口部４４とその両側にリセスの幅を設定する
ための開口部を夫々形成する。次にこれらの開口部を含
む表面に第２のフォトレジスト膜４５を塗布してパター
ニングし、中央の開口部４４上にのみ開口部を形成し、
ＧａＡｓ基板１の表面を露出させる。
１の上にＣＶＤ酸化膜４２を形成し、ＣＶＤ酸化膜上に
第１のフォトレジスト膜４３を塗布してパターニング
し、このフォトレジスト膜４３をマスクとしてＣＶＤ酸
化膜４２を異方性エッチングし、中央にゲート長に相当
する幅の開口部４４とその両側にリセスの幅を設定する
ための開口部を夫々形成する。次にこれらの開口部を含
む表面に第２のフォトレジスト膜４５を塗布してパター
ニングし、中央の開口部４４上にのみ開口部を形成し、
ＧａＡｓ基板１の表面を露出させる。
【００１３】次に、図４（ｂ）に示すように、第１およ
び第２のフォトレジスト膜４３，４５をマスクとしてＣ
ＶＤ酸化膜４２をウェットエッチングして空洞を形成
し、次に露出したＧａＡｓ基板４１の表面をエッチング
してリセス４６を形成する。
び第２のフォトレジスト膜４３，４５をマスクとしてＣ
ＶＤ酸化膜４２をウェットエッチングして空洞を形成
し、次に露出したＧａＡｓ基板４１の表面をエッチング
してリセス４６を形成する。
【００１４】次に、図４（ｃ）に示すように、開口部を
含む表面にゲート電極形成用金属膜４７を蒸着しリセス
４５にゲート電極４８を形成する。以後、フォトレジス
ト膜４３，４４およびＣＶＤ酸化膜４２をエッチング除
去すると共に金属膜４７をリフトオフで除去する。
含む表面にゲート電極形成用金属膜４７を蒸着しリセス
４５にゲート電極４８を形成する。以後、フォトレジス
ト膜４３，４４およびＣＶＤ酸化膜４２をエッチング除
去すると共に金属膜４７をリフトオフで除去する。
【００１５】
【発明が解決しようとする課題】この従来の電界効果ト
ランジスタは、第１の例ではリセスの位置を決めるため
の低温成長プラズマ窒化膜の位置に対して、ショットキ
ー電極（ゲート電極）を形成するための開口部を高精度
に位置合わせする必要があるが、現状のリソグラフ技術
における位置合わせ精度の限界は、±０．１μｍ程度で
あり、リセスとショットキー電極（ゲート電極）の位置
合わせのばらつきのためにＲs の大きなばらつきが生じ
て、高周波特性のばらつきが発生するという問題があっ
た。
ランジスタは、第１の例ではリセスの位置を決めるため
の低温成長プラズマ窒化膜の位置に対して、ショットキ
ー電極（ゲート電極）を形成するための開口部を高精度
に位置合わせする必要があるが、現状のリソグラフ技術
における位置合わせ精度の限界は、±０．１μｍ程度で
あり、リセスとショットキー電極（ゲート電極）の位置
合わせのばらつきのためにＲs の大きなばらつきが生じ
て、高周波特性のばらつきが発生するという問題があっ
た。
【００１６】また、第２の例では、半導体基板の上に形
成したＣＶＤ酸化膜に形成した三つの開口部間の間隔を
無くすことができない。現実的にはリソグラフ技術とエ
ッチング技術の限界を考えてソース電極側のリセス端と
ゲート電極間の間隔Ｌ1 を０．２μｍ程度以下まで小さ
くすることが困難である。したがって、ソース電極とゲ
ート電極間の直列抵抗Ｒs の低減に限界があるという問
題があった。
成したＣＶＤ酸化膜に形成した三つの開口部間の間隔を
無くすことができない。現実的にはリソグラフ技術とエ
ッチング技術の限界を考えてソース電極側のリセス端と
ゲート電極間の間隔Ｌ1 を０．２μｍ程度以下まで小さ
くすることが困難である。したがって、ソース電極とゲ
ート電極間の直列抵抗Ｒs の低減に限界があるという問
題があった。
【００１７】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、化合物半導体基板上に設けた高純
度バッファ層の上面にヘテロ接合した電子供給層を形成
し前記電子供給層の上面にヘテロ接合したコンタクト層
を形成する工程と、前記コンタクト層の上に選択的にソ
ース電極およびドレイン電極を形成し前記ソース電極と
ドレイン電極の中間の前記コンタクト層を、レジスト膜
をマスクに用いて選択的にエッチングしてリセスを形成
する工程と、前記リセス内の前記電子供給層上に、前記
レジスト膜を再度マスクに用いて選択的にゲート電極を
形成する工程と、前記コンタクト層のエッチング速度が
前記電子供給層より大なるエッチングガス又はエッチン
グ液により前記ゲート電極からドレイン側の前記コンタ
クト層を選択的にエッチングしてソース側のリセスおよ
びドレイン側のリセスのうちドレイン側のリセスのみを
広げる工程とを含んで構成される。
ジスタの製造方法は、化合物半導体基板上に設けた高純
度バッファ層の上面にヘテロ接合した電子供給層を形成
し前記電子供給層の上面にヘテロ接合したコンタクト層
を形成する工程と、前記コンタクト層の上に選択的にソ
ース電極およびドレイン電極を形成し前記ソース電極と
ドレイン電極の中間の前記コンタクト層を、レジスト膜
をマスクに用いて選択的にエッチングしてリセスを形成
する工程と、前記リセス内の前記電子供給層上に、前記
レジスト膜を再度マスクに用いて選択的にゲート電極を
形成する工程と、前記コンタクト層のエッチング速度が
前記電子供給層より大なるエッチングガス又はエッチン
グ液により前記ゲート電極からドレイン側の前記コンタ
クト層を選択的にエッチングしてソース側のリセスおよ
びドレイン側のリセスのうちドレイン側のリセスのみを
広げる工程とを含んで構成される。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１（ａ）〜（ｄ）および図２は本発明の
一実施例を説明するための工程順に示した半導体チップ
の断面図である。
一実施例を説明するための工程順に示した半導体チップ
の断面図である。
【００２０】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上に、厚さ５００ｎｍのアンドープの
高純度ＧａＡｓバッファ層２，厚さ３５ｎｍのＳｉをド
ープした不純物濃度ＮD ＝２×１０18ｃｍ-3のｎ型Ａｌ
ＧａＡｓ電子供給層３，厚さ５０ｎｍのＳｉをドープし
た不純物濃度ＮD ＝５×１０18ｃｍ-3のｎ型ＧａＡｓコ
ンタクト層４のそれぞれを順次分子線エピタキシ（ＭＢ
Ｅ）法によりエピタキシャル成長させる。次に、ｎ型Ｇ
ａＡｓコンタクト層４の上にフォトリソグラフィ技術お
よびリフトオフ法を用いてＡｕＧｅＮｉ蒸着膜からなる
ソース電極７及びドレイン電極８を選択的に形成する。
ここで、ｎ型ＡｌＧａＡｓ電子供給層３のＡｌＡｓ組成
は０．２５とした。次に、ソース電極７及びドレイン電
極８は約４００℃のＨ2 雰囲気中でＡｕＧｅＮｉ膜とｎ
型ＧａＡｓコンタクト層４を合金化させ、低抵抗のオー
ム接合を形成する。次に、ソース電極７およびドレイン
電極８を含む表面に電子線レジスト膜１１を塗布した
後、電子線露光装置を用いて露光し、現像してゲート電
極形成用の幅０．２μｍ開口部を形成する。次に、電子
線レジスト膜１１をマスクとしてＧａＡｓとＡｌＧａＡ
ｓのエッチング選択比が大きいＢＣｌ3 及びＳＦ6 の混
合ガスによりｎ型ＧａＡｓコンタクト層４をリアクティ
ブイオンエッチングしてリセス１０を形成する。
ＧａＡｓ基板１の上に、厚さ５００ｎｍのアンドープの
高純度ＧａＡｓバッファ層２，厚さ３５ｎｍのＳｉをド
ープした不純物濃度ＮD ＝２×１０18ｃｍ-3のｎ型Ａｌ
ＧａＡｓ電子供給層３，厚さ５０ｎｍのＳｉをドープし
た不純物濃度ＮD ＝５×１０18ｃｍ-3のｎ型ＧａＡｓコ
ンタクト層４のそれぞれを順次分子線エピタキシ（ＭＢ
Ｅ）法によりエピタキシャル成長させる。次に、ｎ型Ｇ
ａＡｓコンタクト層４の上にフォトリソグラフィ技術お
よびリフトオフ法を用いてＡｕＧｅＮｉ蒸着膜からなる
ソース電極７及びドレイン電極８を選択的に形成する。
ここで、ｎ型ＡｌＧａＡｓ電子供給層３のＡｌＡｓ組成
は０．２５とした。次に、ソース電極７及びドレイン電
極８は約４００℃のＨ2 雰囲気中でＡｕＧｅＮｉ膜とｎ
型ＧａＡｓコンタクト層４を合金化させ、低抵抗のオー
ム接合を形成する。次に、ソース電極７およびドレイン
電極８を含む表面に電子線レジスト膜１１を塗布した
後、電子線露光装置を用いて露光し、現像してゲート電
極形成用の幅０．２μｍ開口部を形成する。次に、電子
線レジスト膜１１をマスクとしてＧａＡｓとＡｌＧａＡ
ｓのエッチング選択比が大きいＢＣｌ3 及びＳＦ6 の混
合ガスによりｎ型ＧａＡｓコンタクト層４をリアクティ
ブイオンエッチングしてリセス１０を形成する。
【００２１】このとき、ＧａＡｓのエッチングレートを
ＡｌＧａＡｓのエッチングレートの１００倍程度以上に
することにより、ｎ型ＡｌＧａＡｓ電子供給層３をほと
んどエッチングすることなく、かつ、リセス１０の端部
とゲート電極形成用開口部との間隔Ｌ1 を約０．０５μ
ｍの制御できる。
ＡｌＧａＡｓのエッチングレートの１００倍程度以上に
することにより、ｎ型ＡｌＧａＡｓ電子供給層３をほと
んどエッチングすることなく、かつ、リセス１０の端部
とゲート電極形成用開口部との間隔Ｌ1 を約０．０５μ
ｍの制御できる。
【００２２】次に、図１（ｂ）に示すように、ゲート電
極形成用開口部を含む電子線レジスト膜１１の上に真空
蒸着法でＡｌ膜６を堆積する。
極形成用開口部を含む電子線レジスト膜１１の上に真空
蒸着法でＡｌ膜６を堆積する。
【００２３】次に、図１（ｃ）に示すように、電子線レ
ジスト膜１１を除去すると同時に電子線レジスト膜１１
上のＡｌ膜６をリフトオフしてゲート電極６ａを形成す
る。
ジスト膜１１を除去すると同時に電子線レジスト膜１１
上のＡｌ膜６をリフトオフしてゲート電極６ａを形成す
る。
【００２４】次に、図１（ｄ）に示すように、ゲート電
極６ａを含む表面にフォトレジスト膜１２を塗布してパ
ターニングし、フォトレジスト膜１２およびゲート電極
６ａをマスクとしてｎ型ＧａＡｓコンタクト層４をエッ
チングし、ゲート電極６ａからドレイン電極８側に開口
部１３を形成してゲート電極６ａからドレイン電極８側
のリセス底部１０ｂの長さＬ2 が０．３５μｍになるよ
うにリセス１０を広げる。ここで、リセス１０を形成し
た時と同様に、ｎ型ＡｌＧａＡｓ電子供給層３を、ほと
んどエッチングすることなくｎ型ＧａＡｓコンタクト層
４をエッチングでき、また、ソース電極側のｎ型ＧａＡ
ｓコンタクト層４はフォトレジスト膜１２でマスクされ
ているためソース電極側のリセス底部１０ａの距離Ｌ1
を保つことができる。
極６ａを含む表面にフォトレジスト膜１２を塗布してパ
ターニングし、フォトレジスト膜１２およびゲート電極
６ａをマスクとしてｎ型ＧａＡｓコンタクト層４をエッ
チングし、ゲート電極６ａからドレイン電極８側に開口
部１３を形成してゲート電極６ａからドレイン電極８側
のリセス底部１０ｂの長さＬ2 が０．３５μｍになるよ
うにリセス１０を広げる。ここで、リセス１０を形成し
た時と同様に、ｎ型ＡｌＧａＡｓ電子供給層３を、ほと
んどエッチングすることなくｎ型ＧａＡｓコンタクト層
４をエッチングでき、また、ソース電極側のｎ型ＧａＡ
ｓコンタクト層４はフォトレジスト膜１２でマスクされ
ているためソース電極側のリセス底部１０ａの距離Ｌ1
を保つことができる。
【００２５】次に、図２に示すように、フォトレジスト
膜１２を除去した後、プラズマＣＶＤ法により窒化シリ
コ膜を堆積して表面を保護し、安定化させるための表面
保護膜９を形成して電界効果トランジスタを構成する。
膜１２を除去した後、プラズマＣＶＤ法により窒化シリ
コ膜を堆積して表面を保護し、安定化させるための表面
保護膜９を形成して電界効果トランジスタを構成する。
【００２６】この実施例では、ソース電極側のリセス底
部１０ａの長さＬ1 を０．０５μｍになる様に制御して
エッチングしたが、ｎ型ＧａＡｓコンタクト層４の厚さ
がＭＢＥ法の厚さ制御の精度から５０±０．５ｎｍに制
御され、かつ、ＢＣｌ3 とＳＦ6 の混合ガスによるＧａ
Ａｓのエッチングレートを５ｎｍ／秒程度にすること
で、Ｌ1 の寸法精度としては、０．０５±０．００５μ
ｍ程度にできる。
部１０ａの長さＬ1 を０．０５μｍになる様に制御して
エッチングしたが、ｎ型ＧａＡｓコンタクト層４の厚さ
がＭＢＥ法の厚さ制御の精度から５０±０．５ｎｍに制
御され、かつ、ＢＣｌ3 とＳＦ6 の混合ガスによるＧａ
Ａｓのエッチングレートを５ｎｍ／秒程度にすること
で、Ｌ1 の寸法精度としては、０．０５±０．００５μ
ｍ程度にできる。
【００２７】この実施例の電界効果トランジスタは、高
純度ＧａＡｓバッファー層２と、ｎ型ＡｌＧａＡｓ電子
供給層３でヘテロ接合が形成され、電子親和力の大なる
高純度ＧａＡｓバッファー層２内のヘテロ接合近傍に電
子の蓄積が生じ、２次元電子ガス層５が形成される。ゲ
ート電極６に印加されるバイアス電圧によって、ソース
電極７とドレイン電極８間の電流チャネルとなる２次元
電子ガス層５の電子濃度が変調され、ソース電極７と、
ドレイン電極８間の電流が制御される。
純度ＧａＡｓバッファー層２と、ｎ型ＡｌＧａＡｓ電子
供給層３でヘテロ接合が形成され、電子親和力の大なる
高純度ＧａＡｓバッファー層２内のヘテロ接合近傍に電
子の蓄積が生じ、２次元電子ガス層５が形成される。ゲ
ート電極６に印加されるバイアス電圧によって、ソース
電極７とドレイン電極８間の電流チャネルとなる２次元
電子ガス層５の電子濃度が変調され、ソース電極７と、
ドレイン電極８間の電流が制御される。
【００２８】ゲート電極長Ｌg は高周波（４ＧＨｚ以
上）で低雑音・高電力利得動作ができる様に本実施例で
は０．２μｍに形成した。ゲート電極６ａは、ｎ型Ｇａ
Ａｓコンタクト層４ではさまれたリセス１０内に設置さ
れるが、ソース電極７側のリセス底部１０ａの長さＬ1
は、ソース電極７とゲート電極６ａ間の直列抵抗Ｒs を
できるだけ低くするため、ゲート電極６ａとｎ型ＧａＡ
ｓコンタクト層４が接することなく、かつできるだけ接
近させることが重要であり、本実施例ではＬ1 ＝０．０
５μｍまで接近させた。また、ドレイン電極８側のリセ
ス底部１０ｂの長さＬ2 は、Ｃgdを充分に低減させて高
電力利得性能を得るため、Ｌ2 ＝０．３５μｍとした。
上）で低雑音・高電力利得動作ができる様に本実施例で
は０．２μｍに形成した。ゲート電極６ａは、ｎ型Ｇａ
Ａｓコンタクト層４ではさまれたリセス１０内に設置さ
れるが、ソース電極７側のリセス底部１０ａの長さＬ1
は、ソース電極７とゲート電極６ａ間の直列抵抗Ｒs を
できるだけ低くするため、ゲート電極６ａとｎ型ＧａＡ
ｓコンタクト層４が接することなく、かつできるだけ接
近させることが重要であり、本実施例ではＬ1 ＝０．０
５μｍまで接近させた。また、ドレイン電極８側のリセ
ス底部１０ｂの長さＬ2 は、Ｃgdを充分に低減させて高
電力利得性能を得るため、Ｌ2 ＝０．３５μｍとした。
【００２９】従来、ソース電極とゲート電極間の直列抵
抗Ｒs が０．６±０．２Ω・ｍｍ程度であったが、本実
施例では０．４±０．０５Ω・ｍｍとなり、平均値で
０．２Ω・ｍｍ低減され、かつそのばらつきは大幅に改
善した。この結果、オフセットゲート構造を有する電界
効果トランジスタの高周波帯における雑音性能が向上
し、かつそのばらつきが低減されその製造上の歩留は著
しく改善された。
抗Ｒs が０．６±０．２Ω・ｍｍ程度であったが、本実
施例では０．４±０．０５Ω・ｍｍとなり、平均値で
０．２Ω・ｍｍ低減され、かつそのばらつきは大幅に改
善した。この結果、オフセットゲート構造を有する電界
効果トランジスタの高周波帯における雑音性能が向上
し、かつそのばらつきが低減されその製造上の歩留は著
しく改善された。
【００３０】なお、本実施例でｎ型ＡｌＧａＡｓ電子供
給層３とｎ型ＧａＡｓコンタクト層４との間にＡｌＡｓ
組成が０．４であるアンドープのＡｌＧａＡｓ層を約３
ｎｍの厚さに形成してエッチングストッパとすることも
できる。この場合のリセス１０を形成するためのｎ型Ｇ
ａＡｓコンタクト層４のエッチング液としてはＮＨ4Ｏ
ＨとＨ2 Ｏ2 の混合水溶液を用いることができ、ＡｌＡ
ｓ組成を０．４まで増加させたアンドープのＡｌＧａＡ
ｓ層からなるエッチングストッパによりｎ型ＡｌＧａＡ
ｓ電子供給層３がエッチングされるのを防ぐことができ
る。但し、開口部１３を形成するときのエッチング液と
してＮＨ4 ＯＨとＨ2 Ｏ2 の混合水溶液を用いる場合に
は、ゲート電極６ａをこのエッチング液に不溶なＡｕ等
で形成する。
給層３とｎ型ＧａＡｓコンタクト層４との間にＡｌＡｓ
組成が０．４であるアンドープのＡｌＧａＡｓ層を約３
ｎｍの厚さに形成してエッチングストッパとすることも
できる。この場合のリセス１０を形成するためのｎ型Ｇ
ａＡｓコンタクト層４のエッチング液としてはＮＨ4Ｏ
ＨとＨ2 Ｏ2 の混合水溶液を用いることができ、ＡｌＡ
ｓ組成を０．４まで増加させたアンドープのＡｌＧａＡ
ｓ層からなるエッチングストッパによりｎ型ＡｌＧａＡ
ｓ電子供給層３がエッチングされるのを防ぐことができ
る。但し、開口部１３を形成するときのエッチング液と
してＮＨ4 ＯＨとＨ2 Ｏ2 の混合水溶液を用いる場合に
は、ゲート電極６ａをこのエッチング液に不溶なＡｕ等
で形成する。
【００３１】
【発明の効果】以上説明したとおり本発明は、半導体ヘ
テロ接合を有する半導体基板を用い、ゲート電極がヘテ
ロ接合界面上に形成できる様にリセス構造を形成し、ゲ
ート電極形成後に半導体ヘテロ接合を形成する異なる半
導体間でエッチングレート差の大なるエッチング液を用
いてドレイン電極側のみリセス構造を広げることによ
り、ソース電極側のリセス端とゲート電極間の間隔Ｌ1
を容易にかつ高い精度で接近させることができ、しかも
同時に、ドレイン電極側のリセス端とゲート電極間の間
隔Ｌ2 はＬ1 と独立して広げることが可能である。した
がって、ソース電極とゲート電極間の直列抵抗Ｒs とそ
のばらつきは著しく低減され、同時に低いゲート電極と
ドレイン電極間の容量Ｃgdが得られる高性能な電界効果
トランジスタの製造方法を実現できるという効果を有す
る。
テロ接合を有する半導体基板を用い、ゲート電極がヘテ
ロ接合界面上に形成できる様にリセス構造を形成し、ゲ
ート電極形成後に半導体ヘテロ接合を形成する異なる半
導体間でエッチングレート差の大なるエッチング液を用
いてドレイン電極側のみリセス構造を広げることによ
り、ソース電極側のリセス端とゲート電極間の間隔Ｌ1
を容易にかつ高い精度で接近させることができ、しかも
同時に、ドレイン電極側のリセス端とゲート電極間の間
隔Ｌ2 はＬ1 と独立して広げることが可能である。した
がって、ソース電極とゲート電極間の直列抵抗Ｒs とそ
のばらつきは著しく低減され、同時に低いゲート電極と
ドレイン電極間の容量Ｃgdが得られる高性能な電界効果
トランジスタの製造方法を実現できるという効果を有す
る。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図３】従来の電界効果トラジスタの製造方法の第１の
例を説明するための工程順に示した半導体チップの断面
図。
例を説明するための工程順に示した半導体チップの断面
図。
【図４】従来の電界効果トラジスタの製造方法の第２の
例を説明するための工程順に示した半導体チップの断面
図。
例を説明するための工程順に示した半導体チップの断面
図。
１ 半絶縁性ＧａＡｓ基板 ２ 高純度ＧａＡｓバッファー層 ３ ｎ型ＡｌＧａＡｓ電子供給層 ４ ｎ型ＧａＡｓコンタクト層 ５ ２次元電子ガス層 ６ Ａｌ膜 ６ａ，３９，４８ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ 表面保護膜 １０，３７，４６ リセス １０ａ ソース電極側リセス底部 １０ｂ ドレイン電極側リセス底部 １１ 電子線レジスト １２，３５，４３，４５ フォトレジスト膜 １３，３６，４４ 開口部 ３１，４１ ＧａＡｓ基板 ３２ 低温成長プラズマ窒化膜 ３３，４２ ＣＶＤ酸化膜 ３４ プラズマ窒化膜 ３８，４７ 金属膜
Claims (1)
- 【請求項１】 化合物半導体基板上に設けた高純度バッ
ファ層の上面にヘテロ接合した電子供給層を形成し前記
電子供給層の上面にヘテロ接合したコンタクト層を形成
する工程と、前記コンタクト層の上に選択的にソース電
極およびドレイン電極を形成し前記ソース電極とドレイ
ン電極の中間の前記コンタクト層を、レジスト膜をマス
クに用いて選択的にエッチングしてリセスを形成する工
程と、前記リセス内の前記電子供給層上に、前記レジス
ト膜を再度マスクに用いて選択的にゲート電極を形成す
る工程と、前記コンタクト層のエッチング速度が前記電
子供給層より大なるエッチングガス又はエッチング液に
より前記ゲート電極からドレイン側の前記コンタクト層
を選択的にエッチングしてソース側のリセスおよびドレ
イン側のリセスのうちドレイン側のリセスのみを広げる
工程とを含むことを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22629093A JP2591436B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22629093A JP2591436B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786309A JPH0786309A (ja) | 1995-03-31 |
| JP2591436B2 true JP2591436B2 (ja) | 1997-03-19 |
Family
ID=16842901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22629093A Expired - Fee Related JP2591436B2 (ja) | 1993-09-13 | 1993-09-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591436B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693964A (en) * | 1995-07-31 | 1997-12-02 | Matsushita Electronics Corporation | Field-effect transistor and fabrication method |
-
1993
- 1993-09-13 JP JP22629093A patent/JP2591436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786309A (ja) | 1995-03-31 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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