JPH0677255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0677255A JPH0677255A JP22383992A JP22383992A JPH0677255A JP H0677255 A JPH0677255 A JP H0677255A JP 22383992 A JP22383992 A JP 22383992A JP 22383992 A JP22383992 A JP 22383992A JP H0677255 A JPH0677255 A JP H0677255A
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- Japan
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- insulating film
- semiconductor layer
- drain
- gate electrode
- concentration impurity
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Abstract
(57)【要約】
【構成】ソース電極１４とドレイン電極１５の間にｎ＋
キャップ層１３の開口部１６を形成し、絶縁膜１７を被
着する。絶縁膜１７の特徴は開口部１６の側壁に被着し
た部分１７′のエッチング速度が速いＥＣＲプラズマＣ
ＶＤ法を用いて被着した。ゲート電極形成部に対応した
位置にレジストパターン１８を形成し、絶縁膜１７′を
エッチング後、ゲート電極１９を形成する。 【効果】任意のゲート・ドレイン間距離Lgd を有する自
己整合型オフセットゲート電極構造のＦＥＴが再現性良
く作製される。
キャップ層１３の開口部１６を形成し、絶縁膜１７を被
着する。絶縁膜１７の特徴は開口部１６の側壁に被着し
た部分１７′のエッチング速度が速いＥＣＲプラズマＣ
ＶＤ法を用いて被着した。ゲート電極形成部に対応した
位置にレジストパターン１８を形成し、絶縁膜１７′を
エッチング後、ゲート電極１９を形成する。 【効果】任意のゲート・ドレイン間距離Lgd を有する自
己整合型オフセットゲート電極構造のＦＥＴが再現性良
く作製される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波帯あるいは準
マイクロ波帯において動作可能な高効率・高ドレイン耐
圧のマイクロ波高出力ＦＥＴ、および短ゲートを有する
高利得な小信号マイクロ波トランジスタの製造方法に関
する。
マイクロ波帯において動作可能な高効率・高ドレイン耐
圧のマイクロ波高出力ＦＥＴ、および短ゲートを有する
高利得な小信号マイクロ波トランジスタの製造方法に関
する。
【０００２】
【従来の技術】従来の高出力ＦＥＴに関しては、オン抵
抗は小さく、ドレイン耐圧は大きくしたいという要求が
有った。これは高効率かつ高出力の素子を実現するため
に必須である。この目標を実現するために、ゲート電極
の位置をソース側に寄せた構造、いわゆる、オフセット
ゲート電極構造を用いる。即ち、ドレイン・ゲート間距
離を大きくし、ドレイン耐圧の向上をはかる。一方、ソ
ース側にゲート電極を近づけたままなのでオン抵抗の増
加、トランスコンダクタンスＧｍの低下はわずかであ
る。
抗は小さく、ドレイン耐圧は大きくしたいという要求が
有った。これは高効率かつ高出力の素子を実現するため
に必須である。この目標を実現するために、ゲート電極
の位置をソース側に寄せた構造、いわゆる、オフセット
ゲート電極構造を用いる。即ち、ドレイン・ゲート間距
離を大きくし、ドレイン耐圧の向上をはかる。一方、ソ
ース側にゲート電極を近づけたままなのでオン抵抗の増
加、トランスコンダクタンスＧｍの低下はわずかであ
る。
【０００３】また、素子性能の再現性を確保するには、
自己整合技術を用い、ゲート・ドレイン間距離などの寸
法の再現性を確保する必要があった。この構造を自己整
合技術を用いて実現する方法が、例えば、電子情報通信
学会研究会資料ＥＤ８８−１６（１９８８）における、
伊東等による“ｎ＋／ｎＧａＡｓＣａｐ構造超低雑音Ｈ
ＥＭＴの作製と諸特性”と題する文献において論じられ
ている。以下、図２を用いて説明する。尚ここでゲート
・ドレイン間距離Lgd 及びゲート・ソース間距離Ｌｓｇ
は、各々図２（ｂ）で示されたように、ｎ＋キャップ層
とゲート電極端の距離で定義する。
自己整合技術を用い、ゲート・ドレイン間距離などの寸
法の再現性を確保する必要があった。この構造を自己整
合技術を用いて実現する方法が、例えば、電子情報通信
学会研究会資料ＥＤ８８−１６（１９８８）における、
伊東等による“ｎ＋／ｎＧａＡｓＣａｐ構造超低雑音Ｈ
ＥＭＴの作製と諸特性”と題する文献において論じられ
ている。以下、図２を用いて説明する。尚ここでゲート
・ドレイン間距離Lgd 及びゲート・ソース間距離Ｌｓｇ
は、各々図２（ｂ）で示されたように、ｎ＋キャップ層
とゲート電極端の距離で定義する。
【０００４】（ａ）半絶縁性ＧａＡｓ基板２０上にチャ
ンネル層アンドープＧａＡｓ２１，電子供給層ｎＡｌＧ
ａＡｓ２２，ｎＧａＡｓ層２３，キャップ層ｎ＋ＧaＡs
２４を有するウエハにソース電極２５，ドレイン電極２
６を形成後、ゲート電極形成位置にホトレジスト２８の
開口部２７を形成する。
ンネル層アンドープＧａＡｓ２１，電子供給層ｎＡｌＧ
ａＡｓ２２，ｎＧａＡｓ層２３，キャップ層ｎ＋ＧaＡs
２４を有するウエハにソース電極２５，ドレイン電極２
６を形成後、ゲート電極形成位置にホトレジスト２８の
開口部２７を形成する。
【０００５】（ｂ）開口部２７のｎＧａＡｓ層２３，キ
ャップ層ｎ＋ＧａＡｓ２４をエッチングした後、Ａｌ／
Ｔｉ２９′を斜め蒸着し、ゲート電極２９を形成する。
この斜め蒸着によりゲート電極端をソース電極２５側に
寄せることができる。
ャップ層ｎ＋ＧａＡｓ２４をエッチングした後、Ａｌ／
Ｔｉ２９′を斜め蒸着し、ゲート電極２９を形成する。
この斜め蒸着によりゲート電極端をソース電極２５側に
寄せることができる。
【０００６】ドレイン耐圧を向上させるには、ゲート・
ドレイン間距離Lgd を大きくする必要がある。従来法に
よれば開口部２５を拡げてゲート・ドレイン間距離Lgd
を大きくする。しかし、ソース・ゲート間距離Ｌｓｇも
大きくなり、斜め蒸着でソース側にゲート電極を近づけ
た程度では不十分であり、ソース抵抗の増大をもたらし
た。即ち、従来法では高ドレイン耐圧化を図る際、効率
を犠牲にせざるを得なかった。このため、自己整合技術
を用いて再現性良く高性能の高出力素子を作製すること
は困難であった。
ドレイン間距離Lgd を大きくする必要がある。従来法に
よれば開口部２５を拡げてゲート・ドレイン間距離Lgd
を大きくする。しかし、ソース・ゲート間距離Ｌｓｇも
大きくなり、斜め蒸着でソース側にゲート電極を近づけ
た程度では不十分であり、ソース抵抗の増大をもたらし
た。即ち、従来法では高ドレイン耐圧化を図る際、効率
を犠牲にせざるを得なかった。このため、自己整合技術
を用いて再現性良く高性能の高出力素子を作製すること
は困難であった。
【０００７】
【発明が解決しようとする課題】本発明の目的は、任意
のゲート・ドレイン間距離を有するオフセット構造を自
己整合技術により形成する半導体装置の製造方法を提供
することにある。
のゲート・ドレイン間距離を有するオフセット構造を自
己整合技術により形成する半導体装置の製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】上記目的は、図１に示す
方法により達成できる。以下にその原理を説明する。
方法により達成できる。以下にその原理を説明する。
【０００９】（ａ）ソース電極１４，ドレイン電極１５
および半絶縁性基板１１上に能動層１２，ｎ＋キャップ
層１３を有する化合物半導体ウエハ１０を用意する。
および半絶縁性基板１１上に能動層１２，ｎ＋キャップ
層１３を有する化合物半導体ウエハ１０を用意する。
【００１０】（ｂ）ＲＩＥ（Reactive Ion Etching）法
あるいはウエットエッチング法を用いて、ソース電極１
４とドレイン電極１５の間に厚いｎ＋キャップ層１３の
開口部１６を形成する。
あるいはウエットエッチング法を用いて、ソース電極１
４とドレイン電極１５の間に厚いｎ＋キャップ層１３の
開口部１６を形成する。
【００１１】（ｃ）絶縁膜１７を被着する。この絶縁膜
の特徴は開口部１６の側壁に被着した部分１７′のエッ
チング速度が速くエッチング選択比が高いことである。
この実現のためＥＣＲ（Electron Cyclotron Resonanc
e）プラズマＣＶＤ法を用い絶縁膜を被着した。この
後、通常のホトリソグラフィ技術を用い、ゲート電極形
成部に対応した位置にレジストパターン１８を形成す
る。
の特徴は開口部１６の側壁に被着した部分１７′のエッ
チング速度が速くエッチング選択比が高いことである。
この実現のためＥＣＲ（Electron Cyclotron Resonanc
e）プラズマＣＶＤ法を用い絶縁膜を被着した。この
後、通常のホトリソグラフィ技術を用い、ゲート電極形
成部に対応した位置にレジストパターン１８を形成す
る。
【００１２】（ｄ）続いてレジストパターン１８をマス
クに、ゲート電極形成部に対応した位置の絶縁膜１７，
１７′、をエッチングする。その後、再度厚いｎ＋キャ
ップ層１３をエッチング除去する場合もある。これは後
から形成するゲート電極端部がｎ＋キャップ層１３に接
触するのを避け、ゲート耐圧の劣化を防ぐためである。
クに、ゲート電極形成部に対応した位置の絶縁膜１７，
１７′、をエッチングする。その後、再度厚いｎ＋キャ
ップ層１３をエッチング除去する場合もある。これは後
から形成するゲート電極端部がｎ＋キャップ層１３に接
触するのを避け、ゲート耐圧の劣化を防ぐためである。
【００１３】（ｅ）通常の真空蒸着法及びリフトオフプ
ロセスを用い、ゲート電極１９を形成する。
ロセスを用い、ゲート電極１９を形成する。
【００１４】以上の工程により、任意のゲート・ドレイ
ン間距離Lgd を有する自己整合型オフセットゲート電極
構造のＦＥＴが再現性良く作製される。
ン間距離Lgd を有する自己整合型オフセットゲート電極
構造のＦＥＴが再現性良く作製される。
【００１５】
【作用】プラズマＣＶＤ法により形成された絶縁膜は膜
中に水素を含有し、その光学的性質，化学的性質に影響
をおよぼす。例えば、プラズマＳｉＮでは、絶縁膜のウ
エットエッチング速度は膜中の水素濃度により大きく変
わり、水素含有量の増大と共にエッチング速度も増大す
ることが知られている。
中に水素を含有し、その光学的性質，化学的性質に影響
をおよぼす。例えば、プラズマＳｉＮでは、絶縁膜のウ
エットエッチング速度は膜中の水素濃度により大きく変
わり、水素含有量の増大と共にエッチング速度も増大す
ることが知られている。
【００１６】さらにＥＣＲプラズマＣＶＤ法を用いた場
合は、イオンビームの指向性の効果から、絶縁膜側壁中
の水素濃度が平坦部よりも大きくなる。このため側壁部
の絶縁膜と平坦部の絶縁膜とのエッチング選択比を大き
くすることができ、側壁部の絶縁膜のみをウエットエッ
チングできる。この後、厚いｎ＋キャップ層をわずかに
エッチングし、ゲート電極１９端部がｎ＋キャップ層１
３に接触するのを避け、ゲート耐圧の劣化を防ぐ。
合は、イオンビームの指向性の効果から、絶縁膜側壁中
の水素濃度が平坦部よりも大きくなる。このため側壁部
の絶縁膜と平坦部の絶縁膜とのエッチング選択比を大き
くすることができ、側壁部の絶縁膜のみをウエットエッ
チングできる。この後、厚いｎ＋キャップ層をわずかに
エッチングし、ゲート電極１９端部がｎ＋キャップ層１
３に接触するのを避け、ゲート耐圧の劣化を防ぐ。
【００１７】このように、Lgd は開口部寸法により決め
ることができ、任意にその距離を選択できる。またＬｓ
ｇは２度目のエッチング量により制御でき、ソース抵抗
Ｒｓも小さくできる。このため、自己整合技術を用いて
再現性良く、高ドレイン耐圧，高効率の高出力素子を作
製することができるようになった。
ることができ、任意にその距離を選択できる。またＬｓ
ｇは２度目のエッチング量により制御でき、ソース抵抗
Ｒｓも小さくできる。このため、自己整合技術を用いて
再現性良く、高ドレイン耐圧，高効率の高出力素子を作
製することができるようになった。
【００１８】
【実施例】〈実施例１〉図３はＡｌＧａＡｓ／ＧａＡｓ
ＨＥＭＴの作製に本発明を適用したときの断面工程図を
表わしている。
ＨＥＭＴの作製に本発明を適用したときの断面工程図を
表わしている。
【００１９】（ａ）ソース電極１４およびドレイン電極
１５を有するＡｌＧａＡｓ／ＧａＡｓＨＥＭＴウエハ３
１を用意し、開口寸法１.０μｍ のｎ＋ＧａＡｓキャッ
プ層３１６の開口部３２を形成する。開口部の形成には
ＧａＡｓ／ＡｌＧａＡｓの選択ドライエッチング法を用
いる。エッチングガスＣＣｌ2Ｆ2／Ｈｅの混合ガスを用
いると、選択比は１０００以上が達成できる。ＧａＡｓ
のみエッチングされる。
１５を有するＡｌＧａＡｓ／ＧａＡｓＨＥＭＴウエハ３
１を用意し、開口寸法１.０μｍ のｎ＋ＧａＡｓキャッ
プ層３１６の開口部３２を形成する。開口部の形成には
ＧａＡｓ／ＡｌＧａＡｓの選択ドライエッチング法を用
いる。エッチングガスＣＣｌ2Ｆ2／Ｈｅの混合ガスを用
いると、選択比は１０００以上が達成できる。ＧａＡｓ
のみエッチングされる。
【００２０】続いてＳｉＮ・ＥＣＲプラズマＣＶＤ膜３
３、膜厚４００ｎｍでウエハ表面をおおう。反応ガスに
はＮＨ3／ＳｉＨ4を用い、その比は１〜４を用いる。キ
ャリアガスはＡｒを用いた。被着速度は２０ｎｍ〜４０
ｎｍである。ＲＦ放電電力は１００Ｗ〜３００Ｗ、適用
周波数は２.４５ＭＨｚあるいは１３.５６ＭＨｚ、加速
電圧は２００Ｖ〜５００Ｖを用いた。その結果、平坦部
と側壁部とに被着したＳｉＮ膜のエッチング選択比は５
〜１０が得られた。
３、膜厚４００ｎｍでウエハ表面をおおう。反応ガスに
はＮＨ3／ＳｉＨ4を用い、その比は１〜４を用いる。キ
ャリアガスはＡｒを用いた。被着速度は２０ｎｍ〜４０
ｎｍである。ＲＦ放電電力は１００Ｗ〜３００Ｗ、適用
周波数は２.４５ＭＨｚあるいは１３.５６ＭＨｚ、加速
電圧は２００Ｖ〜５００Ｖを用いた。その結果、平坦部
と側壁部とに被着したＳｉＮ膜のエッチング選択比は５
〜１０が得られた。
【００２１】図３（ａ）に示すＡｌＧａＡｓ／ＧａＡｓ
ＨＥＭＴウエハ３１の結晶構造は、半絶縁性ＧａＡｓ基
板３１０，ｕｎ−ＡｌＧａＡｓバッファ層３１１，ｕｎ
−ＧａＡｓチャンネル層３１２，ｕｎ−ＡｌＧａＡｓス
ペーサ層３１３，ｎ＋ＡｌＧａＡｓ電子供給層３１４，
ｕｎ−ＡｌＧａＡｓバリア層３１５，ｎ＋ＧａＡｓキャ
ップ層３１６からなっている。バリア層３１５及びキャ
ップ層３１６の厚さはそれぞれ１０ｎｍ，１６０ｎｍで
ある。
ＨＥＭＴウエハ３１の結晶構造は、半絶縁性ＧａＡｓ基
板３１０，ｕｎ−ＡｌＧａＡｓバッファ層３１１，ｕｎ
−ＧａＡｓチャンネル層３１２，ｕｎ−ＡｌＧａＡｓス
ペーサ層３１３，ｎ＋ＡｌＧａＡｓ電子供給層３１４，
ｕｎ−ＡｌＧａＡｓバリア層３１５，ｎ＋ＧａＡｓキャ
ップ層３１６からなっている。バリア層３１５及びキャ
ップ層３１６の厚さはそれぞれ１０ｎｍ，１６０ｎｍで
ある。
【００２２】（ｂ）ホトレジストパターン１８をゲート
電極部に形成する。バッファふっ酸を用いＳｉＮ膜３３
をエッチング除去する。膜のエッチング選択比の相違に
より、側壁部に被着したＳｉＮのみ除去される。
電極部に形成する。バッファふっ酸を用いＳｉＮ膜３３
をエッチング除去する。膜のエッチング選択比の相違に
より、側壁部に被着したＳｉＮのみ除去される。
【００２３】（ｃ）エッチング液ＮＨ4ＯＨ／Ｈ2Ｏ2／
Ｈ2Ｏを用いて、ｎ＋ＧａＡｓキャップ層３１６を１０
ｎｍ横方向にエッチングする。深さ方向としては、ｕｎ
−ＡｌＧａＡｓバリア層３１５の一部または全部の深さ
までエッチングしてよい。
Ｈ2Ｏを用いて、ｎ＋ＧａＡｓキャップ層３１６を１０
ｎｍ横方向にエッチングする。深さ方向としては、ｕｎ
−ＡｌＧａＡｓバリア層３１５の一部または全部の深さ
までエッチングしてよい。
【００２４】（ｄ）通常の真空蒸着技術とリフトオフ技
術を用いて、ｕｎ−ＡｌＧａＡｓバリア層３１５上にゲ
ート電極１９を形成する。非対称のリセス形状によっ
て、Lsg を０.０２μｍ、Lgd を１.０μｍに作製でき
た。
術を用いて、ｕｎ−ＡｌＧａＡｓバリア層３１５上にゲ
ート電極１９を形成する。非対称のリセス形状によっ
て、Lsg を０.０２μｍ、Lgd を１.０μｍに作製でき
た。
【００２５】このように形成された０.２μｍ ゲート長
のＨＥＭＴを、従来の形状の素子と比較した。その結
果、ドレイン耐圧及びｇdは ３０〜５０％改善でき、一
方、ｇm は５％程度の低下に抑えることができた。小信
号特性を測定したところ、最大発振周波数ｆmax＝２５
０ＧＨｚ，１２ＧＨｚにおける最小雑音指数ＮＦmin＝
０.７ｄＢ 及びその時の利得Ｇ＝１２.０ｄＢが得られ
た。更にドレイン耐圧の増大により、素子の信頼性を向
上できた。
のＨＥＭＴを、従来の形状の素子と比較した。その結
果、ドレイン耐圧及びｇdは ３０〜５０％改善でき、一
方、ｇm は５％程度の低下に抑えることができた。小信
号特性を測定したところ、最大発振周波数ｆmax＝２５
０ＧＨｚ，１２ＧＨｚにおける最小雑音指数ＮＦmin＝
０.７ｄＢ 及びその時の利得Ｇ＝１２.０ｄＢが得られ
た。更にドレイン耐圧の増大により、素子の信頼性を向
上できた。
【００２６】次に高出力素子としての性能を確認するた
め、ウエハを３０μｍの厚さに薄層化し、放熱のための
金プレーテッドヒートシンク５０μｍ〜７０μｍを裏面
に被着した。２８ＧＨｚにおいて全ゲート幅３.２mm の
高出力素子の入出力特性を測定した結果、出力１ワット
において電力利得８ｄＢが得られた。本実施例によれ
ば、出力が従来の構造に比べ３０％増加することが明ら
かとなった。即ち、本非対称リセス形状が構造的に優れ
ると共に、高出力素子に最適であることが確認された。
め、ウエハを３０μｍの厚さに薄層化し、放熱のための
金プレーテッドヒートシンク５０μｍ〜７０μｍを裏面
に被着した。２８ＧＨｚにおいて全ゲート幅３.２mm の
高出力素子の入出力特性を測定した結果、出力１ワット
において電力利得８ｄＢが得られた。本実施例によれ
ば、出力が従来の構造に比べ３０％増加することが明ら
かとなった。即ち、本非対称リセス形状が構造的に優れ
ると共に、高出力素子に最適であることが確認された。
【００２７】またバリア層３１５の無いＨＥＭＴウエハ
において、直接ｎ+ＡｌＧａＡｓ電子供給層３１４上に
ゲート電極１８を形成した構造の素子についても、同様
の効果が確認できた。
において、直接ｎ+ＡｌＧａＡｓ電子供給層３１４上に
ゲート電極１８を形成した構造の素子についても、同様
の効果が確認できた。
【００２８】〈実施例２〉図４はＡｌＧａＡｓ／ＩｎＧ
ａＡｓＨＥＭＴの作製に本発明を適用したときの断面図
を表わしている。
ａＡｓＨＥＭＴの作製に本発明を適用したときの断面図
を表わしている。
【００２９】半絶縁性ＧａＡｓ基板４１０上に、高抵抗
バッファ層４１０１，ｎ+ＡlＧaＡs電子供給層４１１，
ｕｎ−ＧａＡｓスペーサ層４１２，ｕｎ−ＩｎＧａＡｓ
チャンネル層４１３，ｕｎ−ＡｌＧａＡｓスペーサ層４
１４，ｎ+ＡｌＧａＡｓ 電子供給層４１５，ｕｎ−Ａｌ
ＧａＡｓバリア層４１６，ｎ+ＧａＡｓ キャップ層４１
７を順次成長したウエハに、ソース電極１６，ドレイン
電極１７，ゲート電極１８を配置したダブルチャンネル
ＨＥＭＴが図に示されている。４１８は２次元電子ガス
即ち２ＤＥＧを表わしている。
バッファ層４１０１，ｎ+ＡlＧaＡs電子供給層４１１，
ｕｎ−ＧａＡｓスペーサ層４１２，ｕｎ−ＩｎＧａＡｓ
チャンネル層４１３，ｕｎ−ＡｌＧａＡｓスペーサ層４
１４，ｎ+ＡｌＧａＡｓ 電子供給層４１５，ｕｎ−Ａｌ
ＧａＡｓバリア層４１６，ｎ+ＧａＡｓ キャップ層４１
７を順次成長したウエハに、ソース電極１６，ドレイン
電極１７，ゲート電極１８を配置したダブルチャンネル
ＨＥＭＴが図に示されている。４１８は２次元電子ガス
即ち２ＤＥＧを表わしている。
【００３０】非対称のリセス形状において、Lsg を０.
１５μｍ、Lgd を０.４μｍ、ゲート長Ｌgを０.１５μ
ｍとした。その結果、ゲート幅１００μｍの素子のソー
ス抵抗Ｒsは従来通り１.５Ωと低いままで、ドレイン耐
圧を１８Ｖに上げることができた。これは従来に比べ８
０％の改善である。更にLgd を長くしたことにより、ｇ
mは劣化するが、反対にｇdは減少した。その結果、全体
として素子の利得は２ｄＢ改善できた。
１５μｍ、Lgd を０.４μｍ、ゲート長Ｌgを０.１５μ
ｍとした。その結果、ゲート幅１００μｍの素子のソー
ス抵抗Ｒsは従来通り１.５Ωと低いままで、ドレイン耐
圧を１８Ｖに上げることができた。これは従来に比べ８
０％の改善である。更にLgd を長くしたことにより、ｇ
mは劣化するが、反対にｇdは減少した。その結果、全体
として素子の利得は２ｄＢ改善できた。
【００３１】次に、高出力素子としての性能を確認する
ため、ウエハを３０μｍの厚さに薄層化し、放熱のため
の金プレーテッドヒートシンク５０μｍ〜７０μｍを裏
面に被着した。２８ＧＨｚにおいて全ゲート幅３.２mm
の高出力素子の入出力特性を測定した結果、出力１ワッ
トにおいて電力利得８ｄＢが得られた。即ち、本非対称
リセス形状が構造的に優れると共に、高出力素子に最適
であることが確認された。
ため、ウエハを３０μｍの厚さに薄層化し、放熱のため
の金プレーテッドヒートシンク５０μｍ〜７０μｍを裏
面に被着した。２８ＧＨｚにおいて全ゲート幅３.２mm
の高出力素子の入出力特性を測定した結果、出力１ワッ
トにおいて電力利得８ｄＢが得られた。即ち、本非対称
リセス形状が構造的に優れると共に、高出力素子に最適
であることが確認された。
【００３２】〈実施例３〉図５はＩｎＡｌＡｓ／ＩｎＧ
ａＡｓＨＥＭＴの作製に本発明を適用したときの断面構
造図を表わしている。半絶縁性ＩｎＰ基板５１０上に、
高抵抗バッファ層５１１，ｕｎ−ＩｎＧａＡｓチャンネ
ル層５１２，ｕｎ−ＩｎＡｌＡｓスペーサ層５１３，ｎ
+ＩｎＡｌＡｓ電子供給層５１４，ｕｎ−ＩｎＡｌＡｓ
バリア層515，ｎ+ＩｎＧａＡｓキャップ層５１６を順次
成長したウエハに、ソース電極１６,ドレイン電極１
７，ゲート電極１８，絶縁膜１９を配置したＨＥＭＴが
図に示されている。
ａＡｓＨＥＭＴの作製に本発明を適用したときの断面構
造図を表わしている。半絶縁性ＩｎＰ基板５１０上に、
高抵抗バッファ層５１１，ｕｎ−ＩｎＧａＡｓチャンネ
ル層５１２，ｕｎ−ＩｎＡｌＡｓスペーサ層５１３，ｎ
+ＩｎＡｌＡｓ電子供給層５１４，ｕｎ−ＩｎＡｌＡｓ
バリア層515，ｎ+ＩｎＧａＡｓキャップ層５１６を順次
成長したウエハに、ソース電極１６,ドレイン電極１
７，ゲート電極１８，絶縁膜１９を配置したＨＥＭＴが
図に示されている。
【００３３】ゲート長Ｌｇ０.１μｍ の非対称リセス構
造を用いることにより、素子の短チャンネル効果を抑制
できる。即ち、ドレインコンダクタンスｇｄの抑制によ
る利得の向上と共に、高ドレイン耐圧化が可能になっ
た。この結果、最大発振周波数ｆmax＝３５０ＧＨｚを
実現できた。
造を用いることにより、素子の短チャンネル効果を抑制
できる。即ち、ドレインコンダクタンスｇｄの抑制によ
る利得の向上と共に、高ドレイン耐圧化が可能になっ
た。この結果、最大発振周波数ｆmax＝３５０ＧＨｚを
実現できた。
【００３４】〈実施例４〉図６はＧａＡｓＭＥＳＦＥＴ
の作製に本発明を適用したときの断面構造図を表わして
いる。半絶縁性ＧａＡｓ基板６１０上に、高抵抗バッフ
ァ層６１１，ｎＧａＡｓ層６１２，ｎ+ＧａＡｓキャッ
プ層６１３ウエハに、ソース電極１６,ドレイン電極１
７，ゲート電極１８を配置したＧａＡｓＦＥＴが図に示
されている。
の作製に本発明を適用したときの断面構造図を表わして
いる。半絶縁性ＧａＡｓ基板６１０上に、高抵抗バッフ
ァ層６１１，ｎＧａＡｓ層６１２，ｎ+ＧａＡｓキャッ
プ層６１３ウエハに、ソース電極１６,ドレイン電極１
７，ゲート電極１８を配置したＧａＡｓＦＥＴが図に示
されている。
【００３５】非対称リセス構造を用いることにより、ド
レイン耐圧の高耐圧化が図れることは先の実施例で述べ
たとおりである。
レイン耐圧の高耐圧化が図れることは先の実施例で述べ
たとおりである。
【００３６】又、これらの能動素子を集積化した高出力
ＩＣにおいても同様の効果が期待できる。
ＩＣにおいても同様の効果が期待できる。
【００３７】
【発明の効果】本発明によれば、任意のゲート・ドレイ
ン間距離を有するオフセット構造を自己整合技術により
形成できる。そのため、ゲート電極をソース電極の近く
に配置した非対称リセス構造にすることにより、ドレイ
ン耐圧の向上が図れ、高効率，高出力のトランジスタを
作製できた。また、特にゲート長が０.２μｍ 前後の長
さでは、ドレインコンダクタンスｇｄを抑制でき小信号
トランジスタとしても利得の向上が図れる。
ン間距離を有するオフセット構造を自己整合技術により
形成できる。そのため、ゲート電極をソース電極の近く
に配置した非対称リセス構造にすることにより、ドレイ
ン耐圧の向上が図れ、高効率，高出力のトランジスタを
作製できた。また、特にゲート長が０.２μｍ 前後の長
さでは、ドレインコンダクタンスｇｄを抑制でき小信号
トランジスタとしても利得の向上が図れる。
【図１】本発明の原理を示す工程図。
【図２】従来法によるオフセットゲート電極作製法の説
明図。
明図。
【図３】本発明によるＡｌＧａＡｓ／ＧａＡｓＨＥＭＴ
の工程断面図。
の工程断面図。
【図４】本発明を適用したＡｌＧａＡｓ／ＩｎＧａＡｓ
ＨＥＭＴの断面図。
ＨＥＭＴの断面図。
【図５】本発明を適用したＩｎＡｌＡｓ／ＩｎＧａＡｓ
ＨＥＭＴの断面図。
ＨＥＭＴの断面図。
【図６】本発明を適用したＧａＡｓＭＥＳＦＥＴの断面
図。
図。
１３…ｎ＋キャップ層、１４…ソース電極、１５…ドレ
イン電極、１７…絶縁膜、１７′…絶縁膜側壁、１９…
ゲート電極。
イン電極、１７…絶縁膜、１７′…絶縁膜側壁、１９…
ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 真 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中島 秋重 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 草野 忠四郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (4)
- 【請求項１】高濃度不純物ドープ半導体層上に形成され
たソース・ドレイン電極間の前記高濃度不純物ドープ半
導体層を一部除去し凹部を形成する工程と、側壁部のエ
ッチング速度が速い絶縁膜をウエハ全面に形成し、前記
凹部を覆う工程と、レジスト開口部を前記凹部のソース
電極側の前記高濃度不純物ドープ半導体層のメサ肩部に
形成する工程と、前記絶縁膜の側壁部のみエッチングす
る工程と、ゲート電極をホトレジスト開口部を通して形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】請求項１において、半絶縁性半導体基板上
に基板側から順にゲート電極によって変調を受けるキャ
リアが流れる半導体層と高濃度不純物ドープ半導体層と
を含むウエハを用い、前記ソース・ドレイン電極間の半
導体層を一部除去する工程において前記高濃度不純物ド
ープ半導体層をエッチング除去する半導体装置の製造方
法。 - 【請求項３】請求項１において、側壁部のエッチング速
度が速い絶縁膜を形成するにあたり、ＥＣＲ装置を用い
て形成する半導体装置の製造方法。 - 【請求項４】請求項１の前記半導体装置を能動素子とし
て形成した集積回路素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22383992A JPH0677255A (ja) | 1992-08-24 | 1992-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22383992A JPH0677255A (ja) | 1992-08-24 | 1992-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677255A true JPH0677255A (ja) | 1994-03-18 |
Family
ID=16804536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22383992A Pending JPH0677255A (ja) | 1992-08-24 | 1992-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677255A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2740262A1 (fr) * | 1995-10-20 | 1997-04-25 | Thomson Csf | Transistor a effet de champ et procede de realisation |
| US5824575A (en) * | 1994-08-22 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100753312B1 (ko) * | 2000-11-03 | 2007-08-29 | 킴벌리-클라크 월드와이드, 인크. | 증가된 마찰 계수를 갖는 훅 및 루프 체결구 |
| US8461633B2 (en) | 2010-10-22 | 2013-06-11 | Samsung Display Co., Ltd. | Thin film transistor and manufacturing method thereof |
-
1992
- 1992-08-24 JP JP22383992A patent/JPH0677255A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5824575A (en) * | 1994-08-22 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| FR2740262A1 (fr) * | 1995-10-20 | 1997-04-25 | Thomson Csf | Transistor a effet de champ et procede de realisation |
| KR100753312B1 (ko) * | 2000-11-03 | 2007-08-29 | 킴벌리-클라크 월드와이드, 인크. | 증가된 마찰 계수를 갖는 훅 및 루프 체결구 |
| US8461633B2 (en) | 2010-10-22 | 2013-06-11 | Samsung Display Co., Ltd. | Thin film transistor and manufacturing method thereof |
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