JP4102724B2 - Ｍｅｓｆｅｔおよびその製造方法 - Google Patents

Description

この発明はＭＥＳＦＥＴ（MEtal-Semiconductor Field Effect Transistor；金属−半導体型電界効果トランジスタ）およびその製造方法に関する。ＭＥＳＦＥＴは、典型的にはＨＦＥＴ（Heterostructure Field Effect Transistor；ヘテロ構造電界効果トランジスタ）である。

従来、ＭＥＳＦＥＴの一種として、図６に示すような断面構造を有するＨＦＥＴが知られている（例えば、非特許文献１参照。）。このＨＦＥＴでは、サファイア基板２１の上に、厚さ２０ｎｍのアンドープＡｌＮからなるバッファ層２２、厚さ３μｍのアンドープＧａＮからなるチャネル層２３、厚さ２５ｎｍのアンドープＡｌ_0.3Ｇａ_0.7Ｎからなるバリア層（兼ショットキ層）２４が順次形成され、その上に、Ｔｉ／Ａｌ／Ｎｉ／Ａｕソースオーミック電極２５、Ｐｔ／Ａｕゲートショットキ電極２６、および、Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレインオーミック電極２７が形成されている。このＨＦＥＴはチャネル層２３の材料に着目してＧａＮ系ＨＦＥＴと呼ばれる。この従来のＧａＮ系ＨＦＥＴでは、これらソースオーミック電極とゲートショットキ電極とドレインオーミック電極がバリア層（兼ショットキ層）２４上の同一平面上に並んでいる(コプレーナ（coplanar）構造)。

ＧａＮ材料自体では電子の最高速度が２．９×１０⁷ｃｍ／ｓと非常に速いので、ＧａＮ系ＨＦＥＴにおけるゲート電極の下の有効電子速度も速いことが期待される。しかし、実際には、従来のＧａＮ系ＨＦＥＴではゲート電極の下の有効電子速度がこの最高速度に比較して非常に遅い。このため、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が低く、性能が悪くなってしまう。その理由は以下の通りである。

例えば、ＧａＮ系ではなく、通常のＧａＡｓ系ＨＦＥＴの場合には、ドレイン印加電圧がある程度高くなればドレイン電流が飽和する。電流が飽和する主な理由は、チャネルにある電子の速度が飽和するからである。すなわち、ドレイン電流が飽和した時チャネル内にある電子の速度は、ＧａＡｓ中の電子の最高速度である１．７×１０⁷ｃｍ／ｓに達する。

ＧａＮ系ＨＦＥＴの場合にも同様に、ドレイン印加電圧がある程度高くなればドレイン電流が飽和する。しかし、ＧａＮ系の場合に電流が飽和する主な理由は、ＧａＡｓ系とは異なり、ドレイン電圧によってチャネルのドレイン側が空乏化しピンチオフすることである。このドレイン電圧によるピンチオフを以下では「セルフピンチオフ」と呼ぶ。セルフピンチオフが原因でゲート下のチャネルにある電子が最高速度まで達することが出来ずに、有効電子速度が遅くなる。従って、従来のＧａＮ系ＨＦＥＴはＤＣ（直流）性能およびＲＦ（高周波）性能がＧａＡｓ系ＨＦＥＴに比較して悪かった。

従来のＧａＮ系ＨＦＥＴにおいて、セルフピンチオフを防ぐためには、チャネルの上のバリア層であるＡｌＧａＮ層２４を厚くしてピンチオフ電圧Ｖｐをより高くすればよい。しかし、従来の構造では、この層の厚さｄが厚すぎると短チャネル効果が発生してデバイスの性能が悪くなるので、あまり厚くできない。短チャネル効果が発生しないためには下記のよく知られている条件を満たす必要がある。
ｄ＜Ｌｇ／π …（１）
ここでＬｇはゲート長である。この式（１）から分かるように、ＡｌＧａＮバリア層２４の厚さｄに対するゲートショットキ電極２６の長さＬｇの比がπ以下になれば、短チャネル効果が発生する。短チャネル効果が発生すれば、ＨＦＥＴのチャネル荷電はゲート印加電圧で制御できにくくなる。
エス・シー・ビナーリ（S.C.Binari）ら著、「ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタにおけるトラップ効果およびマイクロ波パワー性能（Trapping Effects and Microwave Power Performance in AlGaN/GaN HEMTs）、アイ・トリプルイー・トランスアクション・エレクトロン・デバイセズ（IEEE Transaction Electron Devices）、２００１年、ｖｏｌ.４８、ｎｏ.３、ｐ.４６５−４７１

そこで、この発明の課題は、短チャネル効果が抑制され、かつピンチオフ電圧（Ｖｐ）が高い高性能のＭＥＳＦＥＴおよびその製造方法を提供することにある。

上記課題を解決するため、この発明のＭＥＳＦＥＴは、
基板の上にチャネル層を最上層として含む第１半導体層を備え、上記第１半導体層の上に上記チャネル層とは組成が異なる第２半導体層を備え、上記第２半導体層の上にソースオーミック電極、ゲートショットキ電極、およびドレインオーミック電極を備えたＭＥＳＦＥＴにおいて、
上記第２半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に挟まれた部分は、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分よりも厚い半導体リッジ部を構成しており、
上記ＭＥＳＦＥＴのゲート長をＬｇ、上記第２半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に相当する部分の厚さをｄ１、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分の厚さをｄ２とするとき、
π×ｄ１ ＞ Ｌｇ ＞ π×ｄ２
なる条件を満たすことを特徴とする。

この発明のＭＥＳＦＥＴでは、上記第２半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に挟まれた部分は、上記第２半導体層のうち上記ゲートショットキ電極の両外側（すなわちソース側とドレイン側）に相当する部分よりも厚い半導体リッジ部を構成している。これをゲートリッジ（Gate Ridge）構造と呼ぶ。

このゲートリッジ構造によって、ゲート容量Ｃｇが従来のＭＥＳＦＥＴより小さくなり、ピンチオフ電圧Ｖｐが高くなる。ピンチオフ電圧Ｖｐが高いので、より高いソース・ドレイン間電圧が印加されてもセルフピンチオフ効果が発生せず、チャネルの電界がより高くなって、有効電子速度が速くなる。有効電子速度が速くなれば、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が高くなる。

また、ゲート印加電圧によるゲート電界が主に半導体リッジ部の中に閉じ込められるので、短チャネル効果が発生しない。ゲート電界が閉じ込められる理由は、半導体リッジ部の誘電率とその両外側に存在する空気の誘電率との差が大きいことによる。

このように、ゲートリッジ構造を用いることによって、短チャネル効果を抑えながらＭＥＳＦＥＴのピンチオフ電圧（Ｖｐ）を高めることができる。したがって、高性能が得られる。

また、このＭＥＳＦＥＴは、
Ｌｇ ＞ π×ｄ２ …（２）
なる条件を満たすので、短チャネル効果の発生が確実に防止される。しかも、
π×ｄ１ ＞ Ｌｇ …（３）
なる条件を満たすので、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が高くなり、さらに高性能になる。

一実施形態のＭＥＳＦＥＴは、上記チャネル層と上記第２半導体層との界面がヘテロ接合を形成していることを特徴とする。

この一実施形態のＭＥＳＦＥＴは、ＨＦＥＴ（へテロ構造電界効果トランジスタ）を構成することができる。

一実施形態のＭＥＳＦＥＴは、上記第２半導体層が、上記ソースオーミック電極の直下から上記ドレインオーミック電極の直下まで延在するバリア層と、このバリア層と組成が異なり、上記半導体リッジ部をなすように上記ゲートショットキ電極の直下のみに設けられたショットキ層との２層からなることを特徴とする。

この一実施形態のＭＥＳＦＥＴによれば、バリア層とショットキ層とがそれぞれ最適の材料で構成され得る。したがって、上記ソースオーミック電極やドレインオーミック電極と上記バリア層との間のコンタクト抵抗を低くできる。

一実施形態のＭＥＳＦＥＴは、上記半導体リッジ部のゲート長方向の寸法は上記ゲートショットキ電極長と同じであるか、又はゲートショットキ電極長より短いことを特徴とする。

この一実施形態のＭＥＳＦＥＴでは、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が高くなり、高性能になる。

一実施形態のＭＥＳＦＥＴでは、上記チャネル層を含む第１半導体層の材料がIII−Ｎ半導体であるのが望ましい。

一実施形態のＭＥＳＦＥＴでは、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分に、上記半導体リッジ部とは離間して別の半導体リッジ部を有することを特徴とする。

なお、上記「別の半導体リッジ部」はゲートショットキ電極が乗らないものである。

この一実施形態のＭＥＳＦＥＴでは、上記「別の半導体リッジ部」がパシベーション効果を奏する。したがって、上記ゲートショットキ電極の両外側に相当する部分が全域薄厚である場合に比して、素子が安定に動作し、信頼性が高まる。

この発明のＭＥＳＦＥＴの製造方法は、
基板の上にチャネル層を最上層として含む第１半導体層を備え、上記第１半導体層の上に上記チャネル層とは組成が異なる第２半導体層を備え、上記第２半導体層の上にソースオーミック電極、ゲートショットキ電極、およびドレインオーミック電極を備え、上記第２半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に挟まれた部分は、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分よりも厚い半導体リッジ部を構成しているＭＥＳＦＥＴを製造するＭＥＳＦＥＴの製造方法であって、
上記第２半導体層として、上記チャネル層に接するバリア層と、このバリア層と選択的にエッチング可能な材料からなるショットキ層との２層を形成し、
上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分をエッチングして薄くする工程で、上記バリア層をエッチストッパ層として上記ショットキ層を除去することを特徴とする。

この一実施形態のＭＥＳＦＥＴの製造方法では、上記バリア層をエッチストッパ層として用いるので、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分をエッチングして薄くする工程で、工程管理が容易になる。

以下、この発明を図示の実施の形態により詳細に説明する。

（実施の形態１）
図１は本発明のＭＥＳＦＥＴの一実施形態であるＡｌＧａＮ／ＧａＮ系ＨＦＥＴの断面構造を示している。

このＨＦＥＴは、サファイア基板１１上に第１半導体層として、厚さ５０ｎｍのアンドープＡｌＮバッファ層１２と、厚さ２μｍのアンドープＧａＮチャネル層１３とを、この順に備えている。さらに、このチャネル層１３上に、第２半導体層として、最厚部で厚さ５０ｎｍのアンドープＡｌ_0.2Ｇａ_0.8Ｎ層１９を備えている。この第２半導体層１９には、表面側から深さ３０ｎｍの凹部２０ａ，２０ｂ，２０ｃ，２０ｄが形成され、この結果、これらの凹部の底に相当する部分（厚さ２０ｎｍ）１４に比して相対的に３０ｎｍだけ厚くなった半導体リッジ部１９ａ，１５，１９ｂが形成されている。中央の半導体リッジ部１５上にはＷＮ／Ａｕゲートショットキ電極１７が形成されている。また、両端の凹部２０ａ，２０ｄの底にはそれぞれＴｉ／Ａｌ／Ｐｔ／Ａｕソースオーミック電極１６，Ｔｉ／Ａｌ／Ｐｔ／Ａｕドレインオーミック電極１８が形成されている。

この例では、機能面から、第２半導体層１９のうちソースオーミック電極１６直下からドレインオーミック電極１８直下まで延在する厚さ２０ｎｍの層状部分をアンドープＡｌ_0.2Ｇａ_0.8Ｎバリア層（符号１４を用いる。）と呼ぶ。また、中央の半導体リッジ部１５をショットキ層（符号１５を用いる。）と呼ぶ。バリア層１４とショットキ層１５とは同じ組成（アンドープＡｌ_0.2Ｇａ_0.8Ｎ）であり、実質的には連続した一つの層からなっている。このＨＦＥＴをチャネル層１３、バリア層１４の材料に着目して適宜ＡｌＧａＮ／ＧａＮ系ＨＦＥＴと呼ぶ。

このＨＦＥＴの製造方法は概略以下のとおりである。

サファイア基板１１上に、厚さ５０ｎｍのアンドープＡｌＮバッファ層１２と、厚さ２μｍのアンドープＧａＮチャネル層１３と、厚さ５０ｎｍのアンドープＡｌ_0.2Ｇａ_0.8Ｎ第２半導体層１９（バリア層１４およびショットキ層１５の材料となる。）とを、それぞれ実質的に均一な厚さでこの順に成長する。結晶成長方法としてはＭＢＥ(Molecular Beam Epitaxy；分子線エピタキシャル成長)又はＭＯＣＶＤ(Metal Oraganic Chemical Vapor Deposition；有機金属化学気相成長)が有効である。

次に、最も上の第２半導体層１９のうちソース電極とドレイン電極を形成すべき領域にそれぞれ、表面側から深さ３０ｎｍの凹部２０ａ，２０ｄを所定のパターン寸法をもつように形成する。この凹部２０ａ，２０ｄの形成にはウェットエッチング又はドライエッチングを用いることができる。凹部２０ａ，２０ｄの底、つまりバリア層１４上に、それぞれＴｉ／Ａｌ／Ｐｔ／Ａｕソースオーミック電極１６，Ｔｉ／Ａｌ／Ｐｔ／Ａｕドレインオーミック電極１８を形成して、コンタクト抵抗が低くなるよう熱処理する。ソース電極１６とドレイン電極１８を薄厚のバリア層１４上に設けているので、コンタクト抵抗を低くすることができる。

次に、ゲートショットキ電極１７を所定のゲート長を持つように形成する。

最後に、ゲートショットキ電極１７をマスクとして使って、第２半導体層１９のうちゲートショットキ電極１７の両外側に相当する部分２０ｂ，２０ｃを、表面側から深さ３０ｎｍだけドライエッチングして薄くして、ゲートショットキ電極１７の直下に半導体リッジ部１５を形成する。このようにすればゲートショットキ電極１７に対して半導体リッジ部１５がセルフアライン(self-aligned)に形成される。したがって、作製された素子の寸法精度が高まる。これにより、素子が安定に動作し、信頼性が高まる。

また、半導体リッジ部１５の形成と同時に、凹部２０ａ，２０ｂ間に半導体リッジ部１９ａが形成され、凹部２０ｃ，２０ｄ間に半導体リッジ部１９ｂが形成される。これらの半導体リッジ部１９ａ，１９ｂ上には、ゲートショットキ電極が設けられることはない。これらの半導体リッジ部１９ａ，１９ｂは、特にソース-ドレイン間のゲート電圧によって制御されない部分に対して、パシベーション効果を奏する。したがって、第２半導体層１９のうちゲートショットキ電極１７の両外側に相当する部分が全域薄厚である場合に比して、素子が安定に動作し、信頼性が高まる。

図２は上記ＨＦＥＴのゲートリッジ構造、つまり半導体リッジ部１５とその近傍を拡大して示している。

ゲートショットキ電極１７の下部１７ｂは一定のゲート長Ｌｇ（＝０．１５μｍ）を有している。なお、ゲート長Ｌｇは、ゲート電極１７と半導体リッジ部１５とが接触する範囲で定められる。ゲートショットキ電極１７の上部１７ａは丸い形状になっている。

半導体リッジ部１５のゲート長方向の長さはゲート電極長Ｌｇと同じで、０．１５μｍになっている。バリア層１４とショットキ層１５の厚さの和、すなわちゲート電極１７からＧａＮ層１３までの距離ｄ１は５０ｎｍである。バリア層１４の厚さｄ２は２０ｎｍである。

このゲートリッジ構造によって、ゲート容量Ｃｇが従来のＭＥＳＦＥＴより小さくなり、ピンチオフ電圧Ｖｐが高くなる。ピンチオフ電圧Ｖｐが高いので、より高いソース・ドレイン間電圧が印加されてもセルフピンチオフ効果が発生せず、チャネルの電界がより高くなって、有効電子速度が速くなる。有効電子速度が速くなれば、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が高くなる。

また、図２中に示すように、ゲート印加電圧によるゲート電界（電界の向きを矢印４１０で示す。）が主に半導体リッジ部１５の中に閉じ込められるので、短チャネル効果が発生しない。ゲート電界が閉じ込められる理由は、半導体リッジ部１５の誘電率とその両外側２０ｂ，２０ｃに存在する空気の誘電率との差が大きいことによる。

具体的には、この例では、Ｌｇ＝０．１５μｍ、ｄ２＝２０ｎｍであるから、
Ｌｇ ＞ π×ｄ２ …（２）
なる条件を満たす。したがって、短チャネル効果の発生が確実に防止される。しかも、この例では、ｄ１＝５０ｎｍであるから、
π×ｄ１ ＞ Ｌｇ …（３）
なる条件を満たす。したがって、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が高くなり、さらに高性能になる。なお、この式（３）の条件を満たさない場合はゲートリッジ構造が無くても短チャネル効果が起こらない。

このように、ゲートリッジ構造を用いることによって、短チャネル効果を抑えながらＭＥＳＦＥＴのピンチオフ電圧（Ｖｐ）を高めることができる。したがって、高性能が得られる。

半導体リッジ部１５がＳｉＮのような絶縁膜によって覆われていてもよい。この場合にも、半導体リッジ部１５の誘電率とＳｉＮの誘電率との差がまだ十分大きいので、ゲート電界が有効に半導体リッジ部１５内に閉じ込められる。したがって、短チャネル効果の発生が防止される。

ＨＦＥＴの動作電流密度が低い場合はチャネルのシート荷電濃度（sheet charge density)が低くて、Ｖｐが比較的に低い。このような場合はＶｐを高める必要性が特にあって、本発明が特に有効である。たとえば、図１のようなＡｌＧａＮ／ＧａＮ系ＨＦＥＴの場合は、ＡｌＧａＮ層１４のＡｌ混晶比が少ないとチャネルのシート荷電濃度が低くて、本発明が特に有効である。更に、ＡｌＧａＮ層１４のＡｌ混晶比が少ないと結晶のストレーン（歪）が低いので、品質が良くて厚いＡｌＧａＮ層を容易に成長できる。

本発明のＨＦＥＴはデバイスの動作電圧が高くて、かつ動作電流密度が低い状態なら最も有効である。この理由でＡｌＧａＮ／ＧａＮ系ＨＦＥＴの場合はＡｌＧａＮ層のＡｌ混晶比が０．２以下なら本発明が特に有効であって、Ａｌ混晶比が０．１５以下なら本発明が最も有効である。Ａｌ混晶比が低すぎるとチャネルのシート荷電濃度（sheet charge density)が低くなり、電子の移動度低くなる。このため、Ａｌ混晶比は０．０５以上であるのが好ましい。

図５は本発明のＡｌＧａＮ／ＧａＮ系ＨＦＥＴにおけるｆＴ対ｄ１についての計算結果を表している。既述のように、ｆＴは電流利得遮断周波数であり、ｄ１はゲート電極１７からＧａＮチャネル層１３までの距離である。ゲート長Ｌｇは０．１５μｍとしている。従来のＨＦＥＴ（同様にＬｇ＝０．１５μｍとする。）の場合は、最も上のＡｌＧａＮ層の厚みが４７．７ｎｍ以上なら短チャネル効果が発生するので、図中に示すようにＡｌＧａＮ層の厚みは４７．７ｎｍが限界である。そのため、従来のＨＦＥＴのｆＴの限界は２４０ＧＨｚである。一方、本発明のＨＦＥＴでは、ｄ１＝８０ｎｍというように厚くなっても問題なく動作し、ｆＴは２９０ＧＨｚ以上にも達する。

（実施の形態２）
図３は本発明のＭＥＳＦＥＴの別の実施形態であるＡｌＧａＮ／ＧａＮ系ＨＦＥＴの断面構造を示している。

このＨＦＥＴは、サファイア基板５１上に第１半導体層として、厚さ５０ｎｍのアンドープＡｌＮバッファ層５２と、厚さ２μｍのアンドープＧａＮチャネル層５３とを、この順に備えている。さらに、このチャネル層５３上に、第２半導体層として、厚さ１０ｎｍのアンドープＡｌＮバリア層５４と、半導体リッジ部をなす厚さ４０ｎｍのアンドープＡｌ_0.2Ｇａ_0.8Ｎショットキ層５５を備えている。半導体リッジ部（ショットキ層）５５上にはＷＮ／Ａｕゲートショットキ電極５７が形成されている。また、バリア層５４の表面には、半導体リッジ部５５から両側に離間した位置に、それぞれＴｉ／Ａｌ／Ｐｔ／Ａｕソースオーミック電極５６，Ｔｉ／Ａｌ／Ｐｔ／Ａｕドレインオーミック電極５８が形成されている。

この実施形態のＨＦＥＴが図１のＨＦＥＴと異なるのは、主に、バリア層５４とショットキ層５５とを組成が異なる半導体層で形成している点、また、半導体リッジ部（ショットキ層）５５をゲート直下のみに設けている点である。

この実施形態のＨＦＥＴでは、図１のＨＦＥＴと同様に、半導体リッジ部５５のゲート長方向の長さはゲート電極長Ｌｇと同じで、０．１５μｍになっている。チャネルの位置はＡｌＮ層５４とＧａＮ層５３の界面の近くで、ＧａＮ層５３側にある。ｄ１の距離はゲートリッジ層５５の厚さとＡｌＮ層５４の厚さを足した距離である。（つまり、ｄ１＝４０ｎｍ＋１０ｎｍ＝５０ｎｍ）。ｄ２の距離はＡｌＮ層５４の厚さ（１０ｎｍ）と同じである。

このＨＦＥＴを製造する場合、図１のＨＦＥＴを作製する場合と同様に、チャネル層５３までを形成する。チャネル層５３上に、第２半導体層として、厚さ１０ｎｍのアンドープＡｌＮ層５４と、厚さ４０ｎｍのアンドープＡｌ_0.2Ｇａ_0.8Ｎ層５５とを順次実質的に均一な厚さで堆積し、ゲートショットキ電極５７を形成した後、半導体リッジ部を形成するためにＡｌ_0.2Ｇａ_0.8Ｎ層５５のうちゲートショットキ電極５７の両外側に相当する部分をエッチングして除去する。このとき、ＡｌＮ層５４は選択エッチングプロセスのためのエッチングストッパ層(etch-stopper layer)として働く。したがって、工程管理が容易になる。その後、バリア層５４の表面で、半導体リッジ部５５から両側に離間した位置に、それぞれＴｉ／Ａｌ／Ｐｔ／Ａｕソースオーミック電極５６，Ｔｉ／Ａｌ／Ｐｔ／Ａｕドレインオーミック電極５８を形成する。

このようにすればゲートショットキ電極５７に対して半導体リッジ部５５がセルフアライン(self-aligned)に形成される。したがって、作製された素子の寸法精度が高まる。これにより、素子が安定に動作し、信頼性が高まる。また、オーミック電極５６，５８の直下にＡｌＧａＮが残らないので、コンタクト抵抗を低くできる。

この実施形態のＨＦＥＴでは、図１のＨＦＥＴと同様に、ゲートリッジ構造によってゲート容量Ｃｇが従来のＭＥＳＦＥＴより小さくなり、ピンチオフ電圧Ｖｐが高くなる。ピンチオフ電圧Ｖｐが高いので、より高いソース・ドレイン間電圧が印加されてもセルフピンチオフ効果が発生せず、チャネルの電界がより高くなって、有効電子速度が速くなる。有効電子速度が速くなれば、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が高くなる。また、ゲート印加電圧によるゲート電界が主に半導体リッジ部の中に閉じ込められるので、短チャネル効果が発生しない。したがって、短チャネル効果を抑えながらＭＥＳＦＥＴのピンチオフ電圧（Ｖｐ）を高めることができ、高性能が得られる。

（実施の形態３）
図４は本発明のＭＥＳＦＥＴのさらに別の実施形態であるＡｌＧａＮ／ＧａＮ系ＨＦＥＴの断面構造を示している。

このＨＦＥＴは、サファイア基板６１上に第１半導体層として、厚さ５０ｎｍのアンドープＡｌＮバッファ層６２と、厚さ２μｍのアンドープＧａＮチャネル層６３とを、この順に備えている。さらに、このチャネル層６３上に、第２半導体層６９として、厚さ４０ｎｍのアンドープＡｌ_0.15Ｇａ_0.85Ｎバリア層６４と、半導体リッジ部をなす厚さ２０ｎｍのアンドープＡｌ_0.15Ｇａ_0.85Ｎショットキ層６５とを備えている。図１のＨＦＥＴにおけるのと同様に、バリア層６４とショットキ層６５とは同じ組成（アンドープＡｌ_0.2Ｇａ_0.8Ｎ）であり、実質的には連続した一つの層からなっている。半導体リッジ部（ショットキ層）６５上にはＰｔ／Ａｕゲートショットキ電極６７が形成されている。また、バリア層６４の表面には、半導体リッジ部６５から両側に離間した位置に、それぞれＴｉ／Ａｌ／Ｐｔ／Ａｕソースオーミック電極６６，Ｔｉ／Ａｌ／Ｐｔ／Ａｕドレインオーミック電極６８が形成されている。バリア層６４のうち電極６６，６８が設けられていない領域はＳｉＮパシベーション膜７０で覆われている。

この実施形態のＨＦＥＴが図１のＨＦＥＴと異なるのは、主に、ゲートショットキ電極６７を上部６７ａと下部６７ｂからなる断面Ｔ字状に形成している点、また、半導体リッジ部（ショットキ層）５５をゲート直下のみに設けている点である。

この実施形態のＨＦＥＴでは、半導体リッジ部６５のゲート長方向の長さはゲートショットキ電極６７の下部６７ｂの長さより短いので、この場合は「ゲート長」が半導体リッジ部６５の長さと同じになる。ゲート長Ｌｇは０．１５μｍである。ｄ１の距離は６０ｎｍ、ｄ２の距離は４０ｎｍである。

半導体の表面にはＳｉＮからなるパシベーション膜７０が付いているが、ＳｉＮの誘電率はＡｌＧａＮからなる半導体リッジ部６５の誘電率よりかなり低いので、ゲート電界が有効に半導体リッジ部６５内に閉じ込められる。したがって、短チャネル効果の発生が防止される。

このＨＦＥＴの製造方法は概略下記のとおりである。

サファイア基板６１に、厚さ５０ｎｍのアンドープＡｌＮバッファ層６２と、厚さ２μｍのアンドープＧａＮチャネル層６３と、厚さ６０ｎｍのアンドープＡｌ_0.2Ｇａ_0.8Ｎ第２半導体層６９（バリア層６４およびショットキ層６５の材料となる。）とを、それぞれ実質的に均一な厚さでこの順に成長する。結晶成長方法としてはＭＢＥ(Molecular Beam Epitaxy；分子線エピタキシャル成長)又はＭＯＣＶＤ(Metal Oraganic Chemical Vapor Deposition；有機金属化学気相成長)が有効である。

次に、最も上の第２半導体層６９のうち中央部を残してその両側を表面側から深さ２０ｎｍだけエッチングして、半導体リッジ部（ショットキ層）６５を形成する。この半導体リッジ部６５の形成にはウェットエッチング又はドライエッチングを用いることができる。

次に、半導体リッジ部６５の直上に、公知の手法により断面Ｔ字状のＰｔ／Ａｕゲートショットキ電極６７を形成する。このとき、ゲート長方向に関して、ゲートショットキ電極６７の下部６７ｂの寸法は半導体リッジ部６５の寸法よりも大きくする。ゲート電極６７の寸法が半導体リッジ部６５の寸法より大きいのでアライメントが容易である。

次に、バリア層１４の表面で、半導体リッジ部６５から離間した両側の位置に、ソース電極６６とドレイン電極６８を形成する。そして、コンタクト抵抗が低くなるように熱処理する。

次に、ＳｉＮパシベーション膜７０を全域に形成して、ＳｉＮ膜７０のうち各電極６６，６７，６８上に存する部分をエッチングして除去する。

なお、本実施形態では半導体リッジ部６５を形成後、その上にゲートショットキ電極６７を形成したが、これに限られるものではない。第２半導体層６９を加工する前にゲートショットキ電極６７をパターン加工して、そのゲートショットキ電極６７をマスクとして使って第２半導体層６９をウェットエッチングして、半導体リッジ部６５を形成してもよい。ウエットエッチングの際に、半導体リッジ部６５の長さがゲートショットキ電極６７の長さより短くなる。

この実施形態のＨＦＥＴでは、図１のＨＦＥＴと同様に、ゲートリッジ構造によってゲート容量Ｃｇが従来のＭＥＳＦＥＴより小さくなり、ピンチオフ電圧Ｖｐが高くなる。ピンチオフ電圧Ｖｐが高いので、より高いソース・ドレイン間電圧が印加されてもセルフピンチオフ効果が発生せず、チャネルの電界がより高くなって、有効電子速度が速くなる。有効電子速度が速くなれば、ＨＦＥＴの電流利得遮断周波数（ｆＴ）が高くなる。また、ゲート印加電圧によるゲート電界が主に半導体リッジ部の中に閉じ込められるので、短チャネル効果が発生しない。したがって、短チャネル効果を抑えながらＭＥＳＦＥＴのピンチオフ電圧（Ｖｐ）を高めることができ、高性能が得られる。

上記の各実施形態は半導体リッジ部をエッチングで形成したが、エッチング以外の方法も可能である。例えば、結晶の再成長で半導体リッジ部（ゲートリッジ）を形成するのも可能である。

本発明はIII−Ｎ系（ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮ、等）のＨＦＥＴに特に有効である。しかし、これ以外のＦＥＴ（例えば、III−Ｎ系のホモジャンクションＭＥＳＦＥＴ、III−Ａｓ系のＦＥＴ，III−Ｐ系のＦＥＴ）にもある程度有効である。

この発明の一実施形態のＭＥＳＦＥＴの構造を示す図である。 図１のＭＥＳＦＥＴにおいて半導体リッジ部にゲート電界が閉じ込める効果を模式的に示す図である。 この発明の別の実施形態のＭＥＳＦＥＴの構造を示す図である。 この発明のさらに別の実施形態のＭＥＳＦＥＴの構造を示す図である。 図１のＭＥＳＦＥＴにおける、ゲート長Ｌｇ＝０．１５μｍの場合の、電流利得遮断周波数ｆＴとゲート電極からチャネル層までの距離ｄ１との関係を示す図である。 従来のＧａＮ系ＨＦＥＴの構造を示す図である。

符号の説明

１１，５１，６１ サファイア基板
１２，５２，６２ アンドープＡｌＮバッファ層
１３，５３，６３ アンドープＧａＮチャネル層
１４ アンドープＡｌ_0.2Ｇａ_0.8Ｎバリア層
１５ アンドープＡｌ_0.2Ｇａ_0.8Ｎショットキ層
１７，５７ ＷＮ／Ａｕゲートショットキ電極
５４ アンドープＡｌＮバリア層
５５ アンドープＡｌ_0.2Ｇａ_0.8Ｎショットキ層
６４ アンドープＡｌ_0.15Ｇａ_0.85Ｎバリア層
６５ アンドープＡｌ_0.15Ｇａ_0.85Ｎショットキ層
６７ Ｐｔ／Ａｕゲートショットキ電極

Claims (6)

1. 基板の上にチャネル層を最上層として含む第１半導体層を備え、上記第１半導体層の上に上記チャネル層とは組成が異なる第２半導体層を備え、上記第２半導体層の上にソースオーミック電極、ゲートショットキ電極、およびドレインオーミック電極を備えたＭＥＳＦＥＴにおいて、
   上記第２半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に挟まれた部分は、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分よりも厚い半導体リッジ部を構成しており、
   上記ＭＥＳＦＥＴのゲート長をＬｇ、上記第２半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に相当する部分の厚さをｄ１、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分の厚さをｄ２とするとき、
   π×ｄ１ ＞ Ｌｇ ＞ π×ｄ２
   なる条件を満たすことを特徴とするＭＥＳＦＥＴ。
2. 請求項１に記載のＭＥＳＦＥＴにおいて、
   上記チャネル層と上記第２半導体層との界面がヘテロ接合を形成していることを特徴とするＭＥＳＦＥＴ。
3. 請求項１に記載のＭＥＳＦＥＴにおいて、
   上記第２半導体層が、上記ソースオーミック電極の直下から上記ドレインオーミック電極の直下まで延在するバリア層と、このバリア層と組成が異なり、上記半導体リッジ部をなすように上記ゲートショットキ電極の直下のみに設けられたショットキ層との２層からなることを特徴とするＭＥＳＦＥＴ。
4. 請求項１に記載のＭＥＳＦＥＴにおいて、
   上記半導体リッジ部のゲート長方向の寸法は上記ゲートショットキ電極長と同じであるか、又はゲートショットキ電極長より短いことを特徴とするＭＥＳＦＥＴ。
5. 請求項１に記載のＭＥＳＦＥＴにおいて、
   上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分に、上記半導体リッジ部とは離間して別の半導体リッジ部を有することを特徴とするＭＥＳＦＥＴ。
6. 基板の上にチャネル層を最上層として含む第１半導体層を備え、上記第１半導体層の上に上記チャネル層とは組成が異なる第２半導体層を備え、上記第２半導体層の上にソースオーミック電極、ゲートショットキ電極、およびドレインオーミック電極を備え、上記第２半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に挟まれた部分は、上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分よりも厚い半導体リッジ部を構成しているＭＥＳＦＥＴを製造するＭＥＳＦＥＴの製造方法であって、
   上記第２半導体層として、上記チャネル層に接するバリア層と、このバリア層と選択的にエッチング可能な材料からなるショットキ層との２層を形成し、
   上記第２半導体層のうち上記ゲートショットキ電極の両外側に相当する部分をエッチングして薄くする工程で、上記バリア層をエッチストッパ層として上記ショットキ層を除去することを特徴とするＭＥＳＦＥＴの製造方法。

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