KR20220013870A - 고전자 이동도 트랜지스터 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에서는 고선형 고주파 HEMT 소자 제조 방법을 제공한다. 서로 다른 문턱전압과 트랜스컨덕턴스 최대치를 가지는 게이트 전극들을 형성하고 이를 멀티-핑거 구조로 하나의 고선형 고주파 HEMT 소자를 제작한다. 서로 다른 문턱전압과 트랜스컨덕턴스들을 획득하기 위해서 베리어층을 서로 다른 깊이로 식각하고 식각된 부분에 게이트 유전막 및 게이트 전극을 형성한다. 이렇게 제작된 HEMT 소자는 다양한 문턱전압과 트랜스컨덕턴스를 가지며 트랜스컨덕턴스들의 중첩으로 인하여 트랜스컨덕턴스의 최대치 보다 높은 게이트 전압에서도 급격하게 감소하지 않고 높은 수치를 유지할 수 있다. 이를 통하여 고주파 동작시 3차 고조파의 발생을 억제하여 고선형 고주파 동작이 가능하다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)에 관한 것이다.
고 전자 이동도 트랜지스터(High-Electron-Mobility Transistor: HEMT)는 서로 다른 에너지 밴드갭(Band-Gap)을 가지는 이종 반도체의 접합 시 밴드갭 차이에서 오는 밴드-단절(Band-Discontinuity)과 분극(polarization)에 의해서 이종 접합 계면에 2DEG(2 Dimensional Electron Gas)가 발생한다.
소스와 드레인 전극 사이의 전자 이동은 2DEG층을 통해서 이루어지며, 게이트 전극에 인가되는 바이어스 전압에 의해서 제어된다.
종래 보고에 따르면, 고주파 소자는 문턱 전압 이상으로 게이트 전압이 증가함에 따라서 트랜스컨덕턴스(transconductance)가 증가하여 최고치를 보인 후 계속적으로 게이트 전압이 증가하면 트랜스컨덕턴스는 감소하게 된다.
그러나, 고주파 소자의 트랜스컨덕턴스가 최대치를 보이고 급격히 감소하지 않고 높은 수준을 유지하는 범위가 넓을수록 고주파 동작시 3차 고조파의 발생이 적어 소자의 선형성이 높아진다. 이를 위해서 서로 다른 문턱전압을 가지는 반도체 소자를 병렬 연결하여 각 반도체 소자에서 획득된 트랜스컨덕턴스의 중첩을 통하여 소자의 선형성을 개선한 보고가 있었다.
또한, 종래 보고에 따르면 HEMT 소자의 문턱 전압은 2DEG의 농도가 낮을수록 높아지며, 2DEG의 농도는 베리어층(barrier layer)의 두께가 얇아질수록 감소한다. 따라서, 베리어층의 두께 조절을 통해 2DEG의 농도와 문턱 전압의 조절이 가능하다.
고주파 소자로 사용되는 HEMT 소자는 게이트 전압이 문턱 전압 이상으로 증가함에 따라서 트랜스컨덕턴스가 증가하여 최대치에 도달하게 되고 게이트 전압이 더욱더 증가하게 되면 트랜스컨덕턴스는 감소한다. 트랜스컨덕턴스가 최대치 이후에 급격하게 감소하게 되면 HEMT 소자의 고주파 동작에 있어서 3차 고조파가 발생하여 고주파 소자의 선형성이 감소하게 된다.
따라서 고주파 소자의 선형성을 높이기 위해서는 트랜스컨덕턴스가 최대치에 도달하고 나서 게이트 전압이 계속적으로 증가할 때 트랜스컨덕턴스가 급격히 감소하지 않고 높은 수준을 오랫동안 유지하도록 하여 고주파 동작시 3차 고조파의 발생을 가능한 억제하여야 한다.
본 발명의 목적은, 고주파 소자의 선형성을 높이기 위해서는 트랜스컨덕턴스가 최대치에 도달하고 나서 게이트 전압이 계속적으로 증가할 때 트랜스컨덕턴스가 급격히 감소하지 않고 높은 수준을 오랫동안 유지할 수 있는 구조를 갖는 고전자 이동도 트랜지스터 소자 및 그 제조 방법을 제공하는 데 있다.
고주파 소자로 사용되는 HEMT 소자는 게이트 전압이 문턱전압 이상으로 증가함에 따라서 트랜스컨덕턴스가 증가하여 최대치에 도달하게 되고 게이트 전압이 더욱더 증가하게 되면 트랜스컨덕턴스는 감소한다. 트랜스컨덕턴스가 최대치 이후에 급격하게 감소하게 되면 HEMT 소자의 고주파 동작에 있어서 3차 고조파가 발생하여 고주파 소자의 선형성이 감소하게 된다.
따라서 고주파 소자의 선형성을 높이기 위해서는 트랜스컨덕턴스가 최대치에 도달하고 나서 게이트 전압이 계속적으로 증가할 때 트랜스컨덕턴스가 급격히 감소하지 않고 높은 수준을 오랫동안 유지하도록 하여 고주파 동작시 3차 고조파의 발생을 가능한 억제하여야 한다.
이를 획득하기 위해서 각 게이트 전극마다 문턱전압과 트랜스컨덕턴스의 최대치를 보이는 게이트 전압이 서로 다른 HEMT 소자를 제작하고 이를 멀리-핑거 구조로 묶어 하나의 HEMT 소자를 제작한다. 각 게이트 전극에서의 문턱전압과 트랜스컨덕턴스의 최대치를 보이는 게이트 전압을 서로 다르게 하기 위해서 베리어층의 식각 깊이를 게이트 전극마다 다르게 한다. 식각의 깊이가 깊어질수록 2DEG의 농도는 낮아지고 문턱전압과 트랜스컨덕턴스의 최대치를 보이는 게이트 전압은 증가하기 때문이다. 제작된 HEMT 소자에서의 트랜스컨덕턴스는 개별 게이트 전극에서 획득되는 트랜스컨덕턴스의 중첩으로 획득되어 트랜스컨덕턴스가 최대치를 보인 이후에도 급격히 감소하지 않고 넓은 평탄면을 확보할 수 있어 고주파 소자 동작시 선형성을 개선할 수 있다.
본 발명의 전술한 목적 및 그 이외의 목적과 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
상술한 목적을 달성하기 위한 본 발명의 고전자 이동도 트랜지스터 소자는, 기판 상에 배치된 전이층: 상기 전이층 상에 배치된 반도체층: 반도체층 상에 배치된 베리어층: 상기 베리어층을 관통하여 상기 베리어층과 접속하는 다수의 소스 전극들과 다수의 드레인 전극; 상기 베리어층에 서로 다른 깊이로 식각된 게이트 영역에 배치된 게이트 전극; 상기 다수의 소스 전극 및 상기 다수의 드레인 전극 상에 배치된 금속 배선; 및 드레인 전극을 사이에 두고 분리되어 있는 소스 전극들 상에 배치된 상기 금속 배선을 연결하는 에어-브릿지 전극을 포함한다.
HEMT 소자는 반도체층과 베리어층에서 발생하는 분극 및 에너지 밴드갭 차이로 인해 반도체층과 베리어층의 계면 부근에서 자연적으로 2DEG층이 생성된다. 고주파용 HEMT 소자의 문턱전압은 베리어층의 두께와 2DEG의 농도에 의해서 결정된다. 즉, 베리어층의 두께가 얇을수록 2DEG의 농도가 줄어들어 문턱 전압과 트랜스컨덕턴스 최고치를 보이는 게이트 전압은 증가한다.
고주파 소자는 3차 고조파의 발생을 억제하고 선형성이 높은 것이 좋다. 이를 위해서는 트랜스컨덕턴스가 높은 수준을 유지하는 게이트 전압 영역이 넓은 것이 좋다.
따라서 하나의 HEMT 소자에서 다양한 문턱전압을 획득하고 서로 다른 트랜스컨덕턴스 값들을 중첩시키면 트랜스컨덕턴스가 최대치를 보이고 나서 급격히 감소하지 않고 높은 수준을 유지하는 게이트 전압의 범위가 넓어진다.
이를 위해서 게이트 전극이 형성될 부분의 베리어층을 서로 다른 두께로 식각하여 게이트 전극마다 서로 다른 문턱전압과 트랜스컨덕턴스를 가지도록 하고 이를 멀티-핑거 구조로 연결된 하나의 HEMT 소자를 제작하여 고주파용 HEMT 소자의 선형성을 향상시킬 수 있다
도 1은 본 발명의 일 실시예에 따른 고선형 고주파 HEMT 소자를 도시한 단면이다.
도 2a 내지 도 2l은 도 1에 도시한 고선형 고주파 HEMT 소자 제조방법을 순차적으로 나타낸 단면도들이다.
도 2a 내지 도 2l은 도 1에 도시한 고선형 고주파 HEMT 소자 제조방법을 순차적으로 나타낸 단면도들이다.
본 발명은 고 전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 선형성을 개선하는 것으로, 보다 상세하게는 멀티-핑거(Multi-Finger) 구조로 제작된 하나의 HEMT 소자에서 다양한 깊이로 게이트 영역을 리세스(recess) 후 게이트 전극을 형성하여, 다양한 문턱전압을 가지는 HEMT 소자를 제작한다.
이를 통하여 하나의 HEMT 소자는 각 게이트 전극 마다 서로 다른 문턱 전압 및 트랜스컨덕턴스(게이트 전압의 변화량에 따른 드레인 전류의 변화량)를 가지게 되며 전체 HEMT 소자에서의 트랜스컨덕턴스는 각 게이트 전극에서의 트랜스컨덕턴스의 중첩으로 획득된다. 따라서 기존 HEMT 소자 보다 넓은 범위의 트랜스컨덕턴스를 획득하여 소자의 선형성을 개선할 수 있다
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터 소자 및 이의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 고선형 고주파 HEMT 소자의 단면도이다.
도 1을 참조하면, HEMT는 기판(101), 기판(101) 상에 배치된(적층된) 전이층(102), 전이층(102) 상에 배치된(적층된) 반도체층(103), 반도체층(103) 상에 배치된(적층된) 베리어층(104)을 포함하며, 베리어층(104)을 관통하여 베리어층(104)과 접속하는 위치에 배치된 다수의 소스 전극(202)들과 다수의 드레인 전극(203)들을 포함하고, 베리어층(104)에 서로 다른 깊이로 리세스(recess)된(식각된) 게이트 영역에 배치되는 게이트 전극(205)을 포함한다.
이처럼 베리어층(104)에 서로 다른 깊이로 리세스(recess)된(식각된) 게이트 영역에 게이트 전극(205)이 형성됨으로써, 게이트 전극마다 서로 다른 문턱 전압과 트랜스컨덕턴스를 갖도록 설계할 수 있다. 따라서, 서로 다른 문턱 전압과 트랜스컨덕턴스를 중첩시키면, 트랜스컨덕턴스가 최대치를 보이고 나서 급격히 감소하지 않고 높은 수준을 유지하는 게이트 전압의 범위가 넓어어지는 기술적 효과를 달성할 게 된다.
더하여, HEMT는 소스 전극(202) 및 드레인 전극(203)과 접촉하도록 소스 전극(202) 및 드레인 전극(203) 상에 배치된 금속 배선(204), 드레인 전극(203)을 사이에 두고 분리되어 있는 소스 전극(202)들 상에 배치된 금속 배선(204)을 연결하는 에어-브릿지 전극(206), 소자간 격리를 위한 격리구역(401), 격리구역(401)을 덮는 게이트 유전막(301)을 포함하고, 상기 격리 구역(401), 상기 베리어층(104) 및 상기 게이트 전극(205)을 덮는 보호층(302)을 더 포함한다.
이하, 고선형 고주파 HEMT 소자의 제조방법에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2l은 도 1에 도시한 고선형 고주파 HEMT 소자의 제조방법을 나타낸 단면도들이다.
먼저, 도 2a를 참고하면, 기판(101)이 준비된다. 기판(101)의 재질은, 예를 들면, HEMT 소자 제작을 위한 실리콘 카바이드(SiC), 실리콘(Si), 갈륨나이트라이드(GaN), 사파이어(sapphire), 다이아몬드(diamond) 등일 수 있으나, 이에 한정되지 않는다.
기판(101) 상에는 공지의 증착 공정을 통해 전이층(102)이 형성될 수 있다. 증착 공정은, 예를 들면, 기상 증착, 화학적 기상 증착 또는 원자층 증착일 수 있다.
전이층(102)은 기판(101)과 후술할 반도체층(103) 사이의 격자 상수 및 열팽창 계수 차이를 완화시켜 주기 위한 공지의 재질로 이루어진 층일 수 있다. 전이층(102)은 단층 또는 다층 구조로 제공될 수 있다.
전이층(102) 상에는 공지의 증착 공정을 통해 반도체층(103) 접촉하여 형성될 수 있다. 반도체층(103)은 AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs등을 포함하는 III-V족 화합물 반도체일 수 있다. 그러나, 반도체층(103)을 여기에 한정하는 것은 아니며, 반도체층(103) 내부에 2DEG층이 형성될 수 있는 물질이라면 다른 물질층일 수도 있다.
반도체층(103)의 두께는 수십 마이크로미터 이하일 수 있다. 상기 반도체층(103) 내부에 형성되는 2DEG층은 소스 전극(202)과 드레인 전극(203)을 전기적으로 연결하는 층일 수 있다. 반도체층(103)은 도핑되지 않은 층일 수 있지만, 경우에 따라서는 소량의 불순물이 첨가된 층일 수 있다.
반도체층(103) 상에 공지의 증착 공정을 통해 베리어층(104)이 접촉하여 형성될 수 있으며, 반도체층(103)과 이종접합을 형성한다.
베리어층(104)은, 예를 들면, 질화물들 중에서 Al, Ga, In 및 B 중 적어도 하나를 포함하며 2DEG층의 전자 농도를 높이기 위한 단층 또는 다층 구조를 가질 수 있다.
일례로, 베리어층(104)은 InGaN, AlGaN, AlInGaN, AlInN, AlN 등으로 구성된 다양한 질화물 중 하나 이상을 포함하는 단층 또는 다층 구조로 형성될 수 있다.
베리어층(104)의 두께는 수십 나노미터 이하일 수 있으며, 베리어층(104)은 경우에 따라서는 소량의 불순물이 첨가된 층일 수도, 첨가되지 않은 층일 수도 있다.
반도체층(103)과 베리어층(104)은 격자상수가 다른 반도체 물질을 포함할 수 있으며, 베리어층(104)이 반도체층(103) 보다 넓은 밴드 갭을 가진다.
반도체층(103)과 베리어층(104)의 이종 접합시 계면에서 발생하는 분극과 에너지 밴드 갭의 차이에서 발생하는 밴드-절단에 의해서 반도체층(103)에 2DEG층이 생성된다. 상기 2DEG층은 HEMT 소자에서 소스 전극(202)과 드레인 전극(203)을 전기적으로 연결하고 전자가 이동하는 채널로 사용된다.
도면에 도시하지는 않았으나, 반도체층(103)과 베리어층(104) 사이에는 계면층(Interfacial Layer)이 개재될 수 있다.
이 계면층은 반도체층(103)과 베리어층(104)의 계면 특성의 향상을 통해 2DEG층의 전자 농도 및 전자 이동도를 향상시킬 수 있다. 이 계면층은 수 나노미터 두께 이하의 AlN등과 같은 물질일 수 있다.
이어, 도 2b를 참고하면, 베리어층(104) 상에는 공지의 증착 공정을 통해 전도성을 가지는 금속 패턴(201)들이 형성될 수 있다. 상기 금속 패턴(201)들은 그 위치에 따라서 드레인 전극(203)과 소스 전극(202)으로 사용된다. 금속 패턴(201)들은, 예를 들면, 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다.
증착되는 금속 패턴(201)들의 두께는 수 나노미터에서 수 마이크로미터 이하일 수 있다. 상기 금속 패턴(201)들은 오믹 접합(ohmic contact) 형성을 위한 급속 열처리 공정에 의해서 베리어층(104)과 반도체층(103) 내부로 확산되어 전자가 소스 전극(202)에서 반도체층(102)의 2DEG층을 통해 드레인 전극 (203)으로 이동할 수 있도록 한다.
이어, 도 2c를 참고하면, 급속 열처리 공정을 통해 베리어층(104)에 형성된 금속 패턴(201)이 베리어층(104)과 반도체층(103)으로 확산되어 소스 영역(202)과 드레인 영역(203)이 형성된다.
열처리 방법은 금속 패턴(201)들이 합금을 형성하고, 반도체층(103)과 베리어층(104)으로 확산될 수 있는 방법이라면 다른 방법일 수 있다. 여기서, 열처리 온도는 1100도 이하일 수 있다.
이어, 도 2d를 참고하면, 소자 간 격리를 위해서 격리 구역(401)이 형성된다. 이러한 격리 구역(401)은 HEMT 소자의 active 영역 바깥부분에 이온 주입을 통하여 격자 구조를 파괴하여 형성한다. 이때 주입되는 이온은 포스퍼러스(phosphorous)가 사용될 수 있으나, 소자의 격리에 가능한 이온이면 다른 종류의 이온도 가능하다.
이어, 도 2e를 참고하면, 소스 전극(202) 및 드레인 전극(203) 상에 소스 전극(202) 및 드레인 전극(203)과 접촉하는 금속 배선(204)이 공지의 증착 공정을 통해 형성될 수 있다.
도면에 도시하지 않았지만, 금속 배선(204)들이 소스 전극(202)과 드레인 전극(203)을 직접적으로 연결하는 것은 아니며, 소스 전극(202)과 드레인 전극(203)에 전압을 인가하기 위한 금속 패드들의 형성과 함께 금속 패드와 소스 전극(202) 또는 드레인 전극(203)을 연결하는 금속 배선이 형성되는 것이다.
또한, 게이트 전극(205)과 접촉되는 금속 패드도 함께 형성된다.
금속 배선(204)은, 예를 들면, 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 증착되는 금속 패턴(204)들의 두께는 수 나노미터에서 수 마이크로미터 이하일 수 있다.
이어, 도 2f를 참고하면, 상기 베리어층(104)에 후술할 게이트 전극(205)들이 형성될 부분(게이트 영역 또는 식각 영역)을 식각(리세스)한다. 이때, 게이트 전극이 형성될 부분의 베리어층(104)을 도 2f에 도시된 바와 같이 서로 다른 깊이(H1 < H2 < H2)로 식각한다. 이렇게 하는 이유는 게이트 전극마다 서로 다른 문턱전압과 트랜스컨덕턴스를 갖도록 하기 위함은 이미 앞에서 설명한 바와 같다.
도면에 도시하지는 않았으나, 식각 깊이를 서로 다르게 하기 위해서 각 게이트 전극이 형성될 부분들에 대해서 순차적으로 반복적인 식각 공정을 진행하여 서로 다른 깊이로 식각되는 패턴을 형성할 수 있다.
베리어층(104)을 식각(리세스)하기 위한 식각 공정은, 예를 들면, 습식 식각 또는 건식과 습식 식각 방법의 혼용일 수 있다.
또한, 도면에 도시하지는 않았으나, HEMT 소자를 레터럴(lateral) 방향으로 확장하여 서로 다른 식각 깊이를 가지는 식각 영역(게이트 영역)의 개수를 보다 많이 형성할 수도 있다. 문턱 전압 및 트랜스컨덕턴스는 베리어층(104)에 형성되는 다른 식각 깊이를 가지는 식각 영역(게이트 영역)의 개수에 비례하여 증가한다.
이어, 도 2g를 참고하면, 상기 금속 배선(204), 베리어층(104), 베리어층(104)에 형성된 식각 영역 내의 내측면과 바닥면 그리고 격리 구역(401)을 덮는 게이트 유전막(301)이 공지의 증착 공정을 통해 형성될 수 있다.
게이트 유전막(301)의 두께는 수 nm 이하일 수 있다.
게이트 유전막(301)은, 예를 들면, SiO, SiN, 또는 이보다 높은 유전율을 가지는 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있다.
이어, 도 2h를 참고하면, 상기 게이트 유전막(301)에서 후술할 게이트 전극이 형성될 부분(식각 영역 내의 내측면과 바닥면)을 제외하고 나머지 부분을 제거한다. 게이트 유전막(301)을 선택적으로 제거하기 위한 식각 공정은, 예를 들면, 습식 식각 또는 건식과 습식 식각 방법의 혼용일 수 있다.
이어, 도 2i를 참고하면, 베리어층(104)의 식각 영역에 남아 있는 게이트 유전막(301) 상에 게이트 전극(205)이 공지의 증착 공정을 통해 형성될 수 있다.
이때, 베리어층(104)의 식각 영역은 도 2f에서 설명한 바와 같이, 식각 공정을 통해 서로 다른 깊이(H1 < H2 < H2)로 식각된다. 따라서, 본 발명의 실시 예에 따른 고전자 이동도 트랜지스터 소자는 베리어층(104)에서 서로 다른 식각 깊이로 식각된 식각 영역에 배치되어 서로 다른 문턱전압과 트랜스컨덕턴스를 갖는 게이트 전극들을 하나의 소자에 병렬로 구성할 수 있게 된다.
게이트 전극(205)은, 예를 들면, Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 도면에는 도시하지 않았으나, 게이트 전극은 저항을 낮추기 위해서 상부의 폭이 하부의 폭보다 큰 T자형 또는 Г자형 등으로 제공될 수 있다.
이어, 도 2j를 참고하면, 격리 구역(401), 금속 배선(204), 베리어층(104), 그리고 게이트 전극(205)을 덮는 보호층(302)이 공지의 증착 공정을 통해 형성될 수 있다.
보호층(302)의 두께는 수백 nm 이하일 수 있으며, SiO, SiN, 또는 이보다 높은 유전율을 가지는 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있다.
이어, 도 2k를 참고하면, 보호층(302)의 일부 영역을 선택적으로 제거한다.
제거되는 영역은 소스 전극(202) 상에 형성된 금속 배선(204)의 상부(상면) 및 소스 전극(202), 드레인 전극(203), 그리고 게이트 전극(205)과 연결된 전압 인가를 위한 패드의 상부(상면)일 수 있다.
보호층(302)의 제거 방법으로, 습식 식각 또는 건식과 습식 식각 방법의 혼합된 방법이 이용될 수 있다.
이어, 도 2l을 참고하면, 드레인 전극(203)을 사이에 두고 분리되어 있는 소스 전극(202)들을 연결하기 위해서 에어-브릿지 전극(206)이 형성된다.
에어-브릿지 전극(206)은, 예를 들면, 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 에어-브릿지 전극(206)의 두께는 수 마이크로미터 이하이다.
에어-브릿지 전극(206)를 형성하는 방법으로, 먼저, 도 2k 이후 기판 전면에 PR을 코팅(coating)하고, 리소그래피(Lithography) 공정을 통해서 도금 전극이 형성될 부분을 정의한다.
이후, 다시 PR을 기판 전면에 코팅(coating) 한 후, 리소그래피(Lithography) 공정을 사용하여 에어-브릿지 전극(206)이 형성될 부분을 정의하고, 리프트-오프(Lift-Off) 공정을 수행하여 에어-브릿지 전극(206)을 제외한 나머지 부분을 제거한다.
도 2a에서 도 2l의 고선형 고주파 HEMT 소자 제조 방법은 다양하게 변형될 수 있다.
이상 설명한 바와 같이, 본 발명에서는 베리어층을 다양한 두께로 식각하고 게이트 전극을 형성하며 이를 멀티-게이트 구조로 연결하여 하나의 HEMT 소자가 다양한 문턱전압을 가질 수 있도록 소자를 제작함으로써, 전체 HEMT 소자에서의 트랜스컨덕턴스는 각 개별 게이트 전극에서 획득되는 트랜스컨덕턴스의 충접으로 획득되어 기존 HEMT 소자보다 넓은 범위의 트랜스컨덕턴스를 획득, HEMT 소자의 선형성을 개선할 수 있다.
본 발명에 표현된 실시예들은 본 발명의 기술적 사상을 한정하는 것이 아니라, 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하고, 그와 동등하거나, 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101: 기판
102: 전이층
103: 반도체층 104: 베리어층
201: 금속 패턴 202: 소스 전극
203: 드레인 전극 204: 금속 배선
205: 게이트 전극 206: 에어-브릿지 전극
301: 게이트 유전막 302: 보호층
401: 격리구역
103: 반도체층 104: 베리어층
201: 금속 패턴 202: 소스 전극
203: 드레인 전극 204: 금속 배선
205: 게이트 전극 206: 에어-브릿지 전극
301: 게이트 유전막 302: 보호층
401: 격리구역
Claims (1)
- 기판 상에 배치된 전이층;
상기 전이층 상에 배치된 반도체층;
상기 반도체층 상에 배치된 베리어층;
상기 베리어층을 관통하여 상기 베리어층과 접속하는 다수의 소스 전극들과 다수의 드레인 전극들;
상기 베리어층에 서로 다른 깊이로 식각된 게이트 영역에 배치된 게이트 전극;
상기 다수의 소스 전극 및 상기 다수의 드레인 전극 상에 배치된 금속 배선; 및
드레인 전극을 사이에 두고 분리되어 있는 소스 전극들 상에 배치된 상기 금속 배선을 연결하는 에어-브릿지 전극
을 포함하는 고전자 이동도 트랜지스터 소자.
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1020200093398 | 2020-07-27 | ||
| KR20200093398 | 2020-07-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220013870A true KR20220013870A (ko) | 2022-02-04 |
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ID=80268192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200132953A KR20220013870A (ko) | 2020-07-27 | 2020-10-14 | 고전자 이동도 트랜지스터 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20220013870A (ko) |
-
2020
- 2020-10-14 KR KR1020200132953A patent/KR20220013870A/ko unknown
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