JP2006210725A - 半導体装置 - Google Patents
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Abstract
【課題】 ノーマリオフで動作するヘテロ接合半導体装置を得ること。
【解決手段】 ｐ型の窒化ガリウムの半導体下層２６と、その半導体下層２６の表面にヘテロ接合されており、半導体下層２６のバンドギャップより大きなバンドギャップを有するｎ型のＡｌＧａＮの半導体上層２８と、半導体上層２８の表面の一部に形成されているドレイン電極３２と、半導体上層２８の表面の他の一部に形成されているソース電極３４と、半導体下層２６に電気的に接しているゲート電極３６を備えている。
【選択図】 図１
【解決手段】 ｐ型の窒化ガリウムの半導体下層２６と、その半導体下層２６の表面にヘテロ接合されており、半導体下層２６のバンドギャップより大きなバンドギャップを有するｎ型のＡｌＧａＮの半導体上層２８と、半導体上層２８の表面の一部に形成されているドレイン電極３２と、半導体上層２８の表面の他の一部に形成されているソース電極３４と、半導体下層２６に電気的に接しているゲート電極３６を備えている。
【選択図】 図１
Description
本発明は、ノーマリオフで動作するヘテロ接合半導体装置に関する。
バンドギャップの大きさが異なる半導体層をヘテロ接合したヘテロ接合半導体装置が知られている。この種のヘテロ接合半導体装置は、ヘテロ接合界面に発生する２次元電子ガス層（２ＤＥＧ：2 Dimensional Electron Gas)を利用して電子を走行させることができるので、高速動作が実現できるという特徴を有する。ヘテロ接合半導体装置のなかでも、III-Ｖ族化合物半導体を利用する半導体装置の開発が活発である。III-Ｖ族化合物半導体は、絶縁破壊電界および飽和電子移動度等が大きいことから、高耐圧で大電流を制御できるものと期待されている。
図１３に、従来のIII-Ｖ族化合物半導体を利用したヘテロ接合半導体装置２００の断面図を示す。ヘテロ接合半導体装置２００は、サファイア（Ａｌ２Ｏ３）からなる基板２２２と、窒化アルミニウム（ＡｌＮ）からなるバッファ層２２４と、窒化ガリウムからなる半導体下層２２６と、ＡｌＧａＮからなる半導体上層２２８が積層された積層構造体を利用している。半導体上層２２８はアルミニウム（Ａｌ）を含有しており、半導体上層２２８のバンドギャップは半導体下層２２６のバンドギャップより大きい。半導体上層２２８の層厚Ｔ１は、ナノメートル単位（数百nm以下の範囲をいう）で形成されており、他の層に比べて極めて薄い。半導体上層２２８を形成することによって、半導体上層２２８から２次元電子ガス層に電子を供給することができる。半導体上層２２８の表面には、ドレイン電極２３２とソース電極２３４が形成されており、両者の電極間にゲート電極２３６が形成されている。ヘテロ接合半導体装置２００に所望する特性等にもよるが、例えば１ｋV以上の耐圧を確保するためには、ゲート電極２３６とドレイン電極２３２間の距離Ｗ１は、約５μm以上必要とされる。ゲート電極２３６とソース電極２３４間の距離Ｗ２は、ヘテロ接合半導体装置２００に所望する特性等にもよるが、ゲート電極２３６とソース電極２３４間のリーク電流等を抑制するために、約２μm以上は必要とされる。
ヘテロ接合半導体装置２００をノーマリオフで動作させる一つの方法として、半導体下層２２６の導電型をｐ型にする方法が知られている。半導体下層２２６の導電型をｐ型にすると、ゲート電極２３６にゲート電圧を印加していない状態において、半導体下層２２６と半導体上層２３８の接合界面の伝導帯エネルギー準位がフェルミ準位より上側となる。したがって、オフ時において、２次元電子ガス層が形成されない状態が得られ、ノーマリオフ動作が実現される。また、ノーマリオフで動作させるその他の方法として、半導体上層２３８の層厚Ｔ１を極めて薄く形成する方法も知られている。具体的には、半導体上層２３８の層厚Ｔ１を約１０nm以下まで薄く形成すると、オフ時において、２次元電子ガス層が形成されない状態が得られ、ノーマリオフ動作が実現される。へテロ接合半導体装置に関連する特許文献を以下に記す。
特開２００３−５９９４６号公報
特開２００１−３５８０７５号公報
特開２００４−３１８７９号公報
特開平１１−２６１０５３号公報
ノーマリオフを実現するためには、上記方法以外の方法も存在するであろうが、いずれの方法を採用したとしても、この種のヘテロ接合半導体装置２００では、半導体上層２２８から２次元電子ガス層へ電子を供給する必要がある。一般的には、半導体上層２２８の層厚Ｔ１はナノメートル単位で形成されている。これに対し、各電極間の距離Ｗ１、Ｗ２はマイクロメートル単位（数μm〜数百μmの範囲をいう）で形成されている。したがって、ヘテロ接合半導体装置２００をターンオンしようとした場合、ゲート電極２３６にゲート電圧を印加したとしても、ゲート電極２３６の下方の半導体下層２２６と半導体上層２３８の接合界面には２次元電子ガス層は発生するものの、ゲート電極２３６と各電極との間に位置する半導体下層２２６と半導体上層２３８の接合界面では、ゲート電圧の影響が小さくなり、２次元電子ガス層が発生しないことがある。したがって、２次元電子ガス層が、ドレイン電極２３２とソース電極２３４の間を亘って連続して形成されないことから、ヘテロ接合半導体装置２００がターンオンされないという事態が起こってしまう。
本発明は、ノーマリオフで動作するとともに、ゲート電圧によって安定的にターンオンするヘテロ接合半導体装置を提供する。
本発明は、ノーマリオフで動作するとともに、ゲート電圧によって安定的にターンオンするヘテロ接合半導体装置を提供する。
本発明のヘテロ接合半導体装置は、第１種類の半導体下層と、半導体下層の表面にヘテロ接合されているとともに、半導体下層のバンドギャップよりも大きなバンドギャップを有する第２種類の半導体上層と、半導体上層の表面の一部に形成されている第１主電極と、半導体上層の表面の他の一部に形成されている第２主電極と、半導体下層に電気的に接しているゲート電極を備えている。
本発明のヘテロ接合半導体装置では、ゲート電極を半導体下層に接触させる。ゲート電極を半導体下層に直接的に接触させると、ゲート電極に加えたゲート電圧の影響が半導体下層の広い範囲に及ぶ。ゲート電極にオン電圧を印加することによって、ドレイン電極からソース電極に亘る２次元電子ガス層を形成することができ、ノーマリオフのヘテロ接合半導体装置を安定的にターンオンさせることができる。
本発明のヘテロ接合半導体装置では、ゲート電極を半導体下層に接触させる。ゲート電極を半導体下層に直接的に接触させると、ゲート電極に加えたゲート電圧の影響が半導体下層の広い範囲に及ぶ。ゲート電極にオン電圧を印加することによって、ドレイン電極からソース電極に亘る２次元電子ガス層を形成することができ、ノーマリオフのヘテロ接合半導体装置を安定的にターンオンさせることができる。
半導体下層と半導体上層のそれぞれが、III-Ｖ族化合物半導体であることが好ましい。
III-Ｖ族化合物半導体は、絶縁破壊電界および飽和電子移動度等がシリコン等の他の半導体材料に比して大きいという優れた特徴を有する。したがって、高耐圧で大電流を制御できるヘテロ接合半導体装置を得ることができる。
III-Ｖ族化合物半導体は、絶縁破壊電界および飽和電子移動度等がシリコン等の他の半導体材料に比して大きいという優れた特徴を有する。したがって、高耐圧で大電流を制御できるヘテロ接合半導体装置を得ることができる。
半導体下層と半導体上層のそれぞれが、ＡｌＸＧａＹＩｎ１−Ｘ−ＹＮ（０≦Ｘ≦１、０≦Ｙ≦１、０≦１−Ｘ−Ｙ≦１）を主成分とすることが好ましい。また、半導体下層のＸが半導体上層のＸよりも小さいことが好ましい。あるいは、半導体下層の（１−Ｘ−Ｙ）が半導体上層の（１−Ｘ−Ｙ）よりも大きいことが好ましい。
アルミニウムを多く含有するＡｌＧａＮ結晶はバンドギャップが大きくなり、インジウムを多く含有するＧａＩｎＮ結晶はバンドギャップが小さくなる。また、アルミニウム及び／又はインジウムの含有量、即ち組成比によっても、バンドギャップの大きさを変化させることができる。この現象を利用して、半導体上層と半導体下層の間のバンドギャップの大小関係を実現することができる。
アルミニウムを多く含有するＡｌＧａＮ結晶はバンドギャップが大きくなり、インジウムを多く含有するＧａＩｎＮ結晶はバンドギャップが小さくなる。また、アルミニウム及び／又はインジウムの含有量、即ち組成比によっても、バンドギャップの大きさを変化させることができる。この現象を利用して、半導体上層と半導体下層の間のバンドギャップの大小関係を実現することができる。
半導体下層の導電型はｐ型であり、半導体上層の導電型はｎ型であることが好ましい。
上記の導電型を採用すると、半導体下層と半導体上層の接合界面近傍に空乏層が形成され、ゲート電極にゲート電圧を印加していない状態では、界面の伝導帯エネルギー準位がフェルミ準位より上側とすることができる。ノーマリオフ動作を実現し易いヘテロ接合半導体装置を得ることができる。
上記の導電型を採用すると、半導体下層と半導体上層の接合界面近傍に空乏層が形成され、ゲート電極にゲート電圧を印加していない状態では、界面の伝導帯エネルギー準位がフェルミ準位より上側とすることができる。ノーマリオフ動作を実現し易いヘテロ接合半導体装置を得ることができる。
半導体下層が半導体上層と接合する面の少なくとも一部に、半導体上層が形成されていない非被覆領域が存在しており、その非被覆領域に半導体下層に電気的に接しているゲート電極が形成されていることが好ましい。
第１主電極と第２主電極とゲート電極のいずれもが、ヘテロ接合半導体装置の表面側に形成されている横型のヘテロ接合半導体装置を得ることができる。
第１主電極と第２主電極とゲート電極のいずれもが、ヘテロ接合半導体装置の表面側に形成されている横型のヘテロ接合半導体装置を得ることができる。
ゲート電極が、第１主電極と第２主電極を結ぶ方向と平行に伸びて形成されていることが好ましい。
上記態様によると、第１主電極と第２主電極の間に位置する半導体下層と半導体上層の接合界面に対して、ゲート電極が平行に伸びて形成されることになる。第１主電極と第２主電極の間に位置する半導体下層と半導体上層の接合界面の全領域に対して、ゲート電圧の影響をより一様に加えることができる。ゲート電圧によってノーマリオフのヘテロ接合半導体装置を安定的にターンオンさせることができる。
上記態様によると、第１主電極と第２主電極の間に位置する半導体下層と半導体上層の接合界面に対して、ゲート電極が平行に伸びて形成されることになる。第１主電極と第２主電極の間に位置する半導体下層と半導体上層の接合界面の全領域に対して、ゲート電圧の影響をより一様に加えることができる。ゲート電圧によってノーマリオフのヘテロ接合半導体装置を安定的にターンオンさせることができる。
本発明によると、ノーマリオフで動作するとともに、ゲート電圧によって安定的にターンオンするヘテロ接合半導体装置を得ることができる。
（実施形態） 図１に、ヘテロ接合半導体装置１０の断面図を示す。図２（ａ）に、ヘテロ接合半導体装置１０の平面図を示す。図２（ａ）のI−I線に対応する縦断面図が図１の断面図である。
ヘテロ半導体装置１０は、例えばサファイア（Ａｌ２Ｏ３）からなる平面形状が矩形の基板２２を備えている。基板２２の表面には、窒化アルミニウム（ＡｌＮ）からなるバッファ層２４が形成されている。バッファ層２４の表面には、ｐ型の窒化ガリウムからなる半導体下層２６が形成されている。半導体下層２６の表面には、ｎ型のＡｌＧａＮからなる平面形状が矩形の半導体上層２８が形成されている。半導体上層２８はアルミニウム（Ａｌ）を含有しており、半導体上層２８のバンドギャップは半導体下層２６のバンドギャップより大きい。半導体下層２６と半導体上層２８がヘテロ接合を形成している。半導体上層２８は半導体下層２６の表面の全領域には形成されていない。
ヘテロ半導体装置１０は、例えばサファイア（Ａｌ２Ｏ３）からなる平面形状が矩形の基板２２を備えている。基板２２の表面には、窒化アルミニウム（ＡｌＮ）からなるバッファ層２４が形成されている。バッファ層２４の表面には、ｐ型の窒化ガリウムからなる半導体下層２６が形成されている。半導体下層２６の表面には、ｎ型のＡｌＧａＮからなる平面形状が矩形の半導体上層２８が形成されている。半導体上層２８はアルミニウム（Ａｌ）を含有しており、半導体上層２８のバンドギャップは半導体下層２６のバンドギャップより大きい。半導体下層２６と半導体上層２８がヘテロ接合を形成している。半導体上層２８は半導体下層２６の表面の全領域には形成されていない。
図２（ａ）に示すように、半導体上層２８の表面の一端側には、長方形状のドレイン電極３２が形成されている。ドレイン電極３２は、半導体上層２８の一端の辺と平行に形成されている。半導体上層２８の表面の他端側には、ソース電極３４が形成されている。ソース電極３４は、半導体上層２８の他端の辺と平行に形成されている。ドレイン電極３２とソース電極３４はいずれも、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなり、半導体上層２８の表面に対してオーミック接触して形成されている。半導体下層２６が半導体上層２８と接合する面の一部に、半導体上層２８が形成されていない非被覆領域２７が存在している。この非被覆領域２７を利用して、半導体下層２６の表面に電気的に接している長方形状のゲート電極３６が形成されている。ゲート電極３６は、ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなり、半導体下層２６の表面とオーミック接触して形成されている。ドレイン電極３２とソース電極３４とゲート電極３６は、ほぼ平行に形成されている。
次に、ヘテロ接合半導体装置１０の動作を説明する。
半導体下層２６の導電型はｐ型で形成され、半導体上層２８の導電型はｎ型で形成されているので、半導体下層２６と半導体上層２８の接合界面に空乏層が形成される。例えば、ドレイン電極３２に５Vが印加され、ソース電極３４が接地された状態で、ゲート電極３６を０Vとすると、前記接合界面の伝導帯エネルギー準位がフェルミ準位より上側に存在する状態が得られる。したがって、ゲート電極３６にゲート電圧を印加していない状態、即ちヘテロ接合半導体装置１０がオフのときは、２次元電子ガス層が発生しない状態が得られる。ヘテロ接合半導体装置１０は、ノーマリオフとして動作する。
上記オフの状態から、ゲート電極３６に例えば−５Vのゲートオン電圧を印加すると、ヘテロ接合半導体装置１０はターンオンする。ゲート電極３６は、半導体下層２６に電気的に接しているので、半導体下層２６の広い範囲の電位が一様に略−５Vに下降する。したがって、半導体下層２６と半導体上層２８の接合界面の全領域に亘ってゲートオン電圧の影響が一様に加わることになり、２次元電子ガス層が接合界面に全領域に亘って発生する。半導体上層２８から２次元電子ガス層内に供給された電子は、２次元電子ガス層内を横方向に走行し、ソース電極３４とドレイン電極３６間を流れることができる。これにより、ヘテロ接合半導体装置１０は、安定的にターンオンすることができるのである。
半導体下層２６の導電型はｐ型で形成され、半導体上層２８の導電型はｎ型で形成されているので、半導体下層２６と半導体上層２８の接合界面に空乏層が形成される。例えば、ドレイン電極３２に５Vが印加され、ソース電極３４が接地された状態で、ゲート電極３６を０Vとすると、前記接合界面の伝導帯エネルギー準位がフェルミ準位より上側に存在する状態が得られる。したがって、ゲート電極３６にゲート電圧を印加していない状態、即ちヘテロ接合半導体装置１０がオフのときは、２次元電子ガス層が発生しない状態が得られる。ヘテロ接合半導体装置１０は、ノーマリオフとして動作する。
上記オフの状態から、ゲート電極３６に例えば−５Vのゲートオン電圧を印加すると、ヘテロ接合半導体装置１０はターンオンする。ゲート電極３６は、半導体下層２６に電気的に接しているので、半導体下層２６の広い範囲の電位が一様に略−５Vに下降する。したがって、半導体下層２６と半導体上層２８の接合界面の全領域に亘ってゲートオン電圧の影響が一様に加わることになり、２次元電子ガス層が接合界面に全領域に亘って発生する。半導体上層２８から２次元電子ガス層内に供給された電子は、２次元電子ガス層内を横方向に走行し、ソース電極３４とドレイン電極３６間を流れることができる。これにより、ヘテロ接合半導体装置１０は、安定的にターンオンすることができるのである。
この現象を図３と図４に示すエネルギーバンドダイアグラムを用いて、より詳細に説明する。図３（ａ）と図４（ａ）に示すエネルギーバンドダイアグラムは、図１のＡ−Ａ線に対応する半導体下層２６と半導体上層２８の接合界面近傍のエネルギーバンドダイアグラムであり、ソース電極３４の下方に関するものである。図３（ｂ）と図４（ｂ）に示すエネルギーバンドダイアグラムは、図１のＢ−Ｂ線に対応する半導体下層２６と半導体上層２８の接合界面近傍のエネルギーバンドダイアグラムであり、ドレイン電極３２の下方に関するものである。図３はヘテロ接合半導体装置１０がオフのときのエネルギーバンドダイアグラムであり、図４はヘテロ接合半導体装置１０がオンのときのエネルギーバンドダイアグラムである。
図３（ａ）に示すように、半導体上層２８のバンドギャップが半導体下層２６のバンドギャップより大きいことから、そのバンドギャップ差に基づいて、半導体上層２８と半導体下層２６の接合界面のうち半導体下層２６側に、ポテンシャル井戸４１が形成されている。このポテンシャル井戸４１のエネルギー準位は、ヘテロ接合半導体装置１０がオフのとき、フェルミ準位（ＥＦ）より上側に存在しているので、２次元電子ガス層は発生することができない。一方、図３（ｂ）に示すように、ドレイン電圧が印加されていることによって、ドレイン電極３２の下方の接合界面に関しては、形成されているポテンシャル井戸４３がフェルミ準位より下側に存在する可能性はある。しかしながら、図３（ａ）に示すように、ソース電極３４側には２次元電子ガス層は存在しないので、ドレイン電極３２とソース電極３４間に電流が流れることができない。ヘテロ接合半導体装置１０は、ゲート電極３６にゲート電圧が印加されていない状況ではオフ、即ちノーマリオフとして動作する。
一方、ゲート電極３６にゲートオン電圧が印加されると、半導体下層２６の電位がゲート電圧まで変化する。これにより、図４（ａ）に示すように、エネルギーバンドは変化し、ポテンシャル井戸４１がフェルミ準位より下側に存在する状態が得られる。同様に、図４（ｂ）に示すように、ドレイン電極３２の下方の接合界面に関しても、ポテンシャル井戸４３がフェルミ準位より下側に存在する状態が得られる。ポテンシャル井戸がフェルミ準位より下側に存在するエネルギーバンド構造が、半導体下層２６と半導体上層２８の接合界面の全領域に亘ってほぼ一様に得られる。したがって、ドレイン電極３２の下方からソース電極３４の下方まで、界面に沿って２次元電子ガス層が発生することになる。この２次元電子ガス層を電子が走行することによって、ヘテロ接合半導体装置１０はオンとなるのである。
ヘテロ接合半導体装置１０は、他に次の特徴を有する。
図１３に示す従来技術のヘテロ接合半導体装置２００のように、ドレイン電極２３２とソース電極２３４の両者間にゲート電極２３６が配置されている場合、ヘテロ接合半導体装置２００がオフしたときに、ゲート電極２３６下方の半導体下層２２６とバッファ層２２４の界面においてリーク電流が発生することがある。これは、ゲート電極２３６の下方の半導体下層２２６に形成される空乏層がバッファ層２２４まで到達してしまうことが原因であり、上記現象はドレイン電極２３２とソース電極２３４とゲート電極２３６の位置関係に起因する。一方、本実施例では、ゲート電極３６がドレイン電極３２とソース電極３４の間に配置されていないことから、上記の現象を回避することができる。
また、ヘテロ接合半導体装置１０は、次の変形例とすることができる。
ｎ型の半導体上層２８の導電型を代えて、ＳＩ(Semi Insulated)の層とすることができる。ＳＩの層であっても電子供給層としての機能は発揮することができ、ゲート電圧によってオン・オフ制御を安定的にすることができる。ただし、半導体上層２８の導電型がｎ型である方が、より抵抗を低減し得るので好ましい。
バンドギャップの大小関係が「半導体下層＜半導体上層」の関係を得るために、半導体上層にアルミニウムを加えるのに代えて、半導体下層にインジウムを加えてもよい。インジウムを加えることによって半導体下層のバンドギャップを小さくすることができる。あるいは、半導体上層のアルミニウムの組成比を半導体下層のアルミニウムの組成比より大きくすることによって、上記大小関係を得ることもできる。あるいは、インジウムの場合も同様に、半導体下層と半導体上層の組成比を調整することによって、上記大小関係を得ることもできる。あるいは、半導体下層と半導体上層のそれぞれに、アルミニウムとインジウムが加えられていたとしても、その組成比を調整することによって、上記大小関係を得ることもできる。
ヘテロ接合半導体装置１０は、図２（ｂ）に示す平面図のように形成することができる。この変形例では、非被覆領域２７が、ドレイン電極３２とソース電極３４を結ぶ方向と平行に伸びて形成されている。この非被覆領域２７の伸びる方向に沿って長方形状のゲート電極２６が形成されている。ゲート電極３６は、ドレイン電極３２とソース電極３４間を亘って長く形成されている。この変形例によると、ドレイン電極３２とソース電極３４の間に位置する半導体下層２６と半導体上層２８の接合界面に対して、ゲート電圧の影響をより一様に加えることができる。安定的なターンオンをより実現し易いヘテロ接合半導体装置を得ることができる。
また、ヘテロ接合半導体装置は、図１２に示す断面図のように形成することができる。この変形例のヘテロ接合半導体装置１００では、ゲート電極１３６が基板１２２の裏面に、例えば蒸着法等によって形成されている。さらに、このゲート電極１３６と半導体下層１２６を電気的に接するために、基板１２２とバッファ層１２４を貫通するコンタクト領域１３７が形成されている。このコンタクト領域１３７は、半導体基板１２２の裏面からトレンチを形成した後に、例えばニッケル（Ｎｉ）等を充填することによって形成することができる。他の半導体層や電極は、実施例のそれと同一の材料とすることができる。このヘテロ接合半導体装置１００は、ゲート電極１３６とドレイン電極１３２の絶縁が確保し易いという利点を有する。
図１３に示す従来技術のヘテロ接合半導体装置２００のように、ドレイン電極２３２とソース電極２３４の両者間にゲート電極２３６が配置されている場合、ヘテロ接合半導体装置２００がオフしたときに、ゲート電極２３６下方の半導体下層２２６とバッファ層２２４の界面においてリーク電流が発生することがある。これは、ゲート電極２３６の下方の半導体下層２２６に形成される空乏層がバッファ層２２４まで到達してしまうことが原因であり、上記現象はドレイン電極２３２とソース電極２３４とゲート電極２３６の位置関係に起因する。一方、本実施例では、ゲート電極３６がドレイン電極３２とソース電極３４の間に配置されていないことから、上記の現象を回避することができる。
また、ヘテロ接合半導体装置１０は、次の変形例とすることができる。
ｎ型の半導体上層２８の導電型を代えて、ＳＩ(Semi Insulated)の層とすることができる。ＳＩの層であっても電子供給層としての機能は発揮することができ、ゲート電圧によってオン・オフ制御を安定的にすることができる。ただし、半導体上層２８の導電型がｎ型である方が、より抵抗を低減し得るので好ましい。
バンドギャップの大小関係が「半導体下層＜半導体上層」の関係を得るために、半導体上層にアルミニウムを加えるのに代えて、半導体下層にインジウムを加えてもよい。インジウムを加えることによって半導体下層のバンドギャップを小さくすることができる。あるいは、半導体上層のアルミニウムの組成比を半導体下層のアルミニウムの組成比より大きくすることによって、上記大小関係を得ることもできる。あるいは、インジウムの場合も同様に、半導体下層と半導体上層の組成比を調整することによって、上記大小関係を得ることもできる。あるいは、半導体下層と半導体上層のそれぞれに、アルミニウムとインジウムが加えられていたとしても、その組成比を調整することによって、上記大小関係を得ることもできる。
ヘテロ接合半導体装置１０は、図２（ｂ）に示す平面図のように形成することができる。この変形例では、非被覆領域２７が、ドレイン電極３２とソース電極３４を結ぶ方向と平行に伸びて形成されている。この非被覆領域２７の伸びる方向に沿って長方形状のゲート電極２６が形成されている。ゲート電極３６は、ドレイン電極３２とソース電極３４間を亘って長く形成されている。この変形例によると、ドレイン電極３２とソース電極３４の間に位置する半導体下層２６と半導体上層２８の接合界面に対して、ゲート電圧の影響をより一様に加えることができる。安定的なターンオンをより実現し易いヘテロ接合半導体装置を得ることができる。
また、ヘテロ接合半導体装置は、図１２に示す断面図のように形成することができる。この変形例のヘテロ接合半導体装置１００では、ゲート電極１３６が基板１２２の裏面に、例えば蒸着法等によって形成されている。さらに、このゲート電極１３６と半導体下層１２６を電気的に接するために、基板１２２とバッファ層１２４を貫通するコンタクト領域１３７が形成されている。このコンタクト領域１３７は、半導体基板１２２の裏面からトレンチを形成した後に、例えばニッケル（Ｎｉ）等を充填することによって形成することができる。他の半導体層や電極は、実施例のそれと同一の材料とすることができる。このヘテロ接合半導体装置１００は、ゲート電極１３６とドレイン電極１３２の絶縁が確保し易いという利点を有する。
次に、図５〜図１１を用いて、上記へテロ接合半導体装置１０の製造方法を説明する。
まず、図５に示すように、サファイア基板２２を用意する。サファイア基板２２に代えて、例えばシリコン基板、炭化ケイ素基板、ガリウムヒ素基板、窒化ガリウム基板等の材料からなる基板を利用することもできる。
まず、図５に示すように、サファイア基板２２を用意する。サファイア基板２２に代えて、例えばシリコン基板、炭化ケイ素基板、ガリウムヒ素基板、窒化ガリウム基板等の材料からなる基板を利用することもできる。
次に、図６に示すように、このサファイア基板２２上に、低温下で有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて、バッファ層２４を約５０nmの層厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム(ＴＭＡｌ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。このバッファ層２４の材料は、次の工程でそのバッファ層２４上に形成する化合物結晶と同じ結晶、あるいは格子定数と熱膨張係数が類似する結晶であればよい。例えば、バッファ層２４を窒化ガリウム（ＧａＮ）とすることもできる。
次に、図７に示すように、このバッファ層２４上に有機金属気相エピタキシャル法を用いて、ｐ−ＧａＮからなる半導体下層２６を約２μmの層厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてシクロペンタジエニルマグネシウム（ＣＰ２Ｍｇ）を好適に利用することができる。
次に、図８に示すように、有機金属気相エピタキシャル法を用いて、ｎ−ＡｌＧａＮからなる半導体上層２８を約２５nmの層厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム（ＴＭＡｌ）、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてモノシラン(ＳｉＨ４)を好適に利用することができる。
次に、図７に示すように、このバッファ層２４上に有機金属気相エピタキシャル法を用いて、ｐ−ＧａＮからなる半導体下層２６を約２μmの層厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてシクロペンタジエニルマグネシウム（ＣＰ２Ｍｇ）を好適に利用することができる。
次に、図８に示すように、有機金属気相エピタキシャル法を用いて、ｎ−ＡｌＧａＮからなる半導体上層２８を約２５nmの層厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム（ＴＭＡｌ）、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてモノシラン(ＳｉＨ４)を好適に利用することができる。
次に、図９に示すように、フォトリソグラフィー技術を利用して、半導体下層２６の非被覆領域２７に対応する領域を残して、半導体上層２８の表面にマスク膜５２を形成する。
次に、塩素ガスを用いるドライエッチングを実施して、マスク膜５２から露出する半導体上層２８を除去する。次に、マスク膜５２を除去すると、図１０に示すように、半導体下層２６の非被覆領域２７が露出した状態が得られる。
次に、図１１に示すように、チタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着してドレイン電極３２とソース電極３４をパターニングして形成する。
次に、リフトオフ法を利用して、半導体下層２６の非被覆領域２７の表面に、ゲート電極３６をパターニングする。即ち、ゲート電極３６を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ｎｉ)と金(Ａｕ)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ｎｉ)と金(Ａｕ)を剥離する。これにより、所望する位置にゲート電極３６を形成することができる。各電極をパターニングした後に、ＲＴＡ(Rapid Thermal Anneal)法によって５５０℃で３０秒の熱処理を実施すると、ドレイン電極３２とソース電極３４の半導体上層２８に対する接触抵抗、さらにゲート電極３６の半導体下層２６に対する接触抵抗が低減され、オーミック接触が実現される。
上記の工程を経て、図１に示すヘテロ接合半導体装置１０を得ることができる。
上記の製造方法によると、イオン注入技術を利用することなく、実質的には結晶成長技術を利用するだけで、ヘテロ接合半導体装置１０を得ることができる。III-Ｖ族化合物半導体に対してイオン注入技術を用いると特性劣化の原因となることが多いが、本製造方法ではイオン注入技術を利用することなく、ヘテロ接合半導体装置１０を得ることができ好適である。なお、必要に応じてイオン注入技術を利用する場合もある。
次に、塩素ガスを用いるドライエッチングを実施して、マスク膜５２から露出する半導体上層２８を除去する。次に、マスク膜５２を除去すると、図１０に示すように、半導体下層２６の非被覆領域２７が露出した状態が得られる。
次に、図１１に示すように、チタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着してドレイン電極３２とソース電極３４をパターニングして形成する。
次に、リフトオフ法を利用して、半導体下層２６の非被覆領域２７の表面に、ゲート電極３６をパターニングする。即ち、ゲート電極３６を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ｎｉ)と金(Ａｕ)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ｎｉ)と金(Ａｕ)を剥離する。これにより、所望する位置にゲート電極３６を形成することができる。各電極をパターニングした後に、ＲＴＡ(Rapid Thermal Anneal)法によって５５０℃で３０秒の熱処理を実施すると、ドレイン電極３２とソース電極３４の半導体上層２８に対する接触抵抗、さらにゲート電極３６の半導体下層２６に対する接触抵抗が低減され、オーミック接触が実現される。
上記の工程を経て、図１に示すヘテロ接合半導体装置１０を得ることができる。
上記の製造方法によると、イオン注入技術を利用することなく、実質的には結晶成長技術を利用するだけで、ヘテロ接合半導体装置１０を得ることができる。III-Ｖ族化合物半導体に対してイオン注入技術を用いると特性劣化の原因となることが多いが、本製造方法ではイオン注入技術を利用することなく、ヘテロ接合半導体装置１０を得ることができ好適である。なお、必要に応じてイオン注入技術を利用する場合もある。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２２：基板
２４：バッファ層
２６：半導体下層
２７：非被覆領域
２８：半導体上層
３２：ドレイン電極
３４：ソース電極
３６：ゲート電極
２４：バッファ層
２６：半導体下層
２７：非被覆領域
２８：半導体上層
３２：ドレイン電極
３４：ソース電極
３６：ゲート電極
Claims (6)
- 第１種類の半導体下層と、
その半導体下層の表面にヘテロ接合されており、その半導体下層のバンドギャップより大きなバンドギャップを有する第２種類の半導体上層と、
その半導体上層の表面の一部に形成されている第１主電極と、
その半導体上層の表面の他の一部に形成されている第２主電極と、
前記半導体下層に電気的に接しているゲート電極と、
を備えていることを特徴とする半導体装置。 - 半導体下層と半導体上層のそれぞれが、III-Ｖ族化合物半導体であることを特徴とする請求項１の半導体装置。
- 半導体下層と半導体上層のそれぞれが、ＡｌＸＧａＹＩｎ１−Ｘ−ＹＮ（０≦Ｘ≦１、０≦Ｙ≦１、０≦１−Ｘ−Ｙ≦１）を主成分とし、半導体下層のＸが半導体上層のＸよりも小さいか、あるいは、半導体下層の（１−Ｘ−Ｙ）が半導体上層の（１−Ｘ−Ｙ）よりも大きいことを特徴とする請求項２の半導体装置。
- 半導体下層の導電型はｐ型であり、半導体上層の導電型はｎ型であることを特徴とする請求項１〜３のいずれかの半導体装置。
- 半導体下層が半導体上層と接合する面の少なくとも一部に、半導体上層が形成されていない非被覆領域が存在しており、その非被覆領域に半導体下層に電気的に接しているゲート電極が形成されていることを特徴とする請求項１〜４のいずれかの半導体装置。
- ゲート電極が、第１主電極と第２主電極を結ぶ方向に平行に伸びていることを特徴とする請求項５の半導体装置。
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