KR101388721B1 - 반도체 소자 - Google Patents

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송인혁
서동수
김광수
엄기주
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Abstract

본 발명의 실시예는 반도체 소자에 관한 것으로서, N형 AlGaN층 상의 일측에 형성된 소스(Source) 전극, P형 AlGaN층 상의 타측에 형성되되, 소스 전극과 직교방향으로 형성된 N형 및 P형 AlGaN층, N형 및 P형 AlGaN층 상의 일측에 형성된 게이트(Gate) 전극 및 N형 및 P형 AlGaN층 상의 타측에 형성된 드레인(Drain) 전극을 포함할 수 있다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것이다.
특허문헌 1을 비롯한 다양한 질화물 반도체 소자는 높은 항복전계와 높은 전자 이동도, 고온 동작, 높은 열전도도 등 많은 장점을 가지고 있어 고전압, 고주파 소자 등에 널리 이용되고 있다.
이중 AlGaN/GaN계 전계 효과 트랜지스터(Field Effect Transistor, 이하, FET라고 하기로 함) 소자는 브레이크 다운(Breakdown) 내량 확보를 위해, 소스(Source)단과 드레인(Drain)단의 이격 거리에 제한이 있다.
만약, 소스단과 드레인단의 이격 거리가 큰 경우, 소스단과 드레인단의 거리 증가에 의해, FET 소자의 턴 온(Turn-On) 시 온(On) 저항이 길어지는 단점이 존재한다.
다시 말해, 브레이크 다운(Breakdown) 내량과 온(On) 저항 사이에는 트레이드 오프(Trade-Off) 관계가 있는 것이다.
한편, 반도체 소자는 소스단과 드레인단 사이의 내압 확보를 위해 일정 거리 이상 이격 거리를 확보해야 하는데, 이격 거리가 길수록 소스단과 드레인단 간의 저항이 커지게 된다. 　
이에, 소스단과 드레인단의 저항을 줄이려면, 소스단과 드레인단의 이격 거리를 좁혀야 하는데 이 경우에는 내압 확보가 어려워지는 문제점이 발생한다.
US 2006-0049426 A
본 발명의 일 측면은 반도체 소자의 동작 신뢰성을 향상시키기 위한 게이트(Gate)단과 드레인(Drain)단의 개선된 구조가 적용된 반도체 소자를 제안하기 위한 것이다.
본 발명의 실시예에 따른 반도체 소자는, 비도핑 Ⅲ-Ⅴ족 제1 반도체층; 상기 비도핑 Ⅲ-Ⅴ족 제1 반도체층 상에 형성된 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층; 상기 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층 상의 일측에 형성된 제1전극; 상기 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층 상의 타측에 형성되되, 상기 제1 전극과 직교방향으로 형성된 제1도전형 Ⅲ-Ⅴ족 제2 반도체층 및 제2도전형 Ⅲ-Ⅴ족 제2 반도체층; 상기 제1도전형 Ⅲ-Ⅴ족 제2 반도체층 및 제2도전형 Ⅲ-Ⅴ족 제2 반도체층 상의 일측에 형성된 제2 전극; 및 상기 제1도전형 Ⅲ-Ⅴ족 제2 반도체층 및 제2도전형 Ⅲ-Ⅴ족 제2 반도체층 상의 타측에 형성된 제3 전극;을 포함하고, 상기 제1도전형 Ⅲ-Ⅴ족 제2 반도체층 상의 타측에 형성된 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층은 서로 교대로 형성되는 것을 특징으로 한다.
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또한, 본 발명의 실시예에 따른 반도체 소자의 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층은 각각 복수 개일 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층의 상기 제1 전극 방향 기준의 너비는 서로 동일할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층의 농도는 서로 동일할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 Ⅲ-Ⅴ족 제1 반도체층은 GaN 재질로 이루어진 반도체층일 수 있다.
본 발명의 실시예에 따른 반도체 소자의 Ⅲ-Ⅴ족 제2 반도체층은 AlGaN 재질로 이루어진 반도체층일 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제1 전극은 소스(Source) 전극, 제2 전극은 게이트(Gate) 전극, 제3 전극은 드레인(Drain) 전극일 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제2 전극과 제3 전극은 각각 제1 전극과 수평 방향으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는, 비도핑 GaN층; 상기 비도핑 GaN층 상에 형성된 제1 도전형 AlGaN층; 상기 제1 도전형 AlGaN층 상의 일측에 형성된 소스(Source) 전극; 상기 제1 도전형 AlGaN층 상의 타측에 형성되되, 상기 소스 전극(241)과 직교방향으로 형성된 제1도전형 AlGaN층 및 제2도전형 AlGaN층; 상기 제1도전형 AlGaN층 및 제2도전형 AlGaN층 상의 일측에 형성된 게이트(Gate) 전극; 및 상기 제1도전형 AlGaN층 및 제2도전형 AlGaN층 상의 타측에 형성된 드레인(Drain) 전극;을 포함하고, 상기 제1도전형 AlGaN층상의 타측에 형성된 제1 도전형 AlGaN층과 제2 도전형 AlGaN층은 서로 교대로 형성되는 것을 특징으로 한다.
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본 발명의 다른 실시예에 따른 반도체 소자의 제1 도전형 AlGaN층과 제2 도전형 AlGaN층은 각각 복수 개일 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제1 도전형 AlGaN층과 제2 도전형 AlGaN층의 소스 전극 방향 기준의 너비는 서로 동일할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제1 도전형 AlGaN층과 제2 도전형 AlGaN층의 농도는 서로 동일할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 게이트 전극과 드레인 전극은 각각 소스 전극과 수평 방향으로 형성될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시예에 의한 반도체 소자는 AlGaN과 같은 Ⅲ-Ⅴ족 반도체층 상에 교대로 P형의 Ⅲ-Ⅴ족 반도체층과 N형의 Ⅲ-Ⅴ족 반도체층을 형성한 후, 상부에 게이트(Gate)전극과 오믹(Ohmic) 콘택을 이루는 드레인(Drain) 전극을 형성하기 때문에, 반도체 소자 작동 시 고 내압(High Breakdown Voltage)을 확보할 수 있다는 것이다.
또한, 본 발명의 실시예는 기존 대비 동일 내압 기준에서 소스 전극과 드레인 전극의 더 짧은 이격 거리 확보가 가능하여 반도체 소자의 온(On) 전압을 낮출 수 있으며, 이로 인해 기존 대비 작은 사이즈의 반도체 소자도 구현할 수 있다는 효과를 기대할 수 있는 것이다.
도 1은 본 발명의 실시예에 의한 반도체 소자의 구성을 나타내는 도면.
도 2는 도 1의 반도체 소자의 구체적인 예를 설명하기 위한 도면.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
본 발명을 실시하기 위한 구체적인 내용에서 개시하는 반도체 소자는 전계 효과 트랜지스터(Field Effect Transistor)일 수 있으며, 이에 한정되지 않는다.
반도체 소자
도 1은 본 발명의 실시예에 의한 반도체 소자의 구성을 나타내는 도면이다.
도 1에서 도시하는 바와 같이, 반도체 소자(100)는 비도핑 Ⅲ-Ⅴ족 제1 반도체층(110), 비도핑 Ⅲ-Ⅴ족 제1 반도체층(110) 상에 형성된 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(120), 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(120) 상의 일측에 형성된 제1 전극(141), 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(120) 상의 타측에 형성되되, 제1 전극(141)과 직교방향으로 형성된 제1 및 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131, 133), 제1 및 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131, 133) 상의 일측에 형성된 제2 전극(143) 및 제1 및 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(143) 상의 타측에 형성된 제3 전극(145)을 포함할 수 있다.
이때, 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)은 서로 교대로 형성될 수 있다.
또한, 도 1에서 도시하는 바와 같이, 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)은 각각 복수 개일 수 있다.
이러한 경우, 도 1과 같이, 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)이 각각 순차적으로 번갈아 형성될 수 있는 것이다. 예를 들어, 반도체 소자(100)는 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)이 형성된 후, 이에 접하게 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)이 형성되는 것을 반복한 구조인 것이다.
한편, 상술한 Ⅲ-Ⅴ족 제1 반도체층은 GaN 재질로 이루어진 반도체층일 수 있다.
또한, Ⅲ-Ⅴ족 제2 반도체층은 AlGaN 재질로 이루어진 반도체층일 수 있다.
또한, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다.
또한, 제1 전극(141)은 소스(Source) 전극, 제2 전극(143)은 게이트(Gate) 전극, 제3 전극(145)은 드레인(Drain) 전극일 수 있다.
또한, 도 1에서 도시하는 바와 같이, 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)의 제1 전극(141) 방향 기준의 너비(Wp, Wn)는 서로 동일할 수 있다.
예를 들어, 도 1의 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)의 너비(Wn)와 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)의 너비(Wp)가 동일하다는 것이다.
여기에서, '동일'의미는 수학적인 의미에서 정확하게 동일한 치수의 두께를 의미하는 것은 아니며, 설계오차, 제조오차, 측정오차 등을 감안하여 실질적으로 동일함을 의미하는 것이다.
또한, 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)의 농도는 서로 동일할 수 있다.
이는, 역방향 바이어스 시, 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)의 스트라이프(Stripe) 구조(교대 구조)가 모두 디플리션(Depletion) 되어야 하므로, 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)의 너비가 같아야 하고(도 1의 Wn = Wp), 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)의 농도와 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)의 농도도 같아야 한다.
도 1에서 도시하는 바와 같이, 제2 전극(143)과 제3 전극(145)은 각각 제1 전극(141)과 수평 방향으로 형성될 수 있다.
즉, 제1 전극(141), 제2 전극(143) 및 제3 전극(145)은 서로 배치된 높이만 상이할 뿐 서로 수평 방향으로 형성된 구조인 것이다.
도 2는 도 1의 반도체 소자의 구체적인 예를 설명하기 위한 도면이다.
도 2에서 도시하는 바와 같이, 반도체 소자(200)는 비도핑 GaN층(210), 비도핑 GaN층(210) 상에 형성된 제1 도전형 AlGaN층(220), 제1 도전형 AlGaN층(220) 상의 일측에 형성된 소스(Source) 전극(241), 제1 도전형 AlGaN층(220) 상의 타측에 형성되되, 소스 전극(241)과 직교방향으로 형성된 제1 및 제2 도전형 AlGaN층(231, 233), 제1 및 제2 도전형 AlGaN층(231, 233) 상의 일측에 형성된 게이트(Gate) 전극(243) 및 제1 및 제2 도전형 AlGaN층(231, 233) 상의 타측에 형성된 드레인(Drain) 전극(245)을 포함할 수 있다.
이때, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다.
제1 도전형(N형) AlGaN층(220)은 두께가 얇을수록 비도핑 AlGaN층(210)과 제1 도전형(N형) AlGaN층(220)의 계면에 2차원 전자 가스(2 Dimensional Electron Gas: 2DEG)가 감소하고, 두께가 클수록 다량의 전자 캐리어를 비도핑 AlGaN층(210)과 제1 도전형(N형) AlGaN층(220)의 계면에 확보할 수 있기 때문에, 이를 고려하여 두께를 설정할 수 있다.
도 2에서 도시하는 바와 같이, 게이트 전극(243)과 드레인 전극(245)은 각각 소스 전극(241)과 수평 방향으로 형성될 수 있다.
즉, 소스 전극(241), 게이트 전극(243) 및 드레인 전극(245)은 서로 배치된 높이만 상이할 뿐 서로 수평 방향으로 형성된 구조인 것이다.
또한, 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)은 서로 교대로 형성될 수 있다.
또한, 도 2에서 도시하는 바와 같이, 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)은 각각 복수 개일 수 있다.
이러한 경우, 도 2와 같이, 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)이 각각 순차적으로 번갈아 형성될 수 있는 것이다. 예를 들어, 반도체 소자(200)는 제2 도전형 AlGaN층(231)이 형성된 후, 이에 접하게 제1 도전형 AlGaN층(233)이 형성되는 것을 반복한 구조인 것이다.
또한, 도 2에서 도시하는 바와 같이, 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)의 소스 전극(241) 방향 기준의 너비는 서로 동일할 수 있다.
예를 들어, 도 2의 제1 도전형 AlGaN층(233)의 너비(Wn)와 제2 도전형 AlGaN층(231)의 너비(Wp)가 동일하다는 것이다.
여기에서, '동일'의미는 수학적인 의미에서 정확하게 동일한 치수의 두께를 의미하는 것은 아니며, 설계오차, 제조오차, 측정오차 등을 감안하여 실질적으로 동일함을 의미하는 것이다.
또한, 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)의 농도는 서로 동일할 수 있다.
이는, 역방향 바이어스 시, 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)의 스트라이프(Stripe) 구조(교대 구조)가 모두 디플리션(Depletion) 되어야 하므로, 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)의 너비가 같아야 하고(도 2의 Wn = Wp), 제1 도전형 AlGaN층(233)의 농도와 제2 도전형 AlGaN층(231)의 농도도 같아야 한다.
일반적인 AlGaN/GaN 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET라고 하기로 함)의 구조는 AlGaN층과 오믹 콘택(Ohmic Contact)을 이루는 소스(Source)단과 드레인(Drain)단이 존재하며, 게이트 콘택(Gate Contact)은 AlGaN층 위에 형성되어 쇼트키 콘택(Schottky Contact)을 이루고 있다.
이에, FET 동작은 게이트 단의 전압을 컨트롤하여 소스단과 드레인단 사이의 2차원 전자 가스(2 Dimensional Electron Gas: 2DEG)를 연결 또는 단절하는 과정을 통해 이루어진다.
상술한 경우, 내압 확보를 위해서는 소스단과 드레인단 사이에 일정 거리 이상 이격시켜야 하는데, 이는 그 거리가 길수록 소스단과 드레인단 간의 저항이 커지기 때문이다. 한편, 소스단과 드레인단의 저항을 줄이려면, 소스단과 드레인단의 거리를 좁혀야 하는데 이 경우에는 내압 확보가 어려워지게 된다.
본 발명의 실시예에서는 AlGaN층 상부에 P형의 AlGaN층과 N형의 AlGaN층을 번갈아 형성(이하에서는, P/N AlGaN 스트라이프라고 하기로 함)하고, 그 상부에 게이트 전극과 오믹(Ohmic) 콘택의 드레인 전극을 형성할 수 있다.
상술한 구조에서, 게이트 전극은 P형의 AlGaN 및 N형의 AlGaN층과 쇼트키 콘택(Schottky Contact)을 이루어, 여전히 게이트로 작동 가능하다.
또한, 본 발명의 반도체 소자는 P/N AlGaN 스트라이프의 농도를 서로 동일하게 형성하기 때문에, 드레인 전극에 고전압을 인가할 때, P/N AlGaN 스트라이프 전 영역이 디플리션(Depletion)되어 의사 진성(Pseudo Intrinsic) AlGaN으로 변하게 되는데, 일반적으로 기판 농도가 낮을수록 브레이크다운(Breakdown) 능력이 커짐을 고려한다면, 본 구조를 사용하면 게이트 전극과 드레인 전극 사이의 거리가 짧아도 고 내압(High Breakdown Voltage)을 확보할 수 있음을 기대할 수 있는 것이다.
또한, 본 발명의 반도체 소자는 게이트 전극과 드레인 전극의 이격 거리가 짧아짐에 따라, 소스 전극과 드레인 전극 사이의 이격 거리도 단축되어, 온(ON) 전압이 낮아지는 것이다.
즉, 본 발명의 반도체 소자는 도통 상태로 동작 시, 드레인 전극과 소스 전극 사이의 이격 거리가 기존 대비하여 상대적으로 짧기 때문에, 온(ON) 전압을 낮출 수 있다는 것이다.
반도체 소자가 오프 상태(Blocking Mode)에서 동작 시, 게이트 전극과 드레인 전극 사이에 위치한 P/N AlGaN 스트라이프 구조가 모두 디플리션(Depletion)되어 마치 진성(Intrinsic) AlGaN 상태가 되므로, 종래 대비하여 상대적으로 짧은 드레인 전극과 소스 전극 간의 이격 거리에도 동일 BV(Breakdown Voltage) 내압을 이룰 수 있는 것이다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200 : 반도체 소자
110 : 비도핑 Ⅲ-Ⅴ족 제1 반도체층
120, 133 : 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층
131 : 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층
141, 241 : 소스 전극
143, 243 : 게이트 전극
145, 245 : 드레인 전극
210 : 비도핑 GaN층
220 : 제1 도전형 AlGaN층
231 : 제2 도전형 AlGaN층
233 : 제1 도전형 AlGaN층

Claims (15)

  1. 비도핑 Ⅲ-Ⅴ족 제1 반도체층(110);
    상기 비도핑 Ⅲ-Ⅴ족 제1 반도체층(110) 상에 형성된 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(120);
    상기 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(120) 상의 일측에 형성된 제1전극(141);
    상기 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(120) 상의 타측에 형성되되, 상기 제1 전극(141)과 직교방향으로 형성된 제1도전형 Ⅲ-Ⅴ족 제2 반도체층(133) 및 제2도전형 Ⅲ-Ⅴ족 제2 반도체층(131);
    상기 제1도전형 Ⅲ-Ⅴ족 제2 반도체층(133) 및 제2도전형 Ⅲ-Ⅴ족 제2 반도체층(131) 상의 일측에 형성된 제2 전극(143); 및
    상기 제1도전형 Ⅲ-Ⅴ족 제2 반도체층(133) 및 제2도전형 Ⅲ-Ⅴ족 제2 반도체층(131) 상의 타측에 형성된 제3 전극(145);을 포함하고,
    상기 제1도전형 Ⅲ-Ⅴ족 제2 반도체층(120) 상의 타측에 형성된 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층(133)과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층(131)은 서로 교대로 형성되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층은 각각 복수 개인 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층의 상기 제1 전극 방향 기준의 너비는 서로 동일한 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제1 도전형 Ⅲ-Ⅴ족 제2 반도체층과 제2 도전형 Ⅲ-Ⅴ족 제2 반도체층의 농도는 서로 동일한 반도체 소자.
  5. 청구항 1에 있어서,
    상기 Ⅲ-Ⅴ족 제1 반도체층은 GaN 재질로 이루어진 반도체층인 반도체 소자.
  6. 청구항 1에 있어서,
    상기 Ⅲ-Ⅴ족 제2 반도체층은 AlGaN 재질로 이루어진 반도체층인 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제1 도전형은 N형이고, 제2 도전형은 P형인 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제1 전극은 소스(Source) 전극, 제2 전극은 게이트(Gate) 전극, 제3 전극은 드레인(Drain) 전극인 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제2 전극과 제3 전극은 각각 상기 제1 전극을 기준으로 수평 방향으로 형성되는 반도체 소자.
  10. 비도핑 GaN(210)층;
    상기 비도핑 GaN(210)층 상에 형성된 제1 도전형 AlGaN층(220);
    상기 제1 도전형 AlGaN층(220) 상의 일측에 형성된 소스(Source) 전극(241);
    상기 제1 도전형 AlGaN층 상의 타측에 형성되되, 상기 소스 전극(241)과 직교방향으로 형성된 제1도전형 AlGaN층(233) 및 제2도전형 AlGaN층(231);
    상기 제1도전형 AlGaN층(233) 및 제2도전형 AlGaN층(231) 상의 일측에 형성된 게이트(Gate) 전극(243); 및
    상기 제1도전형 AlGaN층(233) 및 제2도전형 AlGaN층(231) 상의 타측에 형성된 드레인(Drain) 전극(245);을 포함하고,
    상기 제1도전형 AlGaN층(220)상의 타측에 형성된 제1 도전형 AlGaN층(233)과 제2 도전형 AlGaN층(231)은 서로 교대로 형성되는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 제1 도전형 AlGaN층과 제2 도전형 AlGaN층은 각각 복수 개인 반도체 소자.
  12. 청구항 10에 있어서,
    상기 제1 도전형 AlGaN층과 제2 도전형 AlGaN층의 상기 소스 전극 방향 기준의 너비는 서로 동일한 반도체 소자.
  13. 청구항 10에 있어서,
    상기 제1 도전형 AlGaN층과 제2 도전형 AlGaN층의 농도는 서로 동일한 반도체 소자.
  14. 청구항 10에 있어서,
    상기 제1 도전형은 N형이고, 제2 도전형은 P형인 반도체 소자.
  15. 청구항 10에 있어서,
    상기 게이트 전극과 드레인 전극은 각각 상기 소스 전극을 기준으로 수평 방향으로 형성되는 반도체 소자.
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