KR101850604B1 - 질화물 반도체 장치 - Google Patents

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Abstract

게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 질화물 반도체 장치를 제공한다.
질화물 반도체 장치이며, 제1 질화물 반도체층과, 상기 제1 질화물 반도체층 상에 배치되어 있음과 함께 상기 제1 질화물 반도체층보다도 밴드 갭이 큰 제2 질화물 반도체층과, 상기 제2 질화물 반도체층 상에 배치되어 있는 p형 반도체층과, 상기 p형 반도체층 상에 배치되어 있는 게이트 전극을 갖고 있다. 상기 게이트 전극과 상기 p형 반도체층 사이에, 상기 p형 반도체층으로부터 상기 게이트 전극을 향하는 방향에 있어서 흐르는 홀에 대하여 제1 장벽을 갖는 제1 계면과, 상기 p형 반도체층으로부터 상기 게이트 전극을 향해서 흐르는 홀에 대하여 제1 장벽보다도 큰 제2 장벽을 갖는 제2 계면이, 병렬로 배치되어 있다.

Description

질화물 반도체 장치{NITRIDE SEMICONDUCTOR DEVICE}
본 명세서가 개시하는 기술은, 질화물 반도체 장치에 관한 것이다.
특허문헌 1에, 질화물 반도체 장치로서 HEMT(High Electron Mobility Transistor)가 개시되어 있다. 이 HEMT는, 게이트 임계치가 0V보다도 높은 노멀리 오프형의 HEMT이다. 이 HEMT는, 제1 질화물 반도체층과, 제1 질화물 반도체층 상에 배치된 제2 질화물 반도체층을 갖고 있다. 제2 질화물 반도체층의 밴드 갭은, 제1 질화물 반도체층의 밴드 갭보다도 크다. 제1 질화물 반도체층과 제2 질화물 반도체층의 계면에 헤테로 접합이 형성되어 있다. 제2 질화물 반도체층 상에는, 소스 전극과 드레인 전극이 배치되어 있다. 또한, 소스 전극과 드레인 전극 사이의 제2 질화물 반도체층 상에는, p형 반도체층, n형 반도체층 및 게이트 전극이 적층되어 있다. 이 HEMT에서는, 제1 질화물 반도체층과 제2 질화물 반도체층의 계면의 헤테로 접합에 따라 2차원 전자 가스(이하, 2DEG라고 함)가 형성되어 있다. 단, 게이트 전압이 게이트 임계치 미만의 상태에서는, p형 반도체층으로부터 제2 질화물 반도체층 내로 공핍층이 신장되어 있다. 이하에서는, 이 공핍층을 제1 공핍층이라고 하는 경우가 있다. 게이트 전압이 게이트 임계치 미만의 상태에서는, 제1 공핍층이, 헤테로 접합까지 달하고 있다. 이로 인해, p형 반도체층의 바로 아래의 헤테로 접합에는 2DEG가 형성되어 있지 않으며, 제1 공핍층에 의해 2DEG가 소스 전극측과 드레인 전극측으로 분리되어 있다. 이로 인해, 게이트 전압이 게이트 임계치 미만의 상태에서는, 소스 전극과 드레인 전극 사이에 전압을 인가해도, HEMT에 전류는 흐르지 않는다. 게이트 전압을 상승시켜 가면, 게이트 전압의 상승에 수반해서 p형 반도체층의 전위가 상승하고, 제1 공핍층이 p형 반도체층 측으로 축소되어 간다. 이에 의해 제1 공핍층이 헤테로 접합으로부터 이격되면, p형 반도체층의 바로 아래의 헤테로 접합에 2DEG가 형성된다. 이로 인해, 헤테로 접합의 전역에 2DEG가 형성된 상태가 되어, 소스 전극과 드레인 전극 사이에 전류가 흐른다. 즉, HEMT가 온으로 된다. 또한, 상기와 같이 게이트 전압을 상승시키면, p형 반도체층과 n형 반도체층의 계면의 pn 접합으로부터 그 주위로 공핍층이 넓어진다. 이하에서는, 이 공핍층을 제2 공핍층이라고 하는 경우가 있다. 이와 같이, 특허문헌 1의 반도체 장치에서는, 게이트 전압을 상승시켰을 때에 p형 반도체층과 n형 반도체층에 제2 공핍층이 넓어지므로, 게이트 누설 전류를 억제할 수 있다.
일본 특허 공개 제2013-80894호 공보
상술한 바와 같이, 특허문헌 1의 HEMT에서는, 게이트 전압이 높을 때에 p형 반도체층과 n형 반도체층의 계면의 pn 접합 주위로 제2 공핍층이 넓어지고 있다. 이 상태에서는, p형 반도체층은, 제2 공핍층에 의해 게이트 전극으로부터 전기적으로 분리되어 있고, p형 반도체층의 전위가 플로팅하고 있다. HEMT를 턴 오프시킬 때에는, 이 상태로부터 게이트 전압을 게이트 임계치 미만까지 저하시킨다. 그러면, 먼저, pn 접합 주위의 제2 공핍층이 축소된다. 제2 공핍층이 존재하고 있는 동안은, p형 반도체층의 전위는 대부분 저하되지 않는다. 게이트 전압이 저하되면, 제2 공핍층은, 그 존재를 무시할 수 있을 정도까지 축소된다. 이하에서는, 공핍층이 그 존재를 무시할 수 있을 정도까지 축소되는 것을, 공핍층이 소멸된다고 한다. 제2 공핍층이 소멸되면, p형 반도체층이 게이트 전극과 전기적으로 접속되므로, 이 단계에서 p형 반도체층의 전위가 저하되기 시작한다. p형 반도체층의 전위가 저하되는 것에 수반하여, p형 반도체층으로부터 제2 질화물 반도체층 내로 제1 공핍층이 신전한다. 제1 공핍층이 헤테로 접합에 도달함으로써, p형 반도체층의 바로 아래의 2DEG가 소멸되고, HEMT가 오프한다. 이상에서 설명한 바와 같이, 특허문헌 1의 HEMT를 턴 오프시킬 때에는, 제2 공핍층이 소멸될 때까지는 p형 반도체층의 전위가 대부분 내려가지 않아, p형 반도체층의 바로 아래의 2DEG가 소멸되는 타이밍이 느려진다. 이로 인해, 특허문헌 1의 HEMT는, 턴 오프 시의 응답 속도가 늦다고 하는 문제가 있었다. 따라서, 본 명세서에서는, 게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 질화물 반도체 장치를 제공한다.
본 명세서가 개시하는 질화물 반도체 장치는, 제1 질화물 반도체층과, 제2 질화물 반도체층과, p형 반도체층과, 게이트 전극을 갖고 있다. 상기 제2 질화물 반도체층은, 상기 제1 질화물 반도체층 상에 배치되어 있고, 상기 제1 질화물 반도체층보다도 밴드 갭이 크다. 상기 p형 반도체층은, 상기 제2 질화물 반도체층 상에 배치되어 있다. 게이트 전극은, 상기 p형 반도체층 상에 배치되어 있다. 상기 게이트 전극과 상기 p형 반도체층 사이에, 상기 p형 반도체층으로부터 상기 게이트 전극을 향하는 방향에 있어서 홀에 대하여 제1 장벽을 갖는 제1 계면과, 상기 p형 반도체층으로부터 상기 게이트 전극을 향하는 방향에 있어서 홀에 대하여 제1 장벽보다도 큰 제2 장벽을 갖는 제2 계면이, 병렬로 배치되어 있다.
또한, 제1 계면과 제2 계면이 병렬로 배치되어 있다고 함은, p형 반도체층으로부터 게이트 전극을 향해서 홀이 흐를 때에, 제1 계면과 제2 계면 중 어느 한쪽만을 지나도록 이들이 배치되어 있는 것을 의미한다. 또한, 제1 장벽 및 제2 장벽은, 게이트 전압이 소정의 고정 전압(예를 들어, 0V)일 때의 장벽을 의미한다.
이 질화물 반도체 장치에서는, 게이트 전압이 게이트 임계치 미만인 경우에는, p형 반도체층으로부터 제2 질화물 반도체층으로 제1 공핍층이 넓어지고 있다. 공핍층이 헤테로 접합(제1 질화물 반도체층과 제2 질화물 반도체층의 계면)에 달하고 있음으로써, 질화물 반도체 장치가 오프하고 있다. p형 반도체층으로부터 제2 질화물 반도체층으로 신장하는 제1 공핍층에 의해, 노멀리 오프형의 질화물 반도체 장치가 실현되고 있다. 이 질화물 반도체 장치를 턴 온시킬 경우에는, 게이트 전압을 게이트 임계치 이상까지 상승시킨다. 게이트 전압을 게이트 임계치 이상까지 상승시키면, p형 반도체층의 전위가 상승하므로, 헤테로 접합으로부터 제1 공핍층이 퇴피한다. 따라서, 질화물 반도체 장치가 온으로 된다. 또한, 게이트 전압을 상승시키면, 장벽이 큰 제2 계면에, 장벽을 확대하는 방향으로 전압이 인가된다. 그러면, 제2 계면으로부터 그 주위의 p형 반도체층으로 공핍층이 넓어진다. 이하에서는, 이 공핍층을 제3 공핍층이라고 하는 경우가 있다. 한편, 장벽이 작은 제1 계면으로부터는 공핍층은 넓어지지 않는다. 그러나 제2 계면으로부터 넓어지는 제3 공핍층이 제1 계면 근방의 p형 반도체층으로 진전한다. 이와 같이 제2 계면의 주위뿐만 아니라 제1 계면의 근방으로도 제3 공핍층이 넓어짐으로써, 게이트 누설 전류(즉, 게이트 전극으로부터 p형 반도체층으로 흐르는 전류)를 억제할 수 있다. 질화물 반도체 장치를 턴 오프시킬 경우에는, 게이트 전압을 게이트 임계치 미만으로 저하시킨다. 그러면, p형 반도체층 내의 제3 공핍층이 제2 계면측을 향해서 축소된다. 제3 공핍층이 제2 계면측으로 축소되므로, 제1 계면의 근방으로부터 제3 공핍층이 퇴피한다. 그 결과, p형 반도체층이 제1 계면을 개재해서 게이트 전극에 접속되고, p형 반도체층의 전위가 저하된다. 즉, p형 반도체층으로부터 제3 공핍층이 소멸되는 것보다도 빠른 단계에서, p형 반도체층의 전위가 저하되기 시작한다. p형 반도체층의 전위가 저하되면, p형 반도체층으로부터 제2 질화물 반도체층으로 제1 공핍층이 신장한다. 제1 공핍층이 헤테로 접합에 달하면, 질화물 반도체 장치가 오프한다. 이와 같이, 이 구조에 의하면, 질화물 반도체 장치를 턴 오프시킬 때에, 보다 빠른 단계에서 p형 반도체층의 전위가 저하되기 시작한다. 따라서, 이 질화물 반도체 장치는, 턴 오프 시의 응답 속도가 빠르다. 이상에서 설명한 바와 같이, 이 구조에 의하면, 게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 질화물 반도체 장치를 실현할 수 있다.
도 1은 제1 실시예의 HEMT(10)의 종단면도.
도 2는 제1 실시예의 HEMT(10)의 평면도[단, 게이트 전극(36)의 도시를 생략하고, 계면(37a, 38a)의 배치를 도시하는 도면].
도 3은 제1 실시예의 HEMT(10)의 게이트 근방의 확대 단면도.
도 4는 제1 실시예의 HEMT(10)의 게이트 근방의 확대 단면도.
도 5는 제1 실시예의 HEMT(10)의 게이트 근방의 확대 단면도.
도 6은 제1 변형예의 HEMT의 게이트 근방의 확대 단면도.
도 7은 제2 변형예의 HEMT(10)의 평면도[단, 게이트 전극(36)의 도시를 생략하고, 계면(37a, 38a)의 배치를 도시하는 도면].
도 8은 제3 변형예의 HEMT(10)의 평면도[단, 게이트 전극(36)의 도시를 생략하고, 계면(37a, 38a)의 배치를 도시하는 도면].
도 9는 제2 실시예의 HEMT의 게이트 근방의 확대 단면도.
도 10은 제2 실시예의 HEMT의 게이트 근방의 확대 단면도.
도 11은 제2 실시예의 HEMT의 게이트 근방의 확대 단면도.
도 12는 제3 실시예의 HEMT의 게이트 근방의 확대 단면도.
도 13은 제4 실시예의 HEMT의 게이트 근방의 확대 단면도.
도 14는 제5 실시예의 HEMT의 종단면도.
도 15는 제6 실시예의 HEMT의 게이트 근방의 확대 단면도.
도 16은 제6 실시예의 HEMT의 게이트 근방의 확대 단면도.
도 17은 제6 실시예의 HEMT의 게이트 근방의 확대 단면도.
[제1 실시예]
도 1에 도시하는 실시예의 HEMT(10)는, 적층 기판(11)을 갖고 있다. 적층 기판(11)은 하지 기판(12), 버퍼층(14), 전자 주행층(16) 및 전자 공급층(18)이 적층된 구조를 갖고 있다. 또한, 이하에서는, 적층 기판(11)의 두께 방향을 z 방향이라 하고, z 방향에 직교하는 일방향(도 1의 좌우 방향)을 x 방향이라 하고, x 방향 및 z 방향에 직교하는 방향을 y 방향이라고 한다.
하지 기판(12)은, 실리콘에 의해 구성되어 있다. 단, 하지 기판(12)은 표면에 질화물 반도체층을 결정 성장시킬 수 있는 다른 재료(예를 들어, 사파이어, SiC, GaN 등)에 의해 구성되어 있어도 된다.
버퍼층(14)은 하지 기판(12) 상에 배치되어 있다. 버퍼층(14)은 GaN에 의해 구성되어 있다. 단, 버퍼층(14)은 AlGaN, AlN 등의 다른 재료에 의해 구성되어 있어도 된다.
전자 주행층(16)은 버퍼층(14) 상에 배치되어 있다. 전자 주행층(16)은 i형(즉, 언도핑형)의 GaN에 의해 구성되어 있다.
전자 공급층(18)은 전자 주행층(16) 상에 배치되어 있다. 전자 공급층(18)은 i형의 InAlGaN에 의해 구성되어 있다. 보다 상세하게는, 전자 공급층(18)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0 <y1≤1, 0≤1-x1-y1≤1)에 의해 구성되어 있다. 전자 공급층(18)의 밴드 갭은, 전자 주행층(16)의 밴드 갭보다도 크다. 전자 공급층(18)(즉, GaN)과 전자 주행층(16)(즉, InAlGaN)의 계면에, 헤테로 접합(18a)이 형성되어 있다. 헤테로 접합(18a) 근방의 전자 주행층(16)에, 2DEG(2차원 전자 가스)가 형성되어 있다.
적층 기판(11) 상에는, 소스 전극(30), 드레인 전극(32), p형 게이트층(34) 및 게이트 전극(36)이 형성되어 있다.
소스 전극(30)은 전자 공급층(18) 상에 배치되어 있다. 소스 전극(30)은 Ti와 Al을 적층시킨 전극이다. Ti가 전자 공급층(18)에 접하고 있으며, Al이 Ti 상에 적층되어 있다. 소스 전극(30)은 전자 공급층(18)에 오믹 접촉하고 있다. 도 2에 도시한 바와 같이, 소스 전극(30)은 y 방향으로 길게 신장되어 있다.
도 1에 도시한 바와 같이, 드레인 전극(32)은 전자 공급층(18) 상에 배치되어 있다. 드레인 전극(32)은 소스 전극(30)으로부터 x 방향으로 이격된 위치에 배치되어 있다. 드레인 전극(32)은 Ti와 Al을 적층시킨 전극이다. Ti가 전자 공급층(18)에 접하고 있으며, Al이 Ti 상에 적층되어 있다. 드레인 전극(32)은 전자 공급층(18)에 오믹 접촉하고 있다. 도 2에 도시한 바와 같이, 드레인 전극(32)은 y 방향으로 길게 신장되어 있다.
도 1에 도시한 바와 같이, p형 게이트층(34)은 전자 공급층(18) 상에 배치되어 있다. p형 게이트층(34)은 전자 공급층(18)에 접하고 있다. p형 게이트층(34)은 소스 전극(30)과 드레인 전극(32) 사이에 배치되어 있다. 보다 상세하게는, 도 2에 도시한 바와 같이, p형 게이트층(34)은 적층 기판(11)의 표면(11a)[즉, 전자 공급층(18)의 표면]을 평면에서 보았을 때에, 소스 전극(30)과 드레인 전극(32) 사이의 범위 내에 배치되어 있다. p형 게이트층(34)은, y 방향으로 길게 신장되어 있다. p형 게이트층(34)은 p형의 GaN에 의해 구성되어 있다. 단, p형 게이트층(34)은, p형의 AlGaN 등의 다른 p형 반도체에 의해 구성되어 있어도 된다.
게이트 전극(36)은 p형 게이트층(34) 상에 배치되어 있다. 게이트 전극(36)은 쇼트 키 전극부(37)와 오믹 전극부(38)를 갖고 있다.
오믹 전극부(38)는 Pt와 Pb 중 어느 하나, 또는 이들을 함유하는 합금 등에 의해 구성되어 있다. 오믹 전극부(38)는 p형 게이트층(34)의 폭 방향(즉, x 방향)의 대략 중앙부에 있어서, p형 게이트층(34)의 표면에 접촉하고 있다. 오믹 전극부(38)는 p형 게이트층(34)에 오믹 접촉하고 있다. 이하에서는, 오믹 전극부(38)와 p형 게이트층(34)의 계면을, 오믹 계면(38a)이라 칭한다. 도 2의 사선에 의해 해칭된 영역은, 오믹 계면(38a)을 나타내고 있다. 도 2에 도시한 바와 같이, 오믹 계면(38a)은 y 방향으로 길게 신장되어 있다.
쇼트 키 전극부(37)는 Ni, W, Ti 및 Al 중 어느 하나, 또는 이들을 함유하는 합금 등에 의해 구성되어 있다. 쇼트 키 전극부(37)는 p형 게이트층(34)과 오믹 전극부(38)를 덮도록 형성되어 있다. 쇼트 키 전극부(37)는 오믹 전극부(38)에 접하고 있다. 또한, 쇼트 키 전극부(37)는 오믹 전극부(38)가 형성되어 있지 않은 범위에서, p형 게이트층(34)의 표면에 쇼트 키 접촉하고 있다. 이하에서는, 쇼트 키 전극부(37)와 p형 게이트층(34)의 계면을, 쇼트 키 계면(37a)이라 칭한다. 도 2의 도트에 의해 해칭된 영역은, 쇼트 키 계면(37a)을 나타내고 있다. 도 2에 도시한 바와 같이, 쇼트 키 계면(37a)은 오믹 계면(38a)의 x 방향의 양측에 형성되어 있다. 각 쇼트 키 계면(37a)은 오믹 계면(38a)에 인접하고 있다. 각 쇼트 키 계면(37a)은 y 방향으로 길게 신장되어 있다.
이어서, 오믹 계면(38a)과 쇼트 키 계면(37a)의 특성에 대해서 설명한다. 게이트 전압이 0V인 상태에서는, 쇼트 키 계면(37a)은 p형 게이트층(34)으로부터 게이트 전극(36)을 향하는 방향에 있어서, 홀에 대하여 장벽을 갖고 있다. 게이트 전극(36)의 전위가 p형 게이트층(34)의 전위보다도 낮아지면, 쇼트 키 계면(37a)의 장벽이 작아진다. 게이트 전극(36)의 전위가 p형 게이트층(34)의 전위보다도 소정 값 이상으로 낮아지면, 장벽이 충분히 작아져, 쇼트 키 계면(37a)을 개재해서 p형 게이트층(34)으로부터 게이트 전극(36)을 향해 홀이 흐르게 된다. 한편, 오믹 계면(38a)은, 이러한 장벽이 매우 작다(거의 제로임). 따라서, 게이트 전극(36)의 전위가 p형 게이트층(34)의 전위보다도 낮아지면, 오믹 계면(38a)을 개재해서 p형 게이트층(34)으로부터 게이트 전극(36)을 향해서 홀이 흐른다. 즉, 게이트 전압이 0V인 상태에서는, p형 게이트층(34)으로부터 게이트 전극(36)을 향하는 방향에 있어서의 홀에 대한 장벽은, 쇼트 키 계면(37a)에서 오믹 계면(38a)보다도 높다.
게이트 전극(36)의 전위가 p형 게이트층(34)의 전위보다도 높으면, 도 4, 도 5에 도시한 바와 같이, 상술한 장벽이 높은 쇼트 키 계면(37a)으로부터 p형 게이트층(34) 내로 공핍층(42)이 넓어진다. 한편, 게이트 전극(36)의 전위가 p형 게이트층(34)의 전위보다도 높아도, 상술한 장벽이 낮은 오믹 계면(38a)으로부터 p형 게이트층(34)으로는 공핍층은 넓어지지 않는다.
상술한 바와 같이, 게이트 전극(36)의 전위가 p형 게이트층(34)의 전위보다도 높을 때에, 쇼트 키 계면(37a)으로부터 p형 게이트층(34) 내로 공핍층(42)이 넓어진다. 이때 공핍층(42)이 넓어지는 거리 L(m)[즉, 쇼트 키 계면(37a)으로부터의 거리 L]은, p형 게이트층(34)의 유전율 εs(Fm-1), 쇼트 키 계면(37a)의 빌트인 포텐셜 Vbi(V), 게이트 전압 Vg(V), 전기 소량(素量) q(C) 및 p형 게이트층(34) 내의 p형 불순물 농도 Na(m-3)와의 사이에서, 다음의 (수학식 1)을 만족한다.
Figure 112016060221091-pat00001
또한, 게이트 전압 Vg는, 게이트 전극(36)의 소스 전극(30)에 대한 전위이다. 상술한 (수학식 1)에, 게이트 전압 Vg로서 게이트 임계치 Vgth를 대입하면, 게이트 임계치 Vgth가 인가되고 있을 때에 공핍층이 신장하는 거리 L2가 얻어진다. 즉, 거리 L2는,
Figure 112016060221091-pat00002
를 만족한다.
또한, 도 3에 도시하는 폭 W1은, 오믹 계면(38a)의 x 방향에 있어서의 폭을 나타내고 있다. 제1 실시예에서는, 폭 W1의 절반의 값 W1/2가, 상술한 거리 L2보다도 작다. 즉, 오믹 계면(38a)의 전체가, 쇼트 키 계면(37a)으로부터 거리 L2의 범위 내에 위치하고 있다. 따라서, 게이트 임계치 Vgth 이상의 게이트 전압이 인가되었을 때에, 도 4에 도시한 바와 같이, 오믹 전극부(38)에 접하고 있는 범위의 p형 게이트층(34)의 전체로 공핍층(42)이 넓어진다.
이어서, HEMT(10)의 동작에 대해서 설명한다. HEMT(10)의 사용 시에는, 소스 전극(30)과 드레인 전극(32) 사이에 드레인 전극(32)이 플러스가 되는 전압이 인가된다. HEMT(10)의 게이트 임계치 Vgth는, 0V보다도 높다. 도 3은, 게이트 전압으로서 게이트 임계치 Vgth보다도 낮은 게이트 오프 전압 Vg0(예를 들어, 0V)이 인가되고 있는 상태를 나타내고 있다. 게이트 오프 전압 Vg0이 인가되고 있는 상태에서는, p형 게이트층(34)으로부터 그 하측의 전자 공급층(18)으로 공핍층(40)이 넓어지고 있다. 공핍층(40)의 하단부는, 헤테로 접합(18a)에 달하고 있다. 이로 인해, 이 상태에서는, p형 게이트층(34)의 바로 아래의 헤테로 접합(18a)에는, 2DEG가 형성되어 있지 않다. 공핍층(40)에 의해, 소스 전극(30)측과 드레인 전극(32)측으로 2DEG(100)가 분리되어 있다. 이 상태에서는, 소스 전극(30)과 드레인 전극(32) 사이에 전압이 인가되어도, 전류가 흐르지 않는다. 즉, HEMT(10)는 오프하고 있다. 이와 같이, HEMT(10)는 노멀리 오프형이다. 또한, 게이트 오프 전압 Vg0이 인가되고 있는 상태에서는, p형 게이트층(34) 내로는 공핍층이 넓어지고 있지 않다(즉, 존재를 무시할 수 있을 정도로 공핍층이 축소되고 있음).
이어서, HEMT(10)를 턴 온할 때의 동작에 대해서 설명한다. HEMT(10)를 턴 온할 때에는, 게이트 전압을, 게이트 오프 전압 Vg0으로부터 게이트 온 전압 Vg1(즉, 게이트 임계치 Vgth보다도 높은 전압)까지 상승시킨다. 그러면, 도 4에 도시한 바와 같이, 공핍층(40)이 p형 게이트층(34) 측으로 퇴피하고, p형 게이트층(34)의 바로 아래의 헤테로 접합(18a)에 2DEG(100)가 형성된다. 즉, 헤테로 접합(18a)의 전체에 2DEG(100)가 형성된 상태가 된다. 이로 인해, 2DEG(100)를 통해 소스 전극(30)으로부터 드레인 전극(32)을 향해 전자가 흐른다. 즉, HEMT가 온으로 된다.
또한, 게이트 전압을 게이트 온 전압 Vg1로 상승시키면, 쇼트 키 계면(37a)에 역전압(즉, 홀을 흐르게 하지 않는 방향의 전압)이 인가된다. 이로 인해, 도 4에 도시한 바와 같이, 쇼트 키 계면(37a)으로부터 p형 게이트층(34) 내로 공핍층(42)이 넓어진다. 이때, 쇼트 키 계면(37a)으로부터 공핍층(42)이 신장하는 거리 L은, 상술한 거리 L2보다도 길다. 즉, 공핍층(42)이 신장하는 거리 L은, 상술한 거리 W1/2보다도 길다. 따라서, 도 4에 도시한 바와 같이, 쇼트 키 계면(37a)으로부터 신장하는 공핍층(42)에 의해, 오믹 계면(38a)을 구성하고 있는 부분의 p형 게이트층(34)의 전체가 공핍화된다. 이로 인해, 게이트 전극(36)은 공핍층(42)에 의해, 공핍화하고 있지 않은 p형 게이트층(34)[즉, 공핍층(42)의 하측의 p형 게이트층(34)]으로부터 전기적으로 분리된다. 이로 인해, 게이트 온 전압 Vg1이 인가되고 있을 때에, p형 게이트층(34)을 개재해서 게이트 전극(36)과 다른 전극[예를 들어, 소스 전극(30)이나 드레인 전극(32)] 사이로 전류가 흐르는 것이 억제된다. 즉, 게이트 누설 전류가 억제된다.
이어서, HEMT(10)를 턴 오프시킬 때의 동작에 대해서 설명한다. HEMT(10)를 턴 오프시킬 때에는, 게이트 전압을, 게이트 온 전압 Vg1로부터 게이트 오프 전압 Vg0까지 저하시킨다. 상술한 바와 같이, HEMT(10)가 온으로 되어 있는 상태에서는 게이트 전극(36)이 공핍층(42)에 의해 p형 게이트층(34)으로부터 전기적으로 분리되어 있다. 이로 인해, 공핍층(42)의 하측의 p형 게이트층(34)의 전위는 플로팅하고 있다. 따라서, 게이트 전압을 게이트 오프 전압 Vg0까지 저하시켜도, p형 게이트층(34)의 전위는 곧바로 저하되지 않는다. 한편, 게이트 전압을 게이트 오프 전압 Vg0까지 저하시키면, 쇼트 키 계면(37a)으로의 인가 전압(역전압)이 작아지지 않게 되므로, 공핍층(42)이 쇼트 키 계면(37a)을 향해 축소된다. 공핍층(42)이 어느 정도 축소되면, 도 5에 도시한 바와 같이, 오믹 전극부(38)의 하측에서 공핍층(42)이 양측으로 분리되고, 게이트 전극(36)이 오믹 계면(38a)을 개재해서 p형 게이트층(34)에 접속된다. 그러면, p형 게이트층(34)의 전위가 저하되기 시작한다. 즉, 공핍층(42)이 소멸하는 것보다도 전에, 게이트 전극(36)이 p형 게이트층(34)에 접속되어서, p형 게이트층(34)의 전위가 저하되기 시작한다. 그 후는 p형 게이트층(34)의 전위가 저하되는 것에 수반하여, p형 게이트층(34)으로부터 그 하측의 전자 공급층(18)으로 공핍층(40)이 신장한다. p형 게이트층(34)의 전위가 소정의 전위까지 저하되면, 도 3에 도시한 바와 같이, 공핍층(40)이 헤테로 접합(18a)에 달하고, HEMT(10)가 오프한다. 또한, p형 게이트층(34)의 전위가 소정의 전위까지 저하되면, 도 3에 도시한 바와 같이, 공핍층(42)이 소멸한다.
이상에서 설명한 바와 같이 제1 실시예의 HEMT(10)가 온으로 되어 있을 때에는, 게이트 전극(36)이 공핍층(42)에 의해 그 하부의 p형 게이트층(34)으로부터 전기적으로 분리된다. 이에 의해, 게이트 누설 전류가 억제된다. 또한, 제1 실시예의 HEMT(10)를 턴 오프할 때에는, 공핍층(42)이 쇼트 키 계면(37a)을 향해서 축소되므로, 공핍층(42)이 소멸하는 것보다도 빠른 단계에서, 오믹 전극부(38)의 하부로부터 공핍층(42)이 퇴피한다. 이로 인해, 도 5에 도시한 바와 같이, p형 게이트층(34) 내에 비교적 두꺼운 공핍층(42)이 잔존하고 있는 단계에서, 게이트 전극(36)이 p형 게이트층(34)에 전기적으로 접속되고, p형 게이트층(34)의 전위가 저하되기 시작한다. 즉, 이 HEMT(10)에서는, p형 게이트층(34)의 전위가 저하되기 시작하는 타이밍이, 종래의 게이트 누설 전류를 억제하는 HEMT(예를 들어, 특허문헌 1의 HEMT)보다도 빠르다. 이로 인해, 제1 실시예의 HEMT(10)는, 턴 오프할 때의 응답 속도가 빠르다. 이와 같이, 제1 실시예의 구조에 의하면, 게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 HEMT를 제공할 수 있다.
또한, 상술한 제1 실시예에서는, 쇼트 키 계면(37a)으로부터 거리 L2의 범위 내에 오믹 계면(38a)이 형성되어 있었다. 이로 인해, 게이트 전압이 게이트 임계치 Vgth를 초과하고 있는 상태에서는, 공핍층(42)에 의해 게이트 전극(36)이 p형 게이트층(34)으로부터 전기적으로 분리되어, 게이트 누설 전류를 확실하게 억제할 수 있었다. 그러나 쇼트 키 계면(37a)으로부터 거리 L2보다도 이격된 위치에 오믹 계면(38a)이 형성되어 있어도 된다. 예를 들어, 쇼트 키 계면(37a)으로부터 하기의 수식을 만족하는 거리 L1(거리 L2보다도 긴 거리)의 범위 내에 오믹 계면(38a)이 형성되어 있어도 된다.
Figure 112016060221091-pat00003
또한, 전압 Vgm(V)은 HEMT의 정격 게이트 전압이다. 정격 게이트 전압은, HEMT의 게이트 전압으로서 사용 가능한 값의 최댓값이며, HEMT의 제공원(제조원, 판매원 등)에 의해 정해진 값이다. 이와 같은 구성에 의하면, 정격 게이트 전압 Vgm이 인가되었을 때에, 게이트 전극(36)이 공핍층(42)에 의해 p형 게이트층(34)으로부터 전기적으로 분리된다. 따라서, 정격 게이트 전압이 인가되었을 때에 게이트 누설 전류를 효과적으로 억제할 수 있다. 또한, 쇼트 키 계면(37a)으로부터 거리 L1보다도 더 떨어진 위치에 오믹 계면(38a)이 형성되어 있어도 된다. 이 경우, 게이트 전압을 인가해도, 도 6에 도시한 바와 같이, 오믹 전극부(38)의 하측 영역의 일부에 공핍층(42)이 형성되지 않고, 그 공핍층(42)이 형성되어 있지 않은 부분에서 게이트 전극(36)이 p형 게이트층(34)과 접속되어 있다. 그러나 이러한 형태에서도, 오믹 전극부(38)와 p형 게이트층(34)이 접속되어 있는 부분의 폭이 공핍층(42)에 의해 좁혀지게 되므로, 게이트 누설 전류를 어느 정도 억제할 수 있다.
또한, 제1 실시예의 HEMT(10)에서는, 도 2에 도시한 바와 같이, 오믹 계면(38a)과 쇼트 키 계면(37a)이 y 방향으로 스트라이프 형상으로 신장되어 있었다. 그러나 p형 게이트층(34)의 표면에 있어서, 오믹 계면(38a)과 쇼트 키 계면(37a)은 어떻게 배치되어 있어도 된다. 예를 들어, 도 7에 도시한 바와 같이, 오믹 계면(38a)과 쇼트 키 계면(37a)이 x 방향으로 스트라이프 형상으로 신장되어 있어도 된다. 또한, 예를 들어 도 8에 도시한 바와 같이, p형 게이트층(34)의 표면에 있어서, 복수의 오믹 계면(38a)이 분산되어 배치되어 있어도 된다.
[제2 실시예]
도 9에 나타내는 제2 실시예의 HEMT는, p형 게이트층(34)이 고농도 영역(34a)과 저농도 영역(34b)을 갖고 있다. 제2 실시예의 HEMT의 그 밖의 구성은, 제1 실시예의 HEMT(10)의 구성과 동등하다. 저농도 영역(34b)의 p형 불순물 농도는 낮고, 고농도 영역(34a)의 p형 불순물 농도는 저농도 영역(34b)의 p형 불순물 농도보다도 높다. 고농도 영역(34a)은 p형 게이트층(34)의 표면 중앙에 노출되도록 형성되어 있고, 오믹 전극부(38)와 쇼트 키 전극부(37)에 접하고 있다. 저농도 영역(34b)은 고농도 영역(34a)의 양측에서 쇼트 키 전극부(37)에 접하고 있다. 또한, 저농도 영역(34b)은 전자 공급층(18) 측의 p형 게이트층(34)의 전역에 형성되어 있다. 저농도 영역(34b)은 전자 공급층(18)에 접하고 있다. 고농도 영역(34a)은 전자 공급층(18)에 접하고 있지 않다.
제2 실시예의 HEMT에서는, 게이트 전압으로서 게이트 오프 전압 Vg0이 인가되고 있는 상태에서는, 도 9에 도시한 바와 같이, 공핍층(40)이 헤테로 접합(18a)까지 신장되어 있다. 따라서, HEMT는 오프하고 있다. 게이트 전압으로서 게이트 온 전압 Vg1이 인가되면, 도 10에 도시한 바와 같이, 헤테로 접합(18a)으로부터 공핍층(40)이 퇴피하고, HEMT가 온으로 된다. 또한, 게이트 온 전압 Vg1이 인가되면, 쇼트 키 계면(37a)으로부터 저농도 영역(34b)으로 공핍층(42)이 신장한다. 고농도 영역(34a)은 p형 불순물 농도가 높으므로, 고농도 영역(34a)에는 대부분 공핍층(42)이 넓어지지 않는다. 게이트 온 전압 Vg1을 인가하면, 도 10에 도시한 바와 같이, 쇼트 키 계면(37a)으로부터 저농도 영역(34b) 내로 신장되되는 공핍층(42)에 의해, 고농도 영역(34a)의 주위 전체가 덮인다[즉, 고농도 영역(34a)은 저농도 영역(34b)과 p형 게이트층(34) 사이의 쇼트 키 계면(37a)으로부터 상술한 거리 L1의 범위 내에 형성되어 있음]. 이로 인해, 공핍층(42)에 의해 게이트 전극(36)이 공핍층(42)의 하측의 p형 게이트층(34)으로부터 전기적으로 분리된다. 따라서, 제2 실시예의 HEMT에서도, 게이트 누설 전류가 억제된다.
그 후, 게이트 전압을 게이트 오프 전압 Vg0까지 끌어내리면, 도 11에 도시한 바와 같이, 공핍층(42)이 쇼트 키 계면(37a) 측으로 축소된다. 그러면, 고농도 영역(34a)의 하부에서 공핍층(42)이 양측으로 분리된다. 이로 인해, 게이트 전극(36)이 고농도 영역(34a)을 개재해서 저농도 영역(34b)에 전기적으로 접속된다. 게이트 전극(36)이 고농도 영역(34a)에 접하고 있으므로, 게이트 전극(36)과 p형 게이트층(34) 사이의 콘택트 저항은 작다. 이로 인해, 게이트 전극(36)이 저농도 영역(34b)에 전기적으로 접속되면, 저농도 영역(34b)의 전위가 급속하게 게이트 오프 전압 Vg0까지 저하된다. 그러면, 저농도 영역(34b)으로부터 헤테로 접합(18a)을 향해 공핍층(40)이 신장되고, HEMT가 오프한다. 이와 같이, 제2 실시예의 HEMT에서는, 고농도 영역(34a)에 의해 게이트 전극(36)과 p형 게이트층(34) 사이의 콘택트 저항이 저감되고 있으므로, HEMT의 턴 오프 시의 응답 속도가 보다 빨라진다.
[제3 실시예]
도 12에 나타내는 제3 실시예의 HEMT는, 제2 실시예의 HEMT와 마찬가지로, p형 게이트층(34)이 고농도 영역(34a)과 저농도 영역(34b)을 갖고 있다. 제3 실시예의 HEMT에서는, 제2 실시예의 HEMT와는 달리, 게이트 전극(36)이 단일 금속(예를 들어, Pb, Ni 및 W 중 어느 하나 또는 이들을 함유하는 합금 등)에 의해 구성되어 있다. 게이트 전극(36)은 고농도 영역(34a)과 저농도 영역(34b)의 양쪽에 접하고 있다. 제3 실시예의 HEMT의 그 밖의 구성은, 제1 실시예의 HEMT(10)의 구성과 동등하다.
제3 실시예의 HEMT에서는, 게이트 전극(36)과 고농도 영역(34a)의 계면에 오믹 계면(38a)이 형성되어 있고, 게이트 전극(36)과 저농도 영역(34b)의 계면에 쇼트 키 계면(37a)이 형성되어 있다. 이와 같이, 게이트 전극(36)에 접하는 범위의 p형 게이트층(34) 내에 고농도 영역(34a)과 저농도 영역(34b)을 형성함으로써, 단일 금속에 의해 구성된 게이트 전극(36)에 대하여, 오믹 계면(38a)과 쇼트 키 계면(37a)을 형성할 수 있다. 제3 실시예의 구조에서도, 게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 HEMT를 제공할 수 있다.
[제4 실시예]
도 13에 나타내는 제4 실시예의 HEMT에서는, p형 게이트층(34)의 표면 중앙에 오목부(34c)가 형성되어 있고, 그 오목부(34c) 내에 쇼트 키 전극부(37)가 매립되어 있다. 쇼트 키 전극부(37)는 오목부(34c)의 내면에 있어서, p형 게이트층(34)에 대하여 쇼트 키 접촉하고 있다. 또한, p형 게이트층(34)의 표면과 쇼트 키 전극부(37)의 표면 상에, 오믹 전극부(38)가 형성되어 있다. 오믹 전극부(38)는 p형 게이트층(34)에 대하여 오믹 접촉하고 있다. 또한, 오믹 전극부(38)는 쇼트 키 전극부(37)에 접촉하고 있다.
제4 실시예의 HEMT에서도, 게이트 전압으로서 게이트 온 전압 Vg1이 인가되면, 헤테로 접합(18a)으로부터 공핍층(40)이 퇴피하고, HEMT가 온으로 된다. 또한, 게이트 온 전압 Vg1이 인가되면, 쇼트 키 계면(37a)[즉, 오목부(34c)의 내면]으로부터 p형 게이트층(34) 내로 공핍층(42)이 신장한다. 제4 실시예의 HEMT에서는, 쇼트 키 전극부(37)가 p형 게이트층(34)에 매립되어 있으므로, 쇼트 키 계면(37a)의 면적이 넓다. 이로 인해, p형 게이트층(34)의 보다 넓은 범위로 공핍층(42)이 신장된다. 공핍층(42)에 의해, 게이트 전극(36)이 공핍층(42)의 하부의 p형 게이트층(34)으로부터 전기적으로 분리된다. 이로 인해, 게이트 누설 전류가 억제된다. 그 후, 게이트 전압을 게이트 오프 전압 Vg0까지 저하시키면, 공핍층(42)이 쇼트 키 계면(37a)을 향해 축소된다. 이에 의해 오믹 계면(38a)의 하부로부터 공핍층(42)이 퇴피하면, p형 게이트층(34)의 전위가 저하되고, HEMT가 오프한다. 제4 실시예의 구조에서도, 게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 HEMT를 제공할 수 있다.
[제5 실시예]
도 14에 도시하는 제5 실시예의 HEMT는, 종형의 HEMT이다. 제5 실시예의 HEMT의 전자 공급층(18), p형 게이트층(34) 및 게이트 전극(36)은 제1 실시예와 마찬가지로 구성되어 있다.
제5 실시예의 HEMT에서는, 전자 공급층(18)의 표면[전자 주행층(16)의 반대측 표면]에 2개의 소스 전극(30)이 배치되어 있다. 또한, 전자 주행층(16)이 적층 기판(11)의 이면까지 넓어져 있다. 드레인 전극(32)은 적층 기판(11)의 이면[즉, 전자 주행층(16)의 이면]에 배치되어 있고, 전자 주행층(16)에 접하고 있다. 또한, 전자 주행층(16)의 내부에, p형 분리층(50)이 형성되어 있다. p형 분리층(50)은 전자 주행층(16)의 중간 깊이에 배치되어 있고, 전자 공급층(18) 및 드레인 전극(32)에 접촉하고 있지 않다. p형 분리층(50)에 의해, 전자 주행층(16)이 상하로 구획되어 있다. p형 분리층(50)에는, p형 분리층(50)이 형성되어 있지 않은 간격부가 형성되어 있고, 그 간격부 내에 전자 주행층(16)의 일부인 접속부(52)가 형성되어 있다. 접속부(52)는 p형 분리층(50)의 상측 부분의 전자 주행층(16)과 p형 분리층(50)의 하측 부분의 전자 주행층(16)을 접속하고 있다. p형 게이트층(34)은 접속부(52)의 상부에 배치되어 있다. 각 소스 전극(30)은 p형 분리층(50)의 상부에 배치되어 있다.
제5 실시예의 HEMT에서는, 게이트 오프 전압 Vg0이 인가되고 있는 상태에서는, p형 게이트층(34)으로부터 하측으로 신장하는 공핍층에 의해, 접속부(52)의 상부 헤테로 접합(18a)이 공핍화된다. 이로 인해, HEMT는 오프하고 있다. 게이트 전압을 게이트 오프 전압 Vg0으로부터 게이트 온 전압 Vg1까지 상승시키면, 접속부(52)의 상부의 헤테로 접합(18a)으로부터 공핍층이 퇴피하고, 헤테로 접합(18a) 전체에 2DEG가 형성된다. 그러면, 도 14의 화살표로 나타낸 바와 같이, 소스 전극(30)으로부터 드레인 전극(32)을 향해 전자가 흐른다. 즉, HEMT가 온으로 된다. 제5 실시예의 HEMT도, 제1 실시예와 마찬가지의 게이트 구조[즉, 게이트 전극(36)과 p형 게이트층(34)의 구조]를 갖고 있다. 따라서, 제5 실시예의 구조에서도, 게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 HEMT를 제공할 수 있다.
또한, 제5 실시예의 종형 HEMT에 있어서, 제2 내지 제4 실시예의 게이트 구조를 채용해도 된다.
또한, 제2 내지 제5 실시예의 HEMT에서도, 오믹 계면(38a)은 쇼트 키 계면(37a)으로부터 거리 L1의 범위 내에 형성되어 있는 것이 바람직하고, 쇼트 키 계면(37a)으로부터 거리 L2의 범위 내에 형성되어 있는 것이 보다 바람직하다.
또한, 제2 내지 제5 실시예의 HEMT에서도, 오믹 계면(38a)과 쇼트 키 계면(37a)을 자유롭게 배치할 수 있어, 예를 들어 도 2, 도 7, 도 8 등의 배치를 채용해도 된다.
[제6 실시예]
도 15에 도시하는 제6 실시예의 HEMT에서는, p형 게이트층(34)의 표층부의 일부에, n형 게이트층(35)이 형성되어 있다. p형 게이트층(34)의 x 방향의 중앙에서는, p형 게이트층(34)이 게이트 전극(36)에 접촉하고 있다. p형 게이트층(34)이 게이트 전극(36)에 접촉하고 있는 범위의 양측(x 방향의 양측)에 n형 게이트층(35)이 형성되어 있다. p형 게이트층(34)과 n형 게이트층(35)의 계면에는, pn 접합(35a)이 형성되어 있다. 또한, p형 게이트층(34)과 n형 게이트층(35)은 게이트 전극(36)에 대하여 오믹 접촉하고 있다.
제6 실시예의 HEMT에서는, 게이트 전압으로서 게이트 오프 전압 Vg0이 인가되고 있는 상태에서는, 도 15에 도시한 바와 같이, 공핍층(40)이 헤테로 접합(18a)까지 신장되어 있다. 따라서, HEMT는 오프하고 있다. 게이트 전압으로서 게이트 온 전압 Vg1이 인가되면, 도 16에 도시한 바와 같이, 헤테로 접합(18a)으로부터 공핍층(40)이 퇴피하고, HEMT가 온으로 된다. 또한, 게이트 온 전압 Vg1이 인가되면, pn 접합(35a)으로부터 p형 게이트층(34)으로 공핍층(42)이 신장한다. 도 16에 도시한 바와 같이, pn 접합(35a)으로부터 신장하는 공핍층(42)이 p형 게이트층(34)과 게이트 전극(36) 사이의 오믹 계면(38a)을 덮도록 신장한다. 이로 인해, 공핍층(42)에 의해 게이트 전극(36)이 공핍층(42)의 하측의 p형 게이트층(34)으로부터 전기적으로 분리된다. 따라서, 제6 실시예의 HEMT에서도, 게이트 누설 전류가 억제된다.
그 후, 게이트 전압을 게이트 오프 전압 Vg0까지 끌어내리면, 도 17에 도시한 바와 같이, 공핍층(42)이 pn 접합(35a) 측으로 축소된다. 그러면, 오믹 계면(38a)의 하부에서 공핍층(42)이 양측으로 분리된다. 이로 인해, 게이트 전극(36)이 p형 게이트층(34)에 접속된다. 따라서, p형 게이트층(34)의 전위가 급속하게 게이트 오프 전압 Vg0까지 저하된다. 그러면, p형 게이트층(34)으로부터 헤테로 접합(18a)을 향해서 공핍층(40)이 신장되고, HEMT가 오프한다. 이와 같이, 제6 실시예의 구조에서도, 게이트 누설 전류를 억제할 수 있음과 함께 턴 오프 시의 응답 속도가 빠른 노멀리 오프형의 HEMT를 제공할 수 있다.
또한, 제6 실시예의 게이트 구조를, 종형의 HEMT에 적용해도 된다. 또한, 제6 실시예에 있어서, pn 접합(35a)과 오믹 계면(38a)을 자유롭게 배치할 수 있어, 예를 들어 도 2, 도 7, 도 8 등에 준한 배치를 채용해도 된다.
상술한 실시예의 구성 요소와, 청구항의 구성 요소의 관계에 대해서 설명한다. 제1 내지 제6 실시예의 전자 주행층(16)은, 청구항의 제1 질화물 반도체층의 일례이다. 제1 내지 제6 실시예의 전자 공급층(18)은 청구항의 제2 질화물 반도체층의 일례이다. 제1 내지 제6 실시예의 p형 게이트층(34)은 청구항의 p형 반도체층의 일례이다. 제1 내지 제6 실시예의 오믹 계면(38a)은 청구항의 제1 계면의 일례이다. 제1 내지 제5 실시예의 쇼트 키 계면(37a)은 청구항의 제2 계면의 일례이다. 제6 실시예의 pn 접합(35a)은 청구항의 제2 계면의 일례이다.
본 명세서가 개시하는 기술 요소에 대해서, 이하에 열기한다. 또한, 이하의 각 기술 요소는, 각각 독립해서 유용한 것이다.
본 명세서가 개시하는 일례의 질화물 반도체 장치에서는, 제1 계면에서는 게이트 전극이 p형 반도체층에 오믹 접촉하고 있으며, 제2 계면에서는 게이트 전극이 p형 반도체층에 쇼트 키 접촉하고 있어도 된다.
이 구성에 의하면, 게이트 전압이 높을 때에, 제2 계면(쇼트 키 계면)으로부터 p형 반도체층으로 공핍층이 넓어져, 게이트 누설 전류가 억제된다. 또한, 게이트 전압을 저하시킬 때에, 제1 계면(오믹 계면)을 개재해서 게이트 전극이 p형 반도체층에 전기적으로 접속되므로, p형 반도체층의 전위가 빠르게 저하된다. 따라서, 이 질화물 반도체 장치는, 턴 오프 시의 응답 속도가 빠르다.
본 명세서가 개시하는 일례의 질화물 반도체 장치에서는, 제1 계면과 제2 계면이 인접하고 있어도 된다.
이 구성에 의하면, 제2 계면으로부터 신장하는 공핍층이 제1 계면의 이면측으로 신장하기 쉽다. 따라서, 게이트 누설 전류를 보다 효과적으로 억제할 수 있다.
본 명세서가 개시하는 일례의 질화물 반도체 장치에서는, 제1 계면이, 제2 계면으로부터 거리 L1(m)의 범위 내에 형성되어 있어도 된다. 거리 L1이, p형 반도체층의 유전율 εs(Fm-1), 제2 계면의 빌트인 포텐셜 Vbi(V), 정격 게이트 전압 Vgm(V), 전기 소량 q(C) 및 p형 반도체층 내의 p형 불순물 농도 Na(m-3)와의 사이에서,
Figure 112016060221091-pat00004
의 관계를 만족해도 된다. 또한, 정격 게이트 전압은, 질화물 반도체 장치의 게이트 전압으로서 사용 가능한 값의 최댓값이며, 질화물 반도체 장치의 제공원(제조원, 판매원 등)에 의해 정해진 값이다. 질화물 반도체 장치의 일반적인 정격 게이트 전압은, 5 내지 25V이다.
이 구성에 의하면, 정격 게이트 전압이 인가되었을 때에, 제2 계면으로부터 넓어지는 공핍층에 의해, 제1 계면의 이면측 전역이 공핍화된다. 따라서, 보다 효과적으로 게이트 누설 전류를 억제할 수 있다.
본 명세서가 개시하는 일례의 질화물 반도체 장치에서는, 제1 계면이, 제2 계면으로부터 거리 L2(m)의 범위 내에 형성되어 있어도 된다. 거리 L2가, 유전율εs, 빌트인 포텐셜 Vbi, 전기 소량 q, p형 불순물 농도 Na 및 게이트 임계치 Vgth(V)와의 사이에서,
Figure 112016060221091-pat00005
의 관계를 만족해도 된다. 또한, 게이트 임계치는 질화물 반도체 장치를 온시키기 위해서 필요한 최소의 게이트 전압이다. 질화물 반도체 장치의 일반적인 게이트 임계치는, 2 내지 4V이다.
이 구성에 의하면, 게이트 임계치 이상의 게이트 전압이 인가되었을 때에, 제2 계면으로부터 넓어지는 공핍층에 의해, 제1 계면의 이면측 전역이 공핍화된다. 따라서, 보다 효과적으로 게이트 누설 전류를 억제할 수 있다.
본 명세서가 개시하는 일례의 질화물 반도체 장치에서는, 게이트 전극이, p형 반도체층에 매설되어 있는 매설부를 갖고 있어도 된다. 매설부와 p형 반도체층의 계면에, 제2 계면이 형성되어 있어도 된다.
이 구성에 의하면, 제2 계면의 면적을 보다 넓게 할 수 있다. 따라서, p형 반도체층의 보다 넓은 범위로 공핍층을 신전시킬 수 있다.
본 명세서가 개시하는 일례의 질화물 반도체 장치에서는, p형 반도체층이, 저농도 영역과, 저농도 영역보다도 p형 불순물 농도가 높은 고농도 영역을 갖고 있어도 된다. 게이트 전극이, 저농도 영역과 고농도 영역에 접촉하고 있어도 된다. 고농도 영역과 게이트 전극의 계면에, 제1 계면이 형성되어 있어도 된다. 저농도 영역과 게이트 전극의 계면에, 제2 계면이 형성되어 있어도 된다.
이 구성에 의하면, 제1 계면에 있어서의 게이트 전극과 p형 반도체층 사이의 콘택트 저항을 보다 작게 할 수 있다. 따라서, 턴 오프 시의 질화물 반도체 장치의 응답 속도를 보다 빠르게 할 수 있다.
고농도 영역과 저농도 영역을 갖는 경우에 있어서, 게이트 전극의 제1 계면을 개재해서 p형 반도체층에 접하고 있는 부분과, 게이트 전극의 제2 계면을 개재해서 p형 반도체층에 접하고 있는 부분이, 공통된 금속에 의해 구성되어 있어도 된다.
이와 같이, p형 반도체층의 p형 불순물 농도에 차를 설정하면, 공통된 금속에 대하여 쇼트 키 계면과 오믹 계면을 형성할 수 있다.
본 명세서가 개시하는 일례의 질화물 반도체 장치에서는, 상기 p형 반도체층에 접함과 함께 상기 p형 반도체층에 의해 상기 제2 질화물 반도체층으로부터 분리되어 있는 n형 반도체층을 더 갖고 있어도 된다. 상기 게이트 전극이, 상기 p형 반도체층과 상기 n형 반도체층에 접촉하고 있어도 된다. 상기 게이트 전극과 상기 p형 반도체층의 계면에, 상기 제1 계면이 형성되어 있어도 된다. 상기 n형 반도체층과 상기 p형 반도체층의 계면에, 상기 제2 계면이 형성되어 있어도 된다.
이 구성에 의하면, 게이트 전압이 높을 때에, 제2 계면(pn 접합)으로부터 p형 반도체층으로 공핍층이 넓어지고, 게이트 누설 전류가 억제된다. 또한, 게이트 전압을 저하시킬 때에, 제1 계면을 개재해서 게이트 전극이 p형 반도체층에 전기적으로 접속되므로, p형 반도체층의 전위가 빠르게 저하된다. 따라서, 이 질화물 반도체 장치는, 턴 오프 시의 응답 속도가 빠르다.
본 명세서가 개시하는 일례의 질화물 반도체 장치는, 제2 질화물 반도체층 상에 배치되어 있는 소스 전극과, 제2 질화물 반도체층 상에 배치되어 있는 드레인 전극을 더 갖고 있어도 된다. p형 반도체층이, 소스 전극과 드레인 전극 사이에 배치되어 있어도 된다.
이 구성에 의하면, 횡형의 질화물 반도체 장치를 실현할 수 있다.
본 명세서가 개시하는 일례의 질화물 반도체 장치는, 제2 질화물 반도체층의 표면에 배치되어 있는 소스 전극과, 제1 질화물 반도체층의 이면에 배치되어 있는 드레인 전극과, 제1 질화물 반도체층의 내부에 배치되어 있는 p형 분리층을 더 갖고 있어도 된다. 제1 질화물 반도체층이, p형 분리층의 표면측의 제1 부분과, p형 분리층의 이면측의 제2 부분과, 제1 부분과 제2 부분을 접속하는 접속부를 갖고 있어도 된다. 소스 전극이, p형 분리층의 표면측의 위치에 배치되어 있어도 된다. p형 반도체층이, 접속부의 표면측의 위치에 배치되어 있어도 된다.
이 구성에 의하면, 종형의 질화물 반도체 장치를 실현할 수 있다.
이상, 실시 형태에 대해서 상세하게 설명했지만, 이들은 예시에 지나지 않으며, 특허 청구 범위를 한정하는 것은 아니다. 특허 청구 범위에 기재된 기술에는, 이상에 예시한 구체적인 예를 여러 가지로 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독 또는 각종 조합에 의해 기술 유용성을 발휘하는 것이며, 출원 시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술 유용성을 갖는 것이다.
11 : 적층 기판
12 : 하지 기판
14 : 버퍼층
16 : 전자 주행층
18 : 전자 공급층
18a : 헤테로 접합
30 : 소스 전극
32 : 드레인 전극
34 : p형 게이트층
36 : 게이트 전극
37 : 쇼트 키 전극부
37a : 쇼트 키 계면
38 : 오믹 전극부
38a : 오믹 계면
40 : 공핍층
42 : 공핍층

Claims (11)

  1. 질화물 반도체 장치이며,
    제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 배치되어 있고, 상기 제1 질화물 반도체층보다도 밴드 갭이 큰 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층 상에 배치되어 있는 p형 반도체층과,
    상기 p형 반도체층 상에 배치되어 있는 게이트 전극을 갖고 있으며,
    상기 게이트 전극과 상기 p형 반도체층 사이에, 상기 게이트 전극이 상기 p형 반도체층에 오믹 접촉하고 있는 제1 계면과, 상기 게이트 전극이 상기 p형 반도체층에 쇼트 키 접촉하고 있는 제2 계면이 병렬로 배치되어 있는, 질화물 반도체 장치.
  2. 제1항에 있어서, 상기 제1 계면과 상기 제2 계면이 인접하고 있는, 질화물 반도체 장치.
  3. 제2항에 있어서, 상기 제1 계면이, 상기 제2 계면으로부터 거리 L1(m)의 범위 내에 형성되어 있고,
    상기 거리 L1이, 상기 p형 반도체층의 유전율 εs(Fm-1), 상기 제2 계면의 빌트인 포텐셜 Vbi(V), 정격 게이트 전압 Vgm(V), 전기 소량 q(C) 및 상기 p형 반도체층 내의 p형 불순물 농도 Na(m-3)와의 사이에서,
    [수학식 1]
    Figure 112017095046196-pat00025

    의 관계를 만족하는, 질화물 반도체 장치.
  4. 제3항에 있어서, 상기 제1 계면이, 상기 제2 계면으로부터 거리 L2(m)의 범위 내에 형성되어 있고,
    상기 거리 L2가, 상기 유전율 εs, 상기 빌트인 포텐셜 Vbi, 상기 전기 소량 q, 상기 p형 불순물 농도 Na 및 게이트 임계치 Vgth(V)와의 사이에서,
    [수학식 2]
    Figure 112018020804973-pat00026

    의 관계를 만족하는, 질화물 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 전극이, 상기 p형 반도체층에 매설되어 있는 매설부를 갖고 있으며,
    상기 매설부와 상기 p형 반도체층의 계면에, 상기 제2 계면이 형성되어 있는, 질화물 반도체 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 p형 반도체층이, 저농도 영역과, 상기 저농도 영역보다도 p형 불순물 농도가 높은 고농도 영역을 갖고 있으며,
    상기 게이트 전극이, 상기 저농도 영역과 상기 고농도 영역에 접촉하고 있으며,
    상기 고농도 영역과 상기 게이트 전극의 계면에, 상기 제1 계면이 형성되어 있고,
    상기 저농도 영역과 상기 게이트 전극의 계면에, 상기 제2 계면이 형성되어 있는, 질화물 반도체 장치.
  7. 제6항에 있어서, 상기 게이트 전극의 상기 제1 계면을 개재해서 상기 p형 반도체층에 접하고 있는 부분과, 상기 게이트 전극의 상기 제2 계면을 개재해서 상기 p형 반도체층에 접하고 있는 부분이, 공통된 금속에 의해 구성되어 있는, 질화물 반도체 장치.
  8. 질화물 반도체 장치이며,
    제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 배치되어 있고, 상기 제1 질화물 반도체층보다도 밴드 갭이 큰 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층 상에 배치되어 있는 p형 반도체층과,
    상기 p형 반도체층에 접함과 함께 상기 p형 반도체층에 의해 상기 제2 질화물 반도체층으로부터 분리되어 있는 n형 반도체층과,
    상기 p형 반도체층 상에 배치되어 있으며, 상기 p형 반도체층과 상기 n형 반도체층에 접촉하고 있는 게이트 전극을 갖고 있으며,
    상기 게이트 전극과 상기 p형 반도체층 사이에, 상기 게이트 전극이 상기 p형 반도체층에 오믹 접촉하고 있는 제1 계면과, 상기 n형 반도체층과 상기 p형 반도체층의 계면인 제2 계면이 병렬로 배치되어 있는, 질화물 반도체 장치.
  9. 제1항 내지 제4항 및 제8항 중 어느 한 항에 있어서, 상기 제2 질화물 반도체층 상에 배치되어 있는 소스 전극과,
    상기 제2 질화물 반도체층 상에 배치되어 있는 드레인 전극을 더 갖고,
    상기 p형 반도체층이, 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 있는, 질화물 반도체 장치.
  10. 제1항 내지 제4항 및 제8항 중 어느 한 항에 있어서, 상기 제2 질화물 반도체층의 표면에 배치되어 있는 소스 전극과,
    상기 제1 질화물 반도체층의 이면에 배치되어 있는 드레인 전극과,
    상기 제1 질화물 반도체층의 내부에 배치되어 있는 p형 분리층을 더 갖고,
    상기 제1 질화물 반도체층이,
    상기 p형 분리층의 표면측 제1 부분과,
    상기 p형 분리층의 이면측 제2 부분과,
    상기 제1 부분과 상기 제2 부분을 접속하는 접속부를 갖고,
    상기 소스 전극이, 상기 p형 분리층의 표면측 위치에 배치되어 있고,
    상기 p형 반도체층이, 상기 접속부의 표면측 위치에 배치되어 있는, 질화물 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 계면이 상기 p형 반도체층으로부터 상기 게이트 전극을 향하는 방향에 있어서 홀에 대하여 제1 장벽을 가지며,
    상기 제2 계면이 상기 p형 반도체층으로부터 상기 게이트 전극을 향하는 방향에 있어서 홀에 대하여 제1 장벽보다도 큰 제2 장벽을 갖는, 질화물 반도체 장치.
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