CN113497137A - 一种半导体器件及其制备方法 - Google Patents
一种半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN113497137A CN113497137A CN202010265132.2A CN202010265132A CN113497137A CN 113497137 A CN113497137 A CN 113497137A CN 202010265132 A CN202010265132 A CN 202010265132A CN 113497137 A CN113497137 A CN 113497137A
- Authority
- CN
- China
- Prior art keywords
- gate
- subsection
- layer structure
- semiconductor device
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 193
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 230000005533 two-dimensional electron gas Effects 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 13
- 239000000463 material Substances 0.000 description 22
- 229910002601 GaN Inorganic materials 0.000 description 17
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 13
- 230000005669 field effect Effects 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000006911 nucleation Effects 0.000 description 5
- 238000010899 nucleation Methods 0.000 description 5
- 229910002704 AlGaN Inorganic materials 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003877 atomic layer epitaxy Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000004050 hot filament vapor deposition Methods 0.000 description 1
- 238000002365 hybrid physical--chemical vapour deposition Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
Abstract
本发明公开了一种半导体器件及其制备方法，半导体器件包括衬底；位于衬底一侧的多层半导体层，多层半导体层中形成有二维电子气；位于多层半导体层远离衬底一侧的帽层结构，帽层结构消耗位于其下方的二维电子气；位于帽层结构远离多层半导体层一侧的栅极，位于多层半导体层远离衬底一侧的源极和漏极，栅极位于源极和漏极之间；栅极包括第一栅极分部和第二栅极分部，第一栅极分部与帽层结构形成欧姆接触，第二栅极分部与帽层结构形成肖特基接触，且至少部分第二栅极分部位于第一栅极分部靠近漏极的一侧。通过设置栅极分别与帽层结构分别形成欧姆接触和肖特基接触，保证可以降低半导体器件的栅漏电，同时提高半导体器件的阈值电压稳定性。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
第三代半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此氮化镓电子器件在射频微波、电力电子等领域有很好的应用前景。
高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)是具有高浓度二维电子气(Two-Dimensional Electron Gas，简称2DEG)的宽禁带半导体器件，具有高的输出功率密度、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大应用潜力。
通常氮化镓HEMT器件是耗尽型场效应管，耗尽型器件的应用有局限性，在功率射频领域，耗尽型器件必需采用负电压偏置栅极，要求系统提供一个完全独立的电源系统。在电能转换领域，耗尽型开关器件不仅需要上述独立的负偏压系统，总体系统安全性还要求这个负偏压系统的运行先于电源通电。所以有必要实现增强型的氮化镓HEMT来避免系统启动和模式转换时的导通损毁。
但是，对于增强型氮化镓HEMT器件来说，存在栅漏电大或者阈值电压不稳定问题。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以提供一种栅漏电小、阈值电压稳定的半导体器件，可以有效解决第三代半导体器件存在的漏电流和阈值电压问题，本发明提供的半导体器件可以大大提高氮化镓器件的性能，从而拓宽其在射频微波、电力电子领域的应用范围。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧的帽层结构，所述帽层结构消耗位于其下方的所述二维电子气；
位于所述帽层结构远离所述多层半导体层一侧的栅极，位于所述多层半导体层远离所述衬底一侧的源极和漏极，所述栅极位于所述源极和所述漏极之间；所述栅极包括第一栅极分部和第二栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
可选的，所述第二栅极分部包围所述第一栅极分部。
可选的，所述第一栅极分部包括多个第一栅极甲分部，多个所述第一栅极甲分部沿第一方向排列；所述第一方向与所述栅极的延伸方向平行。
可选的，所述第一栅极分部包括多个第一栅极乙分部，多个所述第一栅极乙分部沿第二方向排列；所述第二方向与所述源极指向所述漏极的平行。
可选的，所述第一栅极分部包括沿第一方向上排列，同时沿第二方向排列的多个第一栅极丙分部；所述第一方向与所述栅极的延伸方向平行，所述第二方向与所述源极指向所述漏极的平行。
可选的，所述第一栅极分部的覆盖面积小于所述第二栅极分部的覆盖面积。
可选的，所述第一栅极分部的覆盖面积为S1，所述栅极的覆盖面积为S，其中1/15≤S1/S<1/2。
可选的，所述第一栅极分部部分嵌入所述帽层结构中。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，用于制备第一方面所述的半导体器件，所述制备方法包括：
提供衬底；
在所述衬底的一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧制备帽层结构，所述帽层结构消耗位于其下方的所述二维电子气；
在所述帽层结构远离所述多层半导体层的一侧制备栅极，在所述多层半导体层远离所述衬底的一侧制备源极和漏极，所述栅极位于所述源极和所述漏极之间；所述栅极包括第一栅极分部和第二栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
可选的，在所述帽层结构远离所述多层半导体层的一侧制备栅极，包括：
采用第一工艺在所述帽层结构远离所述多层半导体层的一侧制备第一栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触；
采用第二制备工艺在所述帽层结构远离所述多层半导体层的一侧制备第二栅极分部，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
本发明实施例提供的半导体器件及其制备方法，通过设置栅极包括第一栅极分部和第二栅极分部，第一栅极分部与帽层结构形成欧姆接触，如此可以保证半导体器件阈值电压稳定，第二栅极分部与帽层结构形成肖特基接触，同时第二栅极分部至少部分位于第一栅极分部靠近漏极的一侧，如此可以降低半导体器件的栅极漏电。因此，通过设置栅极不同分部与帽层结构形成不同的接触方式，且形成欧姆接触的栅极分部位于远离漏极的一侧，形成肖特基接触的栅极分部包括位于靠近漏极的部分，保证半导体器件可以兼顾低的栅极漏电和稳定的阈值电压。
附图说明
图1是现有技术中一种半导体器件的结构示意图；
图2是本发明实施例提供的一种半导体器件的剖面结构示意图；
图3是本发明实施例提供的另一种半导体器件的剖面结构示意图；
图4是本发明实施例提供的一种半导体器件的俯视结构示意图；
图5是本发明实施例提供的另一种半导体器件的俯视结构示意图；
图6是本发明实施例提供的另一种半导体器件的俯视结构示意图；
图7是本发明实施例提供的另一种半导体器件的剖面结构示意图；
图8是本发明实施例提供的一种半导体器件的制备方法的流程示意图；
图9是本发明实施例提供的另一种半导体器件的制备方法的流程示意图；
图10-图15是图9所述的制备方法对应的制备工艺示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1是现有技术中一种半导体器件的结构示意图，如图1所示，半导体器件包括多层半导体层11、帽层结构12和栅极13，帽层结构12耗尽位于其下方的2DEG，得到增强型半导体器件。栅极13位于帽层结构12上方，当栅极13与帽层结构12形成欧姆接触时，欧姆接触时会导致栅漏电大；当栅极13与帽层结构12形成肖特基接触时，半导体器件的阈值电压不稳定。
基于上述问题，本发明实施例提供一种半导体器件，包括衬底；位于衬底一侧的多层半导体层，多层半导体层中形成有二维电子气；位于多层半导体层远离衬底一侧的帽层结构，帽层结构消耗位于其下方的二维电子气；位于帽层结构远离多层半导体层一侧的栅极，位于多层半导体层远离衬底一侧的源极和漏极，栅极位于源极和漏极之间；栅极包括第一栅极分部和第二栅极分部，第一栅极分部与帽层结构形成欧姆接触，第二栅极分部与帽层结构形成肖特基接触，且至少部分第二栅极分部位于第一栅极分部靠近漏极的一侧。采用上述技术方案，通过设置栅极包括第一栅极分部和第二栅极分部，第一栅极分部与帽层结构形成欧姆接触，如此可以保证半导体器件阈值电压稳定，第二栅极分部与帽层结构形成肖特基接触，同时第二栅极分部至少部分位于第一栅极分部靠近漏极的一侧，如此可以降低半导体器件的栅极漏电。因此，通过设置栅极不同分部与帽层结构形成不同的接触方式，且形成欧姆接触的栅极分部位于远离漏极的一侧，形成肖特基接触的栅极分部包括位于靠近漏极的部分，保证半导体器件可以兼顾低的栅极漏电和稳定的阈值电压。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图2是本发明实施例提供的一种半导体器件的剖面结构示意图，如图2所示，本发明实施例提供的半导体器件20包括衬底21；位于衬底21一侧的多层半导体层22，多层半导体层22中形成有二维电子气；位于多层半导体层22远离衬底一侧的帽层结构23，帽层结构23消耗位于其下方的二维电子气；位于帽层结构23远离多层半导体层22一侧的栅极24，位于多层半导体层22远离衬底21一侧的源极25和漏极26，栅极24位于源极25和漏极26之间；栅极24包括第一栅极分部241和第二栅极分部242，第一栅极分部241与帽层结构23形成欧姆接触，第二栅极分部242与帽层结构23形成肖特基接触，且至少部分第二栅极分部242位于第一栅极分部241靠近漏极26的一侧。栅极第一分部241相对漏极26更靠近源极25，使得第一栅极分部241形成的欧姆接触更靠近源极25而远离漏极26。
示例性的，多层半导体层22可以包括位于远离衬底21一侧的势垒层224，势垒层224的材料可以为AlGaN，帽层结构23位于势垒层224之上，帽层结构23的材料为III族氮化物，优选为P型掺杂氮化镓(P-GaN)，P-GaN结构能够有效降低AlGaN层的势垒高度。由于P-GaN结构与AlGaN层的导带差，使AlGaN/GaN界面处的导带提高到费米能级上方，消耗位于帽层结构23下方的2DEG，得到增强型半导体器件。
进一步的，由于半导体器件20关断时，栅源电压为零，漏极26为高电位，电子注入到帽层结构23中，这部分电子可以称为非平衡电子。半导体器件20再次开启时，栅极24为高电位，源极25为零电位，由于有上述非平衡电子在电场作用下向栅极24移动，栅极24与帽层结构23之间存在势垒，若非平衡电子无法越过势垒将导致阈值电压变化。因此，本发明实施例创造性地设置栅极24包括第一栅极分部241和第二栅极分部242，第一栅极分部241与帽层结构23形成欧姆接触，通过第一栅极分部241与帽层结构23形成欧姆接触，半导体器件20开启时，非平衡电子不需要越过势垒，器件的阈值电压更稳定；同时，第二栅极分部242与帽层结构23形成肖特基接触，且至少部分第二栅极分部242位于第一栅极分部241靠近漏极26的一侧，第二栅极分部242可以对第一栅极分部241进行保护，保证半导体器件20的栅极漏电较小，小于整个栅极均与帽层结构23形成欧姆接触的情况。因此，本发明实施例提供的半导体器件，第一栅极分部与帽层结构形成欧姆接触，第二栅极分部与帽层结构形成肖特基接触，同时第二栅极分部至少部分位于第一栅极分部靠近漏极的一侧，且第一栅极分部与第二栅极分部直接接触，可以得到兼顾低的栅极漏电和稳定的阈值电压的半导体器件。
可选的，衬底21的材料可由硅、蓝宝石、碳化硅、砷化镓、金刚石、氮化镓等中的其中一种材料形成，还可以是其他适合生长氮化镓的材料。
可选的，多层半导体层22位于衬底21一侧，多层半导体层22具体可以为III-V族化合物的半导体材料，例如可由砷化镓、铝镓砷、氮化镓、铝镓氮或铟镓氮中的一种或者一种以上的材料形成。
可选的，栅极第一分部241和栅极第二分部242可以采用不同的制备工艺，分别与帽层结构23形成欧姆接触和肖特基接触。进一步的，栅极第一分部241和栅极第二分部242的材料可以相同，例如可以均为Ni、Pt、Pb、Au等金属中的一种或多种的组合；或者，栅极第一分部241和栅极第二分部242的材料也可以不相同，本发明实施例对第一栅极分部241和第二栅极分部242的材料不进行限定，只需保证第一栅极分部241与帽层结构23形成欧姆接触，第二栅极分部242与帽层结构形成肖特基接触即可。
综上，本发明实施例提供的半导体器件，通过在多层半导体层远离衬底的一侧设置帽层结构，通过帽层结构消耗位于其下的2DEG，得到增强型半导体器件；进一步通过设置栅极包括第一栅极分部和第二栅极分部，第一栅极分部与帽层结构形成欧姆接触，如此可以保证半导体器件阈值电压稳定，第二栅极分部与帽层结构形成肖特基接触，同时第二栅极分部至少部分位于第一栅极分部靠近漏极的一侧，如此可以降低半导体器件的栅极漏电。因此，通过设置栅极不同分部与帽层结构形成不同的接触方式，且形成欧姆接触的栅极分部位于远离漏极的一侧，形成肖特基接触的栅极分部包括位于靠近漏极的部分，且第一栅极分部与第二栅极分部直接接触，保证半导体器件可以兼顾低的栅极漏电和稳定的阈值电压。
图3是本发明实施例提供的另一种半导体器件的结构示意图，如图3所示，第二栅极分部242包围第一栅极分部241。
示例性的，第二栅极分部242包围第一栅极分部241，即肖特基接触区包围欧姆接触区，如此可以加强肖特基接触区对欧姆接触区的保护程度，进一步降低半导体器件的栅极漏电，提升半导体性能。
在上述实施例的基础上，设置第一栅极分部241与帽层结构23形成欧姆接触可以存在多种不同的实现方式，下面对此进行详细说明。
图4是本发明实施例提供的另一种半导体器件的结构示意图，如图4所示，本发明实施例提供的半导体器件中，第一栅极分部241包括多个第一栅极甲分部2411，多个第一栅极甲分部2411沿第一方向(如图中所示的X方向)排列；第一方向与栅极24的延伸方向平行。
示例性的，如图4所示，在栅极24的延伸方向上，依次设置有多个第一栅极甲分部2411，多个第一栅极甲分部2411可以均位于第二栅极分部242的覆盖范围内。通过合理设置每个第一栅极甲分部2411在第一方向上的延伸长度以及相邻两个第一栅极甲分部2411在第一方向上的间距，保证可以对半导体器件的栅极漏电和阈值电压进行精准控制，提升半导体器件性能。
需要说明的是，本发明实施例对每个第一栅极甲分部2411在第一方向上的延伸长度以及相邻两个第一栅极甲分部2411在第一方向上的间距不进行限定，可以根据实际需求合理设置。
图5是本发明实施例提供的另一种半导体器件的结构示意图，如图5所示，第一栅极分部241包括多个第一栅极乙分部2412，多个第一栅极乙分部2412沿第二方向(如图中所示的Y方向)排列；第二方向与源极25指向漏极26的平行。
示例性的，如图5所示，在源极25指向漏极26的方向上，依次设置有多个第一栅极乙分部2412，多个第一栅极乙分部2411中靠近漏极26一侧的第一栅极乙分部2412与漏极26之间形成有至少部分第二栅极分部242，或者，多个第一栅极乙分部2412均位于第二栅极分部242的覆盖范围内，图5仅以多个第一栅极乙分部2412均位于第二栅极分部242的覆盖范围内为例进行说明。通过合理设置每个第一栅极乙分部2412在第二方向上的延伸长度以及相邻两个第一栅极乙分部2412在第二方向上的间距，保证可以对半导体器件的栅极漏电和阈值电压进行精准控制，提升半导体器件性能。
需要说明的是，本发明实施例对每个第一栅极乙分部2412在第二方向上的延伸长度以及相邻两个第一栅极乙分部2412在第二方向上的间距不进行限定，可以根据实际需求合理设置。
图6是本发明实施例提供的另一种半导体器件的结构示意图，如图6所示，第一栅极分部241包括多个第一栅极丙分部2413，多个第一栅极丙分部2413在栅极24的覆盖区域内阵列排布。
示例性的，如图6所示，第一栅极分部241包括沿第一方向(如图中所示的X方向)排列，同时沿第二方向(如图中所示的Y方向)排列的多个第一栅极丙分部2413，即多个第一栅极丙分部2413在栅极24的覆盖区域内阵列排布，其中，第一方向与栅极24的延伸方向平行，第二方向与源极25指向漏极26的平行。多个第一栅极丙分部2413可以均位于第二栅极分部242的覆盖范围内。通过合理设置每个第一栅极丙分部2413在第一方向和/或第二方向上的延伸长度以及相邻两个第一栅极丙分部2413在第一方向和/或第二方向上的间距，保证可以对半导体器件的栅极漏电和阈值电压进行精准控制，提升半导体器件性能。
需要说明的是，本发明实施例对每个第一栅极丙分部2413在第一方向和/或第二方向上的延伸长度以及相邻两个第一栅极丙分部2413在第一方向和/或第二方向上的间距不进行限定，可以根据实际需求合理设置。
综上所述，第一栅极分部241可以包括多个不同的分部，在帽层结构23上形成多个独立的较小欧姆接触区，通过合理设置较小欧姆接触区的数量和覆盖范围大小，可以对半导体器件的栅极漏电和阈值电压进行精确控制，提升半导体器件性能；同时保证半导体器件可以满足不同需求，提升半导体器件的市场竞争力。
可选的，第一栅极分部241的覆盖面积小于第二栅极分部242的覆盖面积，保证半导体器件的栅极漏电较小，提升半导体器件性能。
具体的，第一栅极分部241的覆盖面积为S1，栅极的覆盖面积为S，其中1/15≤S1/S<1/2。第一栅极分部241与栅极的覆盖面积占比，相当于欧姆接触区与栅极覆盖区的面积占比，或者肖特基接触区域栅极覆盖区的面积占比。经过发明人大量验证，设置第一栅极分部241的覆盖面积为S1，栅极的覆盖面积为S，其中1/15≤S1/S<1/2，保证半导体器件可以兼顾低的栅极漏电和稳定的阈值电压。进一步的，本发明实施例对第一栅极分部241的覆盖面积与栅极的覆盖面积的具体占比不进行限定，例如，第一栅极分部241的覆盖面积S1与栅极的覆盖面积S之间的比值可以为1/15、1/10、1/8、1/6、1/4或者1/3等。
可选的，图7是本发明实施例提供的另一种半导体器件的结构示意图，如图7所示，第一栅极分部241可以部分嵌入帽层结构23中。
示例性的，如图2和图3所示，第一栅极分部241可以位于帽层结构23上方，第一栅极分部241的下表面与帽层结构23的上表面接触；或者，如图7所示，第一栅极分部241部分嵌入帽层结构23中，第一栅极分部241的下表面位于帽层结构23中。第一栅极分部241与帽层结构23的相对位置不同，是由于第一栅极分部241的制备工艺导致的，本发明实施例对第一栅极分部241与帽层结构23的相对位关系不进行限定，只需保证栅极24包括第一栅极分部241和第二栅极分部242，可以与帽层结构23分别实现欧姆接触和肖特基接触，保证半导体器件可以兼顾低的栅极漏电和稳定的阈值电压即可。进一步地，当第一栅极分部241部分嵌入帽层结构23中，第一栅极分部241的嵌入深度大于1nm小于50nm可以提高该结构半导体器件的工作稳定性。
在上述实施例的基础上，继续参考图2和体3所示，本发明实施例提供的多层半导体层22具体可以包括位于衬底21上的成核层221；位于成核层221远离衬底21一侧的缓冲层222；位于缓冲层222远离成核层221一侧的沟道层223；位于沟道层223远离缓冲层222一侧的势垒层224，势垒层224和沟道层223形成异质结结构，在异质结界面处形成2DEG。
示例性的，成核层221和缓冲层222的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层221和缓冲层222可以用于匹配衬底10的材料和外延沟道层223。沟道层223的材料可以为GaN或者其他半导体材料，例如InAlN。势垒层224位于沟道层223上方，势垒层224的材料可以是能够与沟道层223形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1，本发明实施例中，势垒层224的材料可以为为AlGaN。可选的，沟道层223和势垒层224组成半导体异质结结构，在沟道层223和势垒层224的界面处形成高浓度二维电子气。
应该理解，本发明实施例是从半导体器件结构设计的角度来改善半导体器件的输出功率。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-EffectTransistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-SemiconductorHeterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，图7是本发明实施例提供的一种半导体器件制备方法的流程示意图，如图7所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供衬底。
示例性的，衬底的材料可以为Si、SiC或者蓝宝石，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述的衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料，多层半导体层中形成有2DEG。
S130、在所述多层半导体层远离所述衬底的一侧制备帽层结构，所述帽层结构消耗位于其下方的所述二维电子气。
示例性的，在多层半导体层远离衬底的一侧制备帽层结构，通过帽层结构与多层半导体层靠近帽层结构一侧的膜层之间的导带差，使帽层结构与多层半导体层的界面处的导带提高到费米能级上方，消耗位于帽层结构下方的2DEG，得到增强型半导体器件。
S140、在所述帽层结构远离所述多层半导体层的一侧制备栅极，在所述多层半导体层远离所述衬底的一侧制备源极和漏极，所述栅极位于所述源极和所述漏极之间；所述栅极包括第一栅极分部和第二栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
示例性的，在帽层结构远离多层半导体层的一侧依次制备第一栅极分部和第二栅极分部，保证第一栅极分部与帽层结构形成欧姆接触，通过第一栅极分部与帽层结构形成欧姆接触，半导体器件开启时，非平衡电子不需要越过势垒，器件的阈值电压更稳定；同时，第二栅极分部与帽层结构形成肖特基接触，且至少部分第二栅极分部位于第一栅极分部靠近漏极的一侧，第二栅极分部可以对第一栅极分部进行保护，保证半导体器件的栅极漏电较小，小于整个栅极均与帽层结构形成欧姆接触的情况，得到兼顾低的栅极漏电和稳定的阈值电压的半导体器件。
综上，本发明实施例提供的半导体器件的制备方法，通过在多层半导体层远离衬底的一侧制备帽层结构，通过帽层结构消耗位于其下的2DEG，得到增强型半导体器件；进一步通过在帽层结构远离多层半导体层的一侧依次制备第一栅极分部和第二栅极分部，制备第一栅极分部与帽层结构形成欧姆接触，第二栅极分部与帽层结构形成肖特基接触，得到兼顾低的栅极漏电和稳定的阈值电压的半导体器件。
图9是本发明实施例提供的另一种半导体器件的制备方法的流程示意图，图9所述的半导体器件的制备方法在上述实施例的基础上进一步说明如果在帽层结构远离多层半导体层的一侧制备栅极。如图9所示，本发明实施例提供的半导体器件的制备方法包括：
S210、提供衬底。
如图10所示。
S220、在所述衬底的一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
如图11所示。
S230、在所述多层半导体层远离所述衬底的一侧制备帽层结构，所述帽层结构消耗位于其下方的所述二维电子气。
如图12所示。
S240、采用第一工艺在所述帽层结构远离所述多层半导体层的一侧制备第一栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触。
如图13所示，采用第一工艺在帽层结构23远离多层半导体层22的一侧制备第一栅极分部241，通过高温退火或者掺杂注入等方式，保证第一栅极分部241与帽层结构23形成欧姆接触。其中，第一工艺可以为物理气相沉积工艺，也可以为其他在半导体材料表面制备金属层的工艺，本发明实施例对此不进行限定。
S250、采用第二制备工艺在所述帽层结构远离所述多层半导体层的一侧制备第二栅极分部，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
如图14所示，采用第二工艺在帽层结构23远离多层半导体层22的一侧制备第二栅极分部242，保证第二栅极分部242与帽层结构23形成肖特基接触。其中，第二工艺可以为物理气相沉积工艺，也可以为其他在半导体材料表面制备金属层的工艺，本发明实施例对此不进行限定。
可选的，多层半导体层22中会通过掺杂注入等工艺形成源区和漏区，用于在后续制备工艺中制备源极和漏极。在制备第二栅极分部242的过程中还需保证至少部分第二栅极分部242位于第一栅极分部241靠近漏极(即漏区)一侧，保证第二栅极分部242可以对第一栅极分部241进行保护，降低半导体器件的栅极漏电。
S260、在所述多层半导体层远离所述衬底的一侧制备源极和漏极。
如图15所示，同样可以通过物理气相沉积工艺，或者其他在半导体材料表面制备金属层的工艺，在多层半导体层的源区制备得到源极25，在漏区制备得到漏极26。
通过在多层半导体层远离衬底的一侧依次制备第一栅极分部和第二栅极分部，制备第一栅极分部与帽层结构形成欧姆接触，第二栅极分部与帽层结构形成肖特基接触，得到兼顾低的栅极漏电和稳定的阈值电压的半导体器件。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧的帽层结构，所述帽层结构消耗位于其下方的所述二维电子气；
位于所述帽层结构远离所述多层半导体层一侧的栅极，位于所述多层半导体层远离所述衬底一侧的源极和漏极，所述栅极位于所述源极和所述漏极之间；所述栅极包括第一栅极分部和第二栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二栅极分部包围所述第一栅极分部。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极分部包括多个第一栅极甲分部，多个所述第一栅极甲分部沿第一方向排列；所述第一方向与所述栅极的延伸方向平行。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极分部包括多个第一栅极乙分部，多个所述第一栅极乙分部沿第二方向排列；所述第二方向与所述源极指向所述漏极的平行。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极分部包括沿第一方向上排列，同时沿第二方向排列的多个第一栅极丙分部；所述第一方向与所述栅极的延伸方向平行，所述第二方向与所述源极指向所述漏极的平行。
6.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极分部的覆盖面积小于所述第二栅极分部的覆盖面积。
7.根据权利要求6所述的半导体器件，其特征在于，所述第一栅极分部的覆盖面积为S1，所述栅极的覆盖面积为S，其中1/15≤S1/S<1/2。
8.根据权利要求1所述的半导体器件，其特征在于，所述第一栅极分部部分嵌入所述帽层结构中。
9.一种半导体器件的制备方法，用于制备权利要求1-8任一项所述的半导体器件，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底的一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧制备帽层结构，所述帽层结构消耗位于其下方的所述二维电子气；
在所述帽层结构远离所述多层半导体层的一侧制备栅极，在所述多层半导体层远离所述衬底的一侧制备源极和漏极，所述栅极位于所述源极和所述漏极之间；所述栅极包括第一栅极分部和第二栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
10.根据权利要求9所述的制备方法，其特征在于，在所述帽层结构远离所述多层半导体层的一侧制备栅极，包括：
采用第一工艺在所述帽层结构远离所述多层半导体层的一侧制备第一栅极分部，所述第一栅极分部与所述帽层结构形成欧姆接触；
采用第二制备工艺在所述帽层结构远离所述多层半导体层的一侧制备第二栅极分部，所述第二栅极分部与所述帽层结构形成肖特基接触，且至少部分所述第二栅极分部位于所述第一栅极分部靠近所述漏极的一侧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010265132.2A CN113497137A (zh) | 2020-04-07 | 2020-04-07 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010265132.2A CN113497137A (zh) | 2020-04-07 | 2020-04-07 | 一种半导体器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113497137A true CN113497137A (zh) | 2021-10-12 |
Family
ID=77994648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010265132.2A Pending CN113497137A (zh) | 2020-04-07 | 2020-04-07 | 一种半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113497137A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117374103A (zh) * | 2023-12-07 | 2024-01-09 | 英诺赛科(苏州)半导体有限公司 | 一种半导体装置及其制造方法 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266200A (ja) * | 2003-03-04 | 2004-09-24 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| US20130092958A1 (en) * | 2010-07-06 | 2013-04-18 | The Hong Kong University Of Science And Technology | Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors |
| US20130168734A1 (en) * | 2010-08-25 | 2013-07-04 | Ngk Insulators, Ltd. | Epitaxial substrate for semiconductor device, semiconductor device, method of manufacturing epitaxial substrate for semiconductor device, and method of manufacturing semiconductor device |
| WO2014029223A1 (zh) * | 2012-08-21 | 2014-02-27 | 中山大学 | 一种兼具反向导通的异质结构场效应晶体管及其制作方法 |
| JP2015019052A (ja) * | 2013-06-13 | 2015-01-29 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN104967430A (zh) * | 2015-07-01 | 2015-10-07 | 东南大学 | 氮化镓基低漏电流固支梁开关或非门的rs触发器 |
| US20160380091A1 (en) * | 2015-06-26 | 2016-12-29 | Toyota Jidosha Kabushiki Kaisha | Nitride semiconductor device |
| CN108807524A (zh) * | 2017-09-06 | 2018-11-13 | 苏州捷芯威半导体有限公司 | 半导体器件及其制造方法 |
| US20190326426A1 (en) * | 2018-04-23 | 2019-10-24 | Navitas Semiconductor, Inc. | Gallium nitride transistor structure |
| CN110444597A (zh) * | 2018-05-03 | 2019-11-12 | 苏州捷芯威半导体有限公司 | 半导体器件及其制造方法 |
| CN210640256U (zh) * | 2019-10-16 | 2020-05-29 | 珠海格力电器股份有限公司 | 一种氮化镓功率器件 |
| CN112670339A (zh) * | 2019-10-16 | 2021-04-16 | 珠海格力电器股份有限公司 | 一种氮化镓功率器件及其制造方法 |
-
2020
- 2020-04-07 CN CN202010265132.2A patent/CN113497137A/zh active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266200A (ja) * | 2003-03-04 | 2004-09-24 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| US20130092958A1 (en) * | 2010-07-06 | 2013-04-18 | The Hong Kong University Of Science And Technology | Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors |
| US20130168734A1 (en) * | 2010-08-25 | 2013-07-04 | Ngk Insulators, Ltd. | Epitaxial substrate for semiconductor device, semiconductor device, method of manufacturing epitaxial substrate for semiconductor device, and method of manufacturing semiconductor device |
| WO2014029223A1 (zh) * | 2012-08-21 | 2014-02-27 | 中山大学 | 一种兼具反向导通的异质结构场效应晶体管及其制作方法 |
| JP2015019052A (ja) * | 2013-06-13 | 2015-01-29 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| US20160380091A1 (en) * | 2015-06-26 | 2016-12-29 | Toyota Jidosha Kabushiki Kaisha | Nitride semiconductor device |
| CN104967430A (zh) * | 2015-07-01 | 2015-10-07 | 东南大学 | 氮化镓基低漏电流固支梁开关或非门的rs触发器 |
| CN108807524A (zh) * | 2017-09-06 | 2018-11-13 | 苏州捷芯威半导体有限公司 | 半导体器件及其制造方法 |
| US20190326426A1 (en) * | 2018-04-23 | 2019-10-24 | Navitas Semiconductor, Inc. | Gallium nitride transistor structure |
| CN110444597A (zh) * | 2018-05-03 | 2019-11-12 | 苏州捷芯威半导体有限公司 | 半导体器件及其制造方法 |
| CN210640256U (zh) * | 2019-10-16 | 2020-05-29 | 珠海格力电器股份有限公司 | 一种氮化镓功率器件 |
| CN112670339A (zh) * | 2019-10-16 | 2021-04-16 | 珠海格力电器股份有限公司 | 一种氮化镓功率器件及其制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117374103A (zh) * | 2023-12-07 | 2024-01-09 | 英诺赛科(苏州)半导体有限公司 | 一种半导体装置及其制造方法 |
| CN117374103B (zh) * | 2023-12-07 | 2024-03-08 | 英诺赛科(苏州)半导体有限公司 | 一种半导体装置及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1665385B1 (en) | Wide bandgap transistor devices with field plates | |
| EP2485262B1 (en) | High Voltage GAN Transistors | |
| US7566918B2 (en) | Nitride based transistors for millimeter wave operation | |
| CN108028273B (zh) | 半导体装置和制造半导体装置的方法 | |
| JP5383652B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US20120326215A1 (en) | Method for fabrication of iii-nitride device and the iii-nitride device thereof | |
| JPWO2003071607A1 (ja) | ＧａＮ系電界効果トランジスタ | |
| JP2008235613A (ja) | 半導体装置 | |
| US11211481B2 (en) | III-V semiconductor device | |
| CN108807524B (zh) | 半导体器件及其制造方法 | |
| CN110970498B (zh) | 一种半导体器件及其制备方法 | |
| CN112103337B (zh) | 一种半导体器件及其制备方法 | |
| TW201926718A (zh) | 半導體裝置 | |
| US20230117946A1 (en) | Iii-v semiconductor device | |
| CN114420743A (zh) | 反向阻断高迁移率晶体管 | |
| CN210897283U (zh) | 一种半导体器件 | |
| KR101180068B1 (ko) | ＡｌＧａＮ계 ＨＦＥＴ | |
| CN113497137A (zh) | 一种半导体器件及其制备方法 | |
| KR20110058332A (ko) | 플로팅 게이트 구조를 이용한 인핸스먼트 질화물계 반도체 소자 | |
| JP6693142B2 (ja) | 半導体装置、電子部品、電子機器、および半導体装置の製造方法 | |
| CN113871478A (zh) | 基于双栅的具有p型沟道特性的新型半导体器件 | |
| CN115050830A (zh) | 一种半导体器件的外延结构及其制备方法、半导体器件 | |
| JP2007088186A (ja) | 半導体装置及びその製造方法 | |
| CN114823850B (zh) | P型混合欧姆接触的氮化镓晶体管 | |
| CN112331718B (zh) | 一种半导体器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |