TW201926718A - 半導體裝置 - Google Patents

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吳肇欣
張立成
戴承家
楊舜丞
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種半導體裝置包含基板、通道層、主動層以及閘極電極。通道層具有位於該基板上的一鰭部。主動層至少位於通道層的鰭部上。主動層用以沿著通道層與主動層之間的介面，使二維電子氣形成於通道層中。閘極電極接觸通道層的鰭部的側壁。

Description

半導體裝置
本揭露是關於半導體裝置及其製造方法。
在半導體科技中，由於其特性，三五族半導體化合物用以形成各種積體電路裝置，例如高功率場效電晶體、高頻電晶體、或高電子移動速度電晶體。高電子移動速度電晶體是一種以兩種不同能隙的材料的接面(例如異質接面)作為通道的場效電晶體，而不同於常見的金屬氧化物半導體場效電晶體以摻雜區作為通道。相較於金屬氧化物半導體場效電晶體，高電子移動速度電晶體有多種吸引人的特質，包含高電子移動率且能在高頻傳輸信號等。
本揭露之部份實施方式提供一種半導體裝置包含基板、通道層、主動層以及閘極電極。通道層具有位於該基板上的一鰭部。主動層至少位於通道層的鰭部上。主動層用以沿著通道層與主動層之間的介面，使二維電子氣形成於通道層中。閘極電極接觸通道層的鰭部的側壁。
100‧‧‧方法
102~110‧‧‧步驟
200‧‧‧高電子移動率電晶體
210‧‧‧基板
220、220’‧‧‧緩衝層
222‧‧‧鰭部
222-1‧‧‧鰭部
222-2‧‧‧鰭部
222S‧‧‧側壁
224‧‧‧側部
226‧‧‧凹部
230、230’‧‧‧通道層
232‧‧‧鰭部
232-1‧‧‧鰭部
232-2‧‧‧鰭部
232S‧‧‧側壁
234‧‧‧側部
240、240’‧‧‧主動層
242‧‧‧鰭部
264‧‧‧側部
270‧‧‧源極/汲極特徵
280‧‧‧閘極電極
282‧‧‧上部
284‧‧‧側部
300‧‧‧方法
302~308‧‧‧步驟
400‧‧‧高電子移動率電晶體
E1‧‧‧薄層
E2‧‧‧薄層
S1‧‧‧介面
S2‧‧‧介面
DL1‧‧‧摻雜層
DL2‧‧‧摻雜層
R1‧‧‧凹槽
FSS‧‧‧鰭側壁
FS‧‧‧鰭式結構
FS1‧‧‧鰭式結構
FS2‧‧‧鰭式結構
242-1‧‧‧鰭部
242-2‧‧‧鰭部
242S‧‧‧側壁
244‧‧‧側部
250、250’‧‧‧蝕刻停止層
260、260’‧‧‧摻雜磊晶層
262‧‧‧鰭部
D1‧‧‧垂直方向
D2‧‧‧水平方向
D3‧‧‧方向
W1‧‧‧寬度
W2‧‧‧寬度
H1‧‧‧距離
A1‧‧‧第一區
A2‧‧‧第二區
從以下詳細敘述並搭配圖式檢閱，可理解本揭露的態樣。應注意到，多種特徵並未以產業上實務標準的比例繪製。事實上，為了清楚討論，多種特徵的尺寸可以任意地增加或減少。在說明書及圖式中，相似的標號代表相似的特徵。
第1圖為根據本揭露之部分實施方式之形成高電子移動速度電晶體的方法的流程圖。
第2圖至第6B圖繪示根據本揭露之部份實施方式之形成高電子移動速度電晶體的方法中的各個階段。
第7圖為根據本揭露之部分實施方式之形成半導體裝置的 方法的流程圖。
第8圖為根據本揭露之部份實施方式之半導體裝置之剖面示意圖。
第9圖為根據本揭露之部份實施方式之高電子移動速度電晶體之剖面示意圖。
以下本揭露將提供許多個不同的實施方式或實施例以實現所提供之專利標的之不同特徵。許多元件與設置將以特定實施例在以下說明，以簡化本揭露。當然這些實施例僅用以示例而不應用以限制本揭露。舉例而言，敘述「第一特徵形成於第二特徵上」包含多種實施方式，其中涵蓋第一特徵與第二特徵直接接觸，以及額外的特徵形成於第一特 徵與第二特徵之間而使兩者不直接接觸。此外，於各式各樣的實施例中，本揭露可能會重複標號以及/或標註字母。此重複是為了簡化並清楚說明，而非意圖表明這些討論的各種實施方式以及/或配置之間的關係。
更甚者，空間相對的詞彙，例如「下層的」、「低於」、「下方」、「之下」、「上層的」、「上方」等相關詞彙，於此用以簡單描述元件或特徵與另一元件或特徵的關係，如圖所示。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。或者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。
高電子移動率電晶體(High Electron Mobility Transistor；HEMT)是一種場效電晶體，用以提供低雜訊指數以及高階微波頻率性能。這是用於高速、高頻、低雜訊數位電路以及微波電路應用方面的重要元件。這些應用包含電腦計算、電信以及儀器。且，該電晶體也用於在高射頻有高性能需求的射頻設計。高電子移動率電晶體結構包含通道層以及主動層。二維電子氣(two-dimensional electron gas；2-DEG)產生於鄰近通道層與主動層的界面的通道層中。在高電子移動率電晶體結構中，使用二維電子氣作為電荷載體。即使沒有外加電壓於高電子移動率電晶體結構上，二維電子氣仍會產生。因此，高電子移動率電晶體結構是一個天然的常開(normally ON)結構，其具有負的閾值電壓(threshold voltage)。在設計用於電力應用的電路 的考量中，包含將常開的高電子移動率電晶體結構轉換為常關(normally OFF)的高電子移動率電晶體結構，其具有正的閾值電壓。
第1圖為根據本揭露之部分實施方式之形成高電子移動速度電晶體的方法100的流程圖。第1圖至第6B圖繪示根據本揭露之部份實施方式之形成高電子移動速度電晶體的方法100中的各個階段。此描述僅為例示，而不意圖進一步限制後續專利申請範圍中所載的內容。應了解到，可以在第1圖步驟之前、之中以及之後加入額外的步驟，且對於該方法的另一部份實施方式，以下提到的部分步驟可以被取代或取消。步驟/程序的順序可以被改變。
參照第2圖，方法100從步驟102開始，在基板210上，依序地形成緩衝層220、通道層230、主動層240、蝕刻停止層250以及摻雜磊晶層260。
基板210可以是半導體基板，例如塊狀基板、絕緣上半導體(semiconductor-on-insulator；SOI)基板等。基板210可包含晶圓，例如砷化鎵晶圓。絕緣上半導體基板通常包含一層半導體材料形成於絕緣層上。絕緣層可例如為埋氧化物層、矽氧化物層等。絕緣層可提供於基板上，例如為矽或玻璃基板上。也可以採用其他基板，例如多層或漸變基板。於部分實施方式中，基板210的半導體材料可包含矽；鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及/或 GaInAsP；及其組合。
緩衝層220可包含一或多個三五族半導體化合物層。緩衝層220可具有適當的晶格結構以及/或熱膨脹係數，以彌補基板210以及其上覆蓋的層體(例如通道層230)之間的晶格不匹配以及/或熱膨脹係數不匹配。舉例而言，緩衝層220是由AlxGa(1-x)As所組成，而通道層230是由InyGa(1-y)As所組成，其中x與y分別是在大約0至大約1的範圍內。於部分實施方式中，緩衝層220並未有意地摻雜，舉例而言，並未有意地設置摻雜物，而是因為製程汙染而被摻雜。於部分實施方式中，可以省略緩衝層220。
通道層230以及主動層240可包含一或多個三五族半導體化合物層，其中通道層230以及主動層240的組成不同。舉例而言，通道層230是由InyGa(1-y)As所組成，而主動層是由AlzGa(1-z)As所組成，其中y與z分別是在大約0至大約1的範圍內。主動層240的能隙大於通道層230的能隙。因此，在主動層240以及通道層230之間，形成異質接面。在此異質界面，發生大規模的導帶不連續，而使自由電子從較高能隙的主動層240擴散至較低能隙的通道層230，而形成二維電子氣(2-DEG)。於此，主動層可包含delta摻雜層DL1(例如矽delta摻雜層、鍺delta摻雜層或包含三五族半導體之其他n型半導體材料的delta摻雜層)，其鄰近通道層230且與通道層230分隔，以提供電子載體至通道層230。delta摻雜層DL1以短劃虛線表示。因此，在通道層230中，形成高移動傳導電子的薄層E1。此薄層E1也稱為 二維電子氣，且薄層E1形成載體通道(也稱為載體通道E1)。此二維電子氣薄層E1是鄰近於主動層240以及通道層230之間的介面S1。薄層E1以點-短劃虛線表示。主動層240以及通道層230並未有意地摻雜，舉例而言，並未有意地設置摻雜物，而是因為製程汙染而被摻雜。因為通道層230未經摻雜或未有意地摻雜，載體通道具有高電子遷移率，電子可以自由地移動而不與雜質發生碰撞，或實質上減少與雜質發生的碰撞。
於部分實施方式中，當通道層230以及緩衝層220的組成不同時，緩衝層220可選擇性地包含delta摻雜層DL2(例如矽delta摻雜層、鍺delta摻雜層或包含三五族半導體之其他n型半導體材料的delta摻雜層)，其鄰近通道層230，以在通道層230內形成二維電子氣薄層E2，其中此另一二維電子氣薄層E2是鄰近於緩衝層220以及通道層230之間的介面S2。delta摻雜層DL2以短劃虛線表示。薄層E2以點-短劃虛線表示。應了解到，於部分實施方式中，可以省略delta摻雜層DL2以及薄層E2。
由於成長層的晶格結構會與其底下的層體相同，半導體層220~240具有相同的晶格結構。於部分實施方式中，緩衝層220(例如AlGaAs)、通道層(例如InGaAs)以及主動層240(例如AlGaAs)可由具有閃鋅礦(ZB)晶格結構的三五族半導體所形成，其不具有極化面，delta摻雜層DL1與D2有助於在這些三五族半導體層內形成二維電子氣。於部份其他實施方式中，當緩衝層220、通道層以及主動層240 由具有纖鋅礦(wurtzite)晶格結構的三五族半導體所形成，其具有極化面，可不藉由delta摻雜層形成二維電子氣。於部份實施方式中，緩衝層220、通道層230以及主動層240可具有三氮族半導體。舉例而言，緩衝層220包含氮化鋁鎵(AlGaN)，通道層230包含氮化鎵(GaN)，主動層240包含氮化鋁鎵(AlGaN)。在這些實施方式中，經由極化面，壓電效應產生的電子從主動層240掉至通道層230，繼而在通道層230內產生高移動傳導電子的薄層E1與E2。
蝕刻停止層250可包含一或多個三五族半導體化合物層，其具有與其下的主動層240一樣的晶格結構。舉例而言，蝕刻停止層250可包含砷化鋁(AlAs)。蝕刻停止層250的厚度為1奈米至10奈米之間，例如4奈米。蝕刻停止層250的厚度設計成能夠停止後續的蝕刻製程。
摻雜磊晶層260位於蝕刻停止層250上，且可由適當的三五組半導體層摻雜適當的摻雜物所組成，在後續製程中，摻雜磊晶層260可與金屬形成歐姆接觸。摻雜磊晶層260可具有與其下的蝕刻停止層250相同的晶格結構。舉例而言，摻雜磊晶層260可包含砷化鎵。摻雜磊晶層260可以是無鋁的。於部分實施方式中，摻雜磊晶層260經n型摻雜物原位摻雜，例如但不限於，矽、氧或其組合。摻雜磊晶層260可具有高於1018/cm3的n型雜質濃度。於部分實施方式中，摻雜磊晶層260是經p型摻雜物原位摻雜，例如但不限於，鎂、鈣、鋅、鈹、碳及其組合。摻雜磊晶層260可具有高於1018/cm3的p型雜質濃度。在此文中，詞彙「被原位摻 雜」或「原位摻雜」表示磊晶層在其磊晶成長的過程中被摻雜。於部分實施方式中，摻雜物可以植入至已磊晶成長完的的磊晶層，而不同於原位摻雜。
半導體層220~260可經由適當的沉積製程而形成，例如化學氣相沉積法(chemical vapor deposition；CVD)、低壓化學氣相沉積法(low pressure CVD；LPCVD)、常壓化學氣相沉積法(atmospheric pressure CVD；APCVD)、超高真空化學氣相沉積法(ultrahigh vacuum CVD；UHVCVD)、原子層沉積法(atomic layer deposition；ALD)、分子層沉積法(molecular layer deposition；MLD)、電漿化學氣相沉積法(plasma enhanced CVD；PECVD)、金屬有機化學氣相沉積法(metal-organic CVD；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、濺鍍等或其組合。
參照第3A圖與第3B圖，第3B圖是沿第3A圖的線3B-3B的剖面圖。方法100來到步驟104，其中圖案化摻雜磊晶層260、蝕刻停止層250、主動層240以及通道層230，而形成多個凹槽R1。於部分實施方式中，在摻雜磊晶層260上形成圖案化光罩，以定義凹槽R1的形成位置。接著，進行蝕刻製程，以移除圖案化光罩露出的摻雜磊晶層260、蝕刻停止層250、主動層240以及通道層230的部分。此蝕刻製程可以使用氯基或氟基蝕刻劑，例如BCl3/Ar。對於該蝕刻製程，相較於摻雜磊晶層260、蝕刻停止層250、主動層240以及通道層230，圖案化光罩具有較高的蝕刻阻 抗。摻雜磊晶層260、蝕刻停止層250、主動層240以及通道層230的剩餘部分受到圖案化光罩的保護，此後亦分別稱為摻雜磊晶層260’、蝕刻停止層250’、主動層240’以及通道層230’。於部分實施方式中，緩衝層220的一部分也被蝕刻移除而凹陷，且緩衝層220的剩餘部分此後稱為緩衝層220’。於部分其他實施方式中，緩衝層220可維持完整的，而未凹陷。
在圖案化之後，摻雜磊晶層260’包含鰭部262以及側部264，且每個鰭部262的相對兩端分別分別連接至側部264。主動層240’包含鰭部242以及側部244，且每個鰭部242的相對兩端分別分別連接至側部244。通道層230’包含鰭部232以及側部234，且每個鰭部232的相對兩端分別分別連接至側部234。緩衝層210’包含鰭部222、側部224以及凹部226，且每個鰭部222的相對兩端分別分別連接至側部224。凹槽R1將一疊的鰭部222、232、242、262與另一疊的鰭部222、232、242、262分開。鰭部222、232、242分別具有外露於凹槽R1的側壁222S、232S、242S。於此，鰭部222、232、242的組合稱為鰭式結構FS，其具有鰭側壁FSS，鰭側壁FSS包含側壁222S、232S、242S。在圖案化製程之後，可進行蝕刻製程以移除圖案化光罩。
參照第4圖，方法100來到步驟106，分別於位於摻雜磊晶層260’的側部264上，形成源極/汲極特徵270。源極/汲極特徵270包含金、鍺、鎳或其組合。源極/汲極特徵270的形成包含在第3A圖的結構上沉積金屬層，其後圖案 化金屬層以形成源極/汲極特徵270。金屬層可藉由製程如物理氣相沉積法(physical vapor deposition；PVD)或其他適合的技術而沉積。
在形成源極/汲極特徵270後，可針對源極/汲極特徵270，進行一熱退火製程。藉由熱退火製程，摻雜磊晶層260’與源極/汲極特徵270相互接觸且反應，而激發摻雜磊晶層260’內的摻雜物，繼而形成一合金，以有效電性連接源極/汲極特徵270與通道。舉例而言，在氮氣中攝氏溫度100度至400度下，進行一快速熱退火製程。此退火製程可以在惰性氣體下進行，例如氮氣或氬氣。更甚者，此退火製程可在NH3下進行。藉由退火製程，可在源極/汲極特徵270以及摻雜磊晶層260’之間形成歐姆接觸。在此所使用的詞彙「歐姆接觸」是指其具有線性的電壓一電流曲線(voltage-current curve)。
參照第5A圖與第5B圖，第5B圖是沿第5A圖的線5B-5B的剖面圖。方法100來到步驟108，其中移除摻雜磊晶層260’的鰭部262的部分，以使圖案化摻雜磊晶層260’不覆蓋蝕刻停止層250’以及鰭式結構FS的部分。
於部分實施方式中，在摻雜磊晶層260上形成圖案化光罩，接著進行蝕刻製程，以移除圖案化光罩露出的摻雜磊晶層260’的鰭部262的部分。此蝕刻製程可以使用適當的蝕刻劑，例如檸檬酸。對於該蝕刻製程，相較於摻雜磊晶層260’，圖案化光罩具有較高的蝕刻阻抗，以使鰭部262的其他部分以及側部264受到圖案化光罩的覆蓋而維持完 整。相較於摻雜磊晶層260’以及下方的層體(例如主動層240’、通道層230’以及緩衝層220’)，具有較高的蝕刻阻抗，因此該蝕刻製程可以被蝕刻停止層250停止。
參照第6A圖與第6B圖，第6B圖是沿第6A圖的線6B-6B的剖面圖。方法100來到步驟110，其中形成環繞鰭式結構FS的閘極電極280。閘極電極280包含鈦、鉑、金或其組合。閘極電極280的形成包含在第5A圖與第5B圖的結構上沉積金屬層，其後圖案化金屬層以形成閘極電極280。閘極電極280代表與蕭基障壁相關聯的蕭基接觸。蕭基障壁形成於金屬一半導體接面之間，在此即為在層體220’/230’/240’以及閘極電極280的接面之間。蕭基障壁使閘極電極280形成一個阻障的接觸或蕭基接觸，亦即其具有非線性且不對稱地的電壓一電流曲線(voltage-current curve)。
詳細而言，閘極電極280具有上部282以及側部284，上部282位於鰭式結構FS上，側部284環繞鰭式結構FS。閘極電極280的側部284被設計成與通道層230’的側壁232S接觸，而在側部284與通道層230’的接面之間，形成蕭基障壁。更甚者，於部分實施方式中，閘極電極280的側部284接觸鰭式結構FS的側壁FSS(例如側壁222S~242S)，且在側部284與層體220’/240’的接面之間，形成蕭基障壁。然而，不應以此限制本揭露的範圍，於部分其他實施方式中，閘極電極280的側部284可不接觸側壁222S或242S。
於本實施方式中，蝕刻停止層250’將閘極電極 280的上部282與鰭式結構FS分隔開來。然而，不應以此限制本揭露的範圍，於部分其他實施方式中，可以移除鰭式結構FS上的蝕刻停止層250’，而閘極電極280的上部282可接觸鰭式結構FS。於部分實施方式中，在上部282以及主動層240’之間，也可以形成蕭基障壁。
如同第6A圖與第6B圖，形成高電子移動率電晶體200。空乏區形成於在鰭式結構FS中。空乏區可以阻擋通道層230’中的二維電子氣薄層E1/E2。根據閘極電極280以及通道層230’的材料，可以計算零閘極偏壓下的空乏區寬度。舉例而言，於本實施方式中，零閘極偏壓下的空乏區寬度可以是100奈米。藉由施加電壓於閘極電極280上，空乏區寬度縮小或變寬，進而打開或關上高電子移動率電晶體200。
於部分實施方式中，閘極電極280的上部282用以使空乏區從通道層230’之上方延伸至通道層230’之下方，而側部284用以使空乏區從通道層230’之相對兩側壁232S延伸至通道層230’的中央。換句話說，藉由閘極電極280的上部282調整薄層E1沿垂直方向D1的空乏，藉由閘極電極280的側部284調整薄層E1沿水平方向D2的空乏，而電子可沿方向D3在薄層E1中傳遞。因此，電子可從一個源極/汲極特徵270經由薄層E1傳遞至另一源極/汲極特徵270。
於部分實施方式中，設計鰭式結構寬度與高度，以使閘極電極280的側部284相較於閘極電極280的上部282更主宰這些運作。舉例而言，當鰭寬度W1降低，相 較於閘極電極280的上部282，薄層E1更容易受到的閘極電極280的側部284影響而空乏。舉例而言，鰭寬度W1可以低於上部282與薄層E1的距離H1的一半。於部分實施方式中，可以設計鰭寬度W1低於二倍的零閘極偏壓下的空乏區寬度，例如低於100奈米，藉此，在關閉狀態時，側部284產生的空乏區能延伸至整個通道層230’，且空乏區能隨閘極偏壓的增加而逐漸縮小。舉例而言，鰭寬度W1可以是40至80奈米。因此，電晶體具有較大的閾值電壓(threshold voltage)，且為常關型，繼而實現增強型高電子移動率電晶體(E-mode HEMT)。
於部分實施方式中，設計鰭式結構寬度與高度，以使閘極電極280的上部282相較於閘極電極280的側部284更主宰這些運作。舉例而言，當鰭寬度W1增大，相較於閘極電極280的側部284，薄層E1更容易受到的閘極電極280的上部282影響而空乏。舉例而言，於部分實施方式中，鰭寬度W1可以高於二倍的零閘極偏壓下的空乏區寬度，例如高於100奈米，藉此，電晶體具有較小的閾值電壓，且為常開型。舉例而言，鰭寬度W1可以是100至400奈米。於此，鰭寬度W1以薄層E1的水平長度為例。然而，於部分實施方式中，鰭寬度W1可以指薄層E2的水平長度。於部分實施方式中，鰭寬度W1可以指通道層230’的鰭部232的底表面的水平長度。於部分實施方式中，高電子移動率電晶體200可包含二個摻雜層DL1與DL2，其作為電子的來源，且可以稱為雙delta摻雜高電子移動率電晶體(double δ-doped HEMT)。薄層E2可選擇性形成，薄層E2的運作與薄層E1相似，在此不再贅述。
第7圖為根據本揭露之部分實施方式之形成半導體裝置的方法300的流程圖。方法300包含步驟302~308。應了解到，可以在第7圖的步驟之前、之中以及之後加入額外的步驟，且對於該方法的另一部份實施方式，以下提到的部分步驟可以被取代或取消。步驟/程序的順序可以被改變。
第8圖為根據本揭露之部份實施方式之半導體裝置之剖面示意圖。同時參照第7圖與第8圖。在方法302，決定準備形成的電晶體(例如高電子移動率電晶體)的期望的閾值電壓。舉例而言，經由設計，於基板210的第一區A1，準備形成高閾值電壓的電晶體，於基板210的第二區A2，準備形成低閾值電壓的電晶體。在步驟304，將期望的閾值電壓與一預定電壓(例如零電壓)比較。如果期望的閾值電壓大於該預定電壓，方法300來到步驟306，其中所形成的電晶體的鰭式結構的寬度小於一預定值(例如兩倍的空乏區寬度，如100奈米)。或者，如果期望的閾值電壓不大於該預定電壓，方法300來到步驟308，其中所形成的電晶體的鰭式結構的寬度大於該預定值(例如兩倍的空乏區寬度，如100奈米)。舉例而言，高電子移動率電晶體400具有鰭式結構FS2，鰭式結構FS2具有寬度W2，其大於兩倍的空乏區寬度。
藉由這些方法，半導體裝置包含高電子移動率 電晶體200以及高電子移動率電晶體400，分別位於基板210的第一區A1與第二區A2。如前所述，高電子移動率電晶體200以及400分別包含鰭式結構FS1與FS2。鰭式結構FS1包含鰭部222-1、232-1、242-1。鰭式結構FS2包含鰭部222-2、232-2、242-2。鰭部222-1與222-2皆由緩衝層220’所形成。鰭部232-1與232-2皆由通道層230’所形成。鰭部242-1與242-2皆由主動層240’所形成。於部分實施方式中，鰭式結構FS1的寬度W1小於鰭式結構FS2的寬度W2，而高電子移動率電晶體200的閾值電壓大於高電子移動率電晶體400的閾值電壓。舉例而言，當寬度W1小於100奈米且寬度W2大於100奈米時，高電子移動率電晶體200是常關型，高電子移動率電晶體400是常開型。
第9圖為根據本揭露之部份實施方式之高電子移動速度電晶體之剖面示意圖。本實施方式與第6A圖與第6B圖相似，差別在於：本實施方式中，移除了蝕刻停止層250’(參照第6A圖與第6B圖)。閘極電極280的上部282可與主動層240’的鰭部242的頂部接觸。因此，可以在側部284與通道層230’的鰭部232的接面，以及頂部282與主動層240’的鰭部242的接面，形成蕭基障壁。本實施方式的其他細節如同前述實施方式，在此不再贅述。
從以上討論，可以看到本案有多個優點。應了解到，其他實施方式可提供額外的功效、並非所有的優點皆被揭露於此、且所有實施方式並不限於一特定的優點。本案優點之一是：在閘極電極以及鰭式結構的側壁之間形成蕭基 障壁，以省略閘極介電層，相較於金屬一絕緣體一半導體結構，能增加調製效率。本案另一優點是：空乏區從鰭式結構的側壁延伸，而實現常開型的高電子移動速度電晶體。本案再一優點是可藉由調整鰭式結構的寬度，控制電晶體的閾值電壓以及操作模式(常開型/常關型)。
根據本案的部分實施方式，半導體裝置包含基板、通道層、主動層以及閘極電極。通道層具有位於基板上的一鰭部。主動層至少位於通道層的鰭部上，主動層用以沿著通道層與主動層之間的介面，使二維電子氣形成於通道層中。閘極電極接觸通道層的鰭部的側壁。
於部分實施方式中，主動層具有鰭部，位於通道層的鰭部上，且閘極電極更接觸主動層的鰭部的側壁。
於部分實施方式中，通道層更包含側部，位於鰭部的一側。半導體裝置更包含源極/汲極特徵，位於通道層的側部上。
於部分實施方式中，半導體裝置更包含摻雜磊晶層，位於源極/汲極特徵以及通道層的側部之間。
於部分實施方式中，半導體裝置更包含蝕刻停止層，位於摻雜磊晶層以及通道層的側部之間。
於部分實施方式中，源極/汲極特徵接觸摻雜磊晶層。
於部分實施方式中，主動層包含一delta摻雜層，鄰近通道層。
於部分實施方式中，半導體裝置更包含緩衝 層，位於基板以及通道層之間。
於部分實施方式中，緩衝層包含一delta摻雜層，鄰近該通道層。
於部分實施方式中，緩衝層具有鰭部，位於通道層的鰭部之下，且閘極電極更接觸緩衝層的鰭部的側壁。
根據本案的部分實施方式，半導體裝置包含基板、第一電晶體以及第二電晶體。第一電晶體位於基板上且具有第一鰭式結構，其中第一鰭式結構包含第一通道層以及位於第一通道層上的第一主動層。第二電晶體位於基板上且具有第二鰭式結構，其中第二鰭式結構包含第二通道層以及位於第二通道層上的第二主動層，其中第一鰭式結構的寬度小於第二鰭式結構的寬度，且第一電晶體的閾值電壓大於第二電晶體的閾值電壓。
於部分實施方式中，第一電晶體更包含閘極電極，接觸第一通道層的側壁。
於部分實施方式中，第二電晶體更包含閘極電極，接觸第二通道層的側壁。
於部分實施方式中，第一主動層包含delta摻雜層，鄰近第一通道層。
於部分實施方式中，第二主動層包含delta摻雜層，鄰近第二通道層。
根據本案的部分實施方式，一種製造半導體裝置的方法包含：於基板上，形成通道層以及主動層；圖案化通道層以及主動層，以形成鰭式結構；以及在鰭式結構的側 壁上，形成閘極電極，以在閘極電極以及鰭式結構之間形成蕭基障壁。
於部分實施方式中，該方法更包含：在主動層上，形成摻雜磊晶層，其中圖案化該通道層以及主動層包含圖案化摻雜磊晶層；以及在形成閘極電極之前，移除經圖案化的摻雜磊晶層位於鰭式結構上的部分。
於部分實施方式中，該方法更包含：在移除經圖案化的摻雜磊晶層的部分之前，在經圖案化摻雜磊晶層上，形成源極/汲極特徵，以在源極/汲極特徵以及經圖案化摻雜磊晶層之間形成歐姆接觸。
於部分實施方式中，該方法更包含：在形成摻雜磊晶層之前，在主動層上，形成蝕刻停止層，其中移除經圖案化的摻雜磊晶層的部分包含：對經圖案化的摻雜磊晶層進行蝕刻程序，其中對於蝕刻程序，蝕刻停止層相較於摻雜磊晶層具有較高的蝕刻阻抗。
於部分實施方式中，形成閘極電極的進行使閘極電極接觸經圖案化的通道層的側壁。
以上概述多個實施方式之特徵，該技術領域具有通常知識者可較佳地了解本揭露之多個態樣。該技術領域具有通常知識者應了解，可將本揭露作為設計或修飾其他程序或結構的基礎，以實行實施方式中提到的相同的目的以及/或達到相同的好處。該技術領域具有通常知識者也應了解，這些相等的結構並未超出本揭露之精神與範圍，且可以進行各種改變、替換、轉化，在此，本揭露精神與範圍涵蓋 這些改變、替換、轉化。

Claims (1)

  1. 一種半導體裝置，包含：一基板；一通道層，具有位於該基板上的一鰭部；一主動層至少位於該通道層的該鰭部上，該主動層用以沿著該通道層與該主動層之間的介面，使一二維電子氣形成於該通道層中；以及一閘極電極，接觸該通道層的該鰭部的一側壁。
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