CN110970498B - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明实施例公开了一种半导体器件及其制备方法，半导体器件包括衬底；位于衬底上的多层半导体层，多层半导体层中形成有二维电子气；位于多层半导体层的有源区内的多个阻断区，每个阻断区贯穿二维电子气，且阻断区对应位置处的二维电子气被耗尽；位于多层半导体层远离衬底一侧的源极、栅极和漏极；在栅极延伸方向的垂直方向上，每个阻断区的延伸宽度大于或者等于相邻源极与漏极内侧边缘之间的距离。通过在多层半导体层中形成多个阻断区，阻断区贯穿二维电子气，阻断区对应的区域是半导体器件的非工作区域，不会产生热量，从而阻断区对应的区域成为半导体器件的热量耗散区域，可以有效降低半导体器件工作过程中的热积累，保证半导体器件性能稳定。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
GaN(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。
AlGaN/GaN HEMT最重要的优势在于适合用于高频，高功率的微波器件中，这些基于高功率，高频率的GaN器件在工作过程中由于自热效应，导致器件的结温较高，而较高的结温会显著降低器件的性能以及寿命。
故需要通过合理的对器件的设计，降低器件的结温，传统降低器件结温的方法有增加器件单胞与单胞之间的距离或者相邻栅极之间的间距这样不仅会增加芯片的实际面积，同时也会影响器件的射频性能；还有一些报道是通过采用高热导率的材料比如金刚石来替代传统硅，碳化硅衬底，这样导致芯片成本较大的提高；目前也出现通过采用微流体结构来降低器件的结温，但是这种结构的可靠性和工艺可实现性还有待研究。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以解决现有技术中半导体器件结温较高的技术问题。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底上的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层的有源区内的多个阻断区，沿垂直所述多层半导体层的方向上，每个所述阻断区贯穿所述二维电子气，且所述阻断区对应的位置处二维电子气被耗尽；
位于所述多层半导体层远离所述衬底一侧的源极、栅极和漏极；在所述栅极延伸方向的垂直方向上，每个所述阻断区的延伸宽度大于或者等于相邻所述源极与漏极内侧边缘之间的距离。
进一步地，沿所述栅极的延伸方向，每个所述栅极的延伸长度为Wg，每个所述阻断区的延伸长度为S1，每个所述栅极在所述衬底上的垂直投影与n个所述阻断区在所述衬底上的垂直投影存在交叠区域；其中，n*S1<Wg/2。
进一步地，在所述栅极延伸方向的垂直方向上，每个所述阻断区的延伸宽度小于或者等于相邻所述源极与漏极外侧边缘之间的距离。
进一步地，每个所述栅极在所述衬底上的垂直投影与至少两个所述阻断区在所述衬底上的垂直投影存在交叠区域。
进一步地，多个所述阻断区包括第一类阻断区和第二类阻断区，在所述栅极延伸方向的垂直方向上，所述第一类阻断区与所述第二类阻断区错开设置。
进一步地，沿所述栅极的延伸方向，两个所述第一类阻断区和与所述两个第一类阻断区交叠的栅极的两端距离分别为X1和X3，相邻两个所述第一类阻断区之间的距离为X2，其中，X1＝X3<X2。
进一步地，沿所述栅极的延伸方向，两个所述第二类阻断区和与所述两个第二类阻断区交叠的栅极的两端距离分别为X4和X6，相邻两个所述第二类阻断区之间的距离为X5，其中，X4＝X6>X5。
进一步地，所述有源区还包括通孔，所述通孔贯穿所述源极下方的所述多层半导体层，所述阻断区包括第三类阻断区，所述第三类阻断区位于在所述栅极延伸方向的垂直方向上相邻的两个通孔之间。
进一步地，在所述栅极延伸方向的垂直方向上，所述第三类阻断区的中心与所述通孔的中心位于同一直线上。
进一步地，所述半导体层还包括围绕所述有源区的无源区以及位于所述无源区内且位于所述多层半导体层远离所述衬底一侧的栅电极和漏电极；
所述栅电极通过栅极互连线与所述有源区内的栅极连接；
所述漏电极通过漏极互联金属与所述有源区内的漏极连接。
进一步地，所述多层半导体层包括：
位于所述衬底上的成核层；
位于所述成核层远离所述衬底一侧的缓冲层；
位于所述缓冲层远离所述成核层一侧的沟道层；
位于所述沟道层远离所述缓冲层一侧的势垒层，所述势垒层和所述沟道层形成异质结结构，在异质结界面处形成二维电子气。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层的有源区内制备多个阻断区，沿垂直所述多层半导体层的方向上，每个所述阻断区贯穿所述二维电子气，且所述阻断区对应的位置处二维电子气被耗尽；
在所述多层半导体层远离所述衬底的一侧制备源极、栅极和漏极；在所述栅极延伸方向的垂直方向上，每个所述阻断区的延伸宽度大于或者等于相邻所述源极与漏极内侧边缘之间的距离。
进一步地，在所述多层半导体层的有源区内制备多个阻断区，包括：
采用台面刻蚀工艺或者离子注入工艺，在所述多层半导体层的有源区内制备多个阻断区。
本发明实施例提供的半导体器件及其制备方法，在多层半导体层中制备形成多个阻断区，沿垂直多层半导体层的方向上，每个阻断区贯穿二维电子气，在所述栅极延伸方向的垂直方向上，每个阻断区的延伸宽度大于或者等于相邻源极与漏极内侧边缘之间的距离，阻断区对应的区域没有二维电子气，是半导体器件的非工作区域，不会产生热量，有源区工作产生的热量可以向阻断区对应的区域扩散，从而阻断区对应的区域成为半导体器件的热量耗散区域，可以有效降低半导体器件工作过程中的热积累，降低半导体器件的结温，保证半导体器件性能稳定，同时提升半导体器件的使用寿命。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是现有技术中一种半导体器件的结构示意图；
图2是图1提供的半导体器件沿剖面线A-A’的剖面结构示意图；
图3本发明实施例提供的一种半导体器件的结构示意图；
图4是图3提供的半导体器件沿剖面线B-B’的剖面结构示意图；
图5是图3提供的半导体器件沿剖面线C-C’的剖面结构示意图；
图6是本发明实施例提供的另一种半导体器件的结构示意图；
图7是本发明实施例提供的又一种半导体器件的结构示意图；
图8是图7提供的半导体器件沿剖面线D-D’的剖面结构示意图；
图9是本发明实施例提供的半导体器件的制备方法的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图1是现有技术中一种半导体器件的结构示意图，图2是图1提供的半导体器件沿剖面线A-A’的剖面结构示意图，如图1和图2所示，现有技术中的半导体器件可以包括衬底10、位于衬底10一侧的多层半导体层20以及位于多层半导体层远离衬底10一侧的源极31、栅极32和漏极33，多层半导体层20中包括有源区a，有源区a为半导体器件的工作区域，在半导体器件工作过程中会产生大量的热量，降低半导体器件的性能以及使用寿命。
基于上述技术问题，本发明实施例提供了一种半导体器件，包括衬底；位于衬底上的多层半导体层，多层半导体层中形成有二维电子气；位于所述多层半导体层的有源区内的多个阻断区，沿垂直所述多层半导体层的方向上，每个所述阻断区贯穿所述二维电子气，且所述阻断区对应的位置处二维电子气被耗尽；位于多层半导体层远离衬底一侧的源极、栅极和漏极；在栅极延伸方向的垂直方向上，每个阻断区的延伸宽度大于或者等于相邻源极与漏极内侧边缘之间的距离。采用上述技术方案，通过在有源区内形成多个阻断区，沿垂直所述多层半导体层的方向上，每个所述阻断区贯穿所述二维电子气；以及控制每个阻断区的延伸宽度大于或者等于相邻所述源极与漏极内侧边缘之间的距离，阻断区对应的区域是半导体器件的非工作区域，不会产生热量，有源区工作产生的热量可以向阻断区对应的区域扩散，从而阻断区对应的区域成为半导体器件的热量耗散区域，可以有效降低半导体器件工作过程中的热积累，降低半导体器件的结温，保证半导体器件性能稳定，同时提升半导体器件的使用寿命。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图3是本发明实施例提供的一种半导体器件的结构示意图，图4是图3提供的半导体器件沿剖面线B-B’的剖面结构示意图，如图3和图4所示，本发明实施例提供的半导体器件可以包括：
衬底40；
位于衬底40上的多层半导体层50，多层半导体层50中形成有二维电子气(Two-dimensional electron gas，2DEG)；
位于多层半导体层50的有源区a内的多个阻断区b，沿垂直多层半导体层的方向上，每个阻断区b贯穿2DEG，且阻断区b对应位置处的2DEG被耗尽；
位于多层半导体层50远离衬底40一侧的源极61、栅极62和源极63；在栅极62的延伸方向的垂直方向上，每个阻断区b的延伸宽度大于或者等于相邻源极61与漏极63内侧边缘之间的距离。
示例性的，衬底基板40的材料可以为Si、SiC或者蓝宝石，还可以是其他适合生长氮化镓的材料。
多层半导体层50位于衬底基板40一侧，多层半导体层50具体可以为III-V族化合物的半导体材料。
源极61、栅极62和漏极63位于多层半导体层50上远离衬底基板40的一侧，栅极62位于源极61和漏极63之间，如图3所示。可选的，源极61、漏极63与多层半导体层50形成欧姆接触，栅极62与多层半导体层50形成肖特基接触。可选的，源极61和漏极63的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极62的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极62可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构，例如，多层栅极结构可以在栅极与多层半导体层50之间设置一层绝缘介质(例如SiO2)的MIS结构。可选的，栅极62的形状可以为矩形，如图4所示；还可以为T型(图中未示出)，即栅极62的部分位于多层半导体层50中，保证栅极62与多层半导体层50的肖特基接触良好。
多层半导体层50包括有源区a以及位于有源区a内的多个阻断区b，有源区a为半导体器件的工作区域，其下形成有2DEG，在半导体工作过程中在有源区a内产生大量热量。而阻断区b对应的区域为半导体器件的非工作区域，其下没有2DEG，在半导体器件工作过程中，有源区a产生的热量可以向阻断区b对应的区域扩散，从而阻断区b对应的区域成为半导体器件的热量耗散区域，可以有效降低半导体器件工作过程中有源区a内的热积累，降低半导体器件的结温，同时提升半导体器件的使用寿命。可选的，在栅极62延伸方向的垂直方向上，如图3中所示的Y方向，每个阻断区b的宽度大于或者等于相邻源极61与漏极63内侧边缘的间隔距离，不仅可以保证半导体器件工作过程中产生的热量可以充分向阻断区b对应的区域扩散，更好降低半导体器件工作过程中有源区a内的热积累，降低半导体器件的结温，还有利于保证器件的工作稳定性和可靠性。
需要说明的是，在图3所示的俯视图中，多层半导体层50和衬底40重合，图3作为示例性说明，仅示出了半导体层40。
综上，本发明实施例提供的半导体器件，设置多层半导体层包括有源区以及位于有源区内的多个阻断区，通过在有源区内形成多个阻断区，每个阻断区贯穿二维电子气并耗尽对应位置的二维电子气，阻断区对应的区域是半导体器件的非工作区域，以及合理设置每个阻断区的延伸宽度，不会产生热量，有源区工作产生的热量可以向阻断区对应的区域扩散，从而阻断区成为半导体器件的热量耗散区域，可以有效降低半导体器件工作过程中的热积累，降低半导体器件的结温，保证半导体器件性能稳定，同时提升半导体器件的使用寿命。
继续参考图3所示，沿栅极62的延伸方向，即图3中所示的X方向，每个栅极62的延伸长度为Wg，每个阻断区b的延伸长度为S1，每个栅极62在衬底40上的垂直投影与n个阻断区b在衬底40上的垂直投影存在交叠区域；其中，n*S1<Wg/2。
可以理解的是，每个栅极62在衬底40上的垂直投影与阻断区b在衬底40上的垂直投影存在交叠区域的个数与栅极62的延伸长度以及每个阻断区b的延伸长度有关，如果一根栅极62在衬底40上的垂直投影与过多个阻断区b在衬底40上的垂直投影存在交叠区域的话，会降低半导体器件的输出功率，影响器件的工作性能。因此，设置每个栅极62在衬底40上的垂直投影与n个阻断区b在衬底40上的垂直投影存在交叠区域，n的取值与每个栅极的延伸长度为Wg以及每个阻断区b的延伸长度为S1有关，满足n*S1<Wg/2。设置n*S1<Wg/2，可以在保证半导体器件的输出功率的前提下，有效降低半导体器件工作过程中的热积累，降低半导体器件的结温，保证半导体器件性能稳定，同时提升半导体器件的使用寿命。
可选的，在栅极62延伸方向的垂直方向上，如图3中所示的Y方向，每个阻断区b的宽度小于或者等于相邻源极61和漏极63外侧边缘之间的距离。
示例性的，沿栅极62延伸方向的垂直方向上，每个阻断区b的宽度也无需过大，由于阻断区b不会产生热量，阻断区b为半导体器件的热量耗散区域，因此设置在栅极62延伸方向的垂直方向上，每个阻断区b的宽度小于或者等于相邻源极61和漏极63外侧边缘之间的距离即可保证阻断区b可以尽可能多的耗散有源区a产生的热量。
每个栅极62可以与多个阻断区b在衬底40上的垂直投影交叠，示例性的，每个栅极62在衬底40上的垂直投影可以与至少两个阻断区b在衬底40上的垂直投影存在交叠区域，既可以保证半导体器件的输出效率，还可以降低半导体器件结温。图3仅以每个栅极62在衬底40上的垂直投影可以与两个阻断区b在衬底40上的垂直投影存在交叠区域为例进行示例性说明。
需要说明的是，形成阻断区b有多种形式，例如进行离子注入，通过注入与2DEG极性相反的带电离子(例如空穴)形成阻断区b；或者通过形成凹槽结构，凹槽结构贯穿2DEG，形成阻断区b，两种方法都可以保证阻断区b对应的区域的二维电子气被耗尽。图4仅以形成凹槽结构的形式形成阻断区b为例进行示例性说明。
图5是图3提供的半导体器件沿剖面线C-C’的剖面结构示意图，图5所示为一种通过形成凹槽结构的形式形成阻断区b，沿垂直多层半导体层50的方向上，阻断区b贯穿2DEG，示例地，所述半导体层50包括势垒层504和沟道层503，沟道层503位于是势垒层504靠近衬底一侧，势垒层504和沟道层503界面处形成2DEG。可选的，沿垂直多层半导体层50的方向上，阻断区b的深度为H大于势垒层的厚度，即阻断区b的下表面至少延伸至沟道层506内。可选的，阻断区b的剖面形状可以为矩形，梯形、倒梯形或者圆弧形的中的至少一种，图5仅以阻断区b的剖面形状可以为倒梯形为例进行示例性说明。
图6是本发明实施例提供的另一种半导体器件的结构示意图，如图6所示，多个阻断区b可以包括第一类阻断区b1和第二类阻断区b2，栅极62可以包括间隔设置的第一栅极621和第二栅极622，其中，每个第一栅极621在衬底40上的垂直投影与第一类阻断区b1在衬底40上的垂直投影存在交叠区域，每个第二栅极622在衬底40上的垂直投影与第二类阻断区b2在衬底40上的垂直投影存在交叠区域；其中，在栅极62延伸方向的垂直方向上，第一类阻断区b1与第二类阻断区b2错开设置，可以平衡临近区域的热分布。
示例性的，如图6所示，设置每个第一栅极621在衬底40上的垂直投影与第一类阻断区b1在衬底40上的垂直投影存在交叠区域，每个第二栅极622在衬底40上的垂直投影与第二类阻断区b2在衬底40上的垂直投影存在交叠区域；其中，第一类阻断区b1和第二类阻断区b2分别间隔设置，且在栅极62延伸方向的垂直方向上，第一类阻断区b1与第二类阻断区b2错开设置，可以降低相邻栅极62间的热积累，从而降低半导体器件的自热，降低半导体器件的结温。
继续参考图6所示，每个第一栅极621在衬底40上的垂直投影与两个第一类阻断区b1在衬底40上的垂直投影存在交叠区域；每个第二栅极622在衬底40上的垂直投影与两个第二类阻断区b2在衬底40上的垂直投影存在交叠区域；
沿所述栅极的延伸方向，两个第一类阻断区b1和与该两个第一类阻断区b1交叠的第一栅极621的两端的边缘距离分别为X1和X3，相邻两个第一类阻断区b1之间的距离为X2，满足X1＝X3<X2；如图6所示，两个第一类阻断区b1中的其中一个距离第一栅极621的第一端的距离为X1，两个第一类阻断区b1中的另一个距离所述第一栅极621的第二端的距离为X3，相邻两个第一类阻断区b1之间的距离为X2，其中，X1＝X3<X2。
沿栅极62的延伸方向，两个第二类阻断区b2和与该两个第二类阻断区b2交叠的第二栅极622两端的边缘距离分别为X4和X6，相邻两个第二类阻断区b2之间的距离为X5，满足X4＝X6>X5；如图6所示，两个第二类阻断区b2中的其中一个距离第二栅极622的第一端的距离为X4，两个第二类阻断区b2中的另一个距离第二栅极622的第二端的距离为X6，两个第二类阻断区b2之间的距离为X5，其中，X4＝X6>X5。
示例性的，设置X1＝X3<X2，保证第一栅极621工作过程中第一栅极621中心区域产生的热量可以向第一栅极621两端区域对应的第一类阻断区b1处扩散，降低第一栅极621处的热量累计；设置X4＝X6>X5，可以保证第二栅极622工作过程中第二栅极622两端区域产生的热量可以向第二栅极622中心区域对应的第二类阻断区b2处扩散，降低第二栅极622处的热量累计。同时，由于在栅极62延伸方向的垂直方向上，第一类阻断区b1与第二类阻断区b2错开设置，即第一栅极621中心区域产生的热量还可以向相邻的第二栅极622中心区域对应的第二类阻断区b2扩散，同时，第二栅极622两端区域产生的热量还可以向相邻的第一栅极621两端区域对应的第一类阻断区b1扩散，保证进一步降低半导体器件的自热，降低半导体器件的结温。
需要说明的是，图6仅以每个第一栅极621在衬底40上的垂直投影与两个第一类阻断区b1在衬底40上的垂直投影存在交叠区域；每个第二栅极622在衬底40上的垂直投影与两个第二类阻断区b2在衬底40上的垂直投影存在交叠区域为例进行说明，可以理解的是，每个第一栅极621在衬底40上的垂直投影还可以与多个第一类阻断区b1在衬底40上的垂直投影存在交叠区域；每个第二栅极622在衬底40上的垂直投影还可以与多个第二类阻断区b2在衬底40上的垂直投影存在交叠区域。可选的，当每个第一栅极621在衬底40上的垂直投影与多个第一类阻断区b1在衬底40上的垂直投影存在交叠区域时，相邻两个第一类阻断区b1之间的距离相同；当每个第二栅极622在衬底40上的垂直投影与多个第二类阻断区b2在衬底40上的垂直投影存在交叠区域时，相邻两个第二类阻断区b2之间的距离相同。
图7是本发明实施例提供的又一种半导体器件的结构示意图，图8是图7提供的半导体器件沿剖面线D-D’的剖面结构示意图，如图7和图8所示，本发明实施例提供的半导体器件还可以包括围绕有源区a的无源区c以及位于无源区c内且位于多层半导体层50远离衬底40一侧的栅电极72和漏电极73；半导体器件还包括源电极(图中未示出)或者在源极61下方贯穿多层半导体层50的通孔74以使源极61外接。例如每个源极61至少开设1个通孔74，通过通孔74和背面金属75，可以实现源极61通过通孔74和背面金属75接地，通孔74贯穿源极61下方的多层半导体层50和衬底40，背面金属75位于衬底40远离多层半导体层50的一侧。栅电极72通过栅极互连线76与有源区a内的栅极62连接；漏电极73通过漏极互联金属77与有源区a内的漏极63连接。通过栅极互连线76实现有源区a内的栅极62与无源区c内的栅电极72的电连接；通过漏极互联金属77实现有源区a内的漏极63与无源区c内的漏电极73的电连接，进而实现有源区a与无源区c的连接，保证半导体器件正常工作。
继续参考图7和图8所示，本发明实施例提供的半导体器件中阻断区b可以包括多个第三类阻断区b3，第三类阻断区b3位于在栅极62延伸方向的垂直方向上相邻的两个通孔74之间。优选地，相邻两个源极61上的通孔74之间有两个第三类阻断区b3。
示例性的，现有技术中可以通过空气桥跨过栅极互联线76实现有源区a内的源极61与无源区c内的源电极(图中为示出)互联，但是这样增加了半导体器件的寄生电容和带来器件可靠性的隐患。因此本发明实施过通孔74和背面金属75实现有源区a内的源极61接地。但是由于通孔74内是空气，同时在通孔74内填充高导热率的材料工艺较困难，空气相对于衬底材料热导率较差，故增加了器件的结温。因此在本发明实施例中，通过在栅极62延伸方向的垂直方向上相邻的两个通孔74之间设置多个第三类阻断区b3，多个第三类阻断区b3作为非热量产生区域，在半导体器件工作过程中，可以接收从有源区a传导过来的热量，从而降低半导体器件的结温。需要说明的是，图7仅以在栅极62延伸方向的垂直方向上相邻的两个通孔74之间设置一个第三类阻断区b3为例进行说明，可以理解的是，在栅极62延伸方向的垂直方向上相邻的两个通孔74之间可以设置多个第三类阻断区b3，例如两个或者三个，多个第三类阻断区b3作为非热量产生区域，在半导体器件工作过程中，可以接收从有源区a传导过来的热量，从而降低半导体器件的结温。
可选的，在栅极62延伸方向的垂直方向上，第三类阻断区b3的中心与通孔74的中心可以位于同一直线上，保证有源区a上产生的热量可以及时大量地传导至第三类阻断区b3上，快速降低半导体器件的结温。
可选的，继续参考图4、图5和图8所示，本发明实施例提供的多层半导体层50可以包括位于衬底40上的成核层501；位于成核层501远离衬底40一侧的缓冲层502；位于缓冲层502远离成核层501一侧的沟道层503；位于沟道层503远离缓冲层502一侧的势垒层504，势垒层504和沟道层503形成异质结结构，在异质结界面处形成2DEG。
示例性的，成核层501和缓冲层502的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层501和缓冲层502可以用于匹配衬底基板40的材料和外延沟道层503。沟道层503的材料可以为GaN或者其他半导体材料，例如InAlN。势垒层504位于沟道层503上方，势垒层504的材料可以是能够与沟道层503形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。可选的，沟道层503和势垒层504组成半导体异质结结构，在沟道层503和势垒层504的界面处形成高浓度二维电子气。
可选的，本发明实施例提供的半导体器件还可以包括位于多层半导体层50远离衬底40一侧，且位于源极61与栅极62之间，以及位于栅极62与漏极63之间的保护层(图中未示出)，保护层可以对位于源极61与栅极62之间，以及位于栅极62与漏极63之间的多层半导体层50进行钝化保护。可选的，保护层还可以为疏水散热材料，能够有效隔离水汽，防水保护、散热保护等，保证半导体器件性能稳定。
应该理解，本发明实施例是从半导体器件结构设计的角度来改善半导体器件的散热效果。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-EffectTransistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-SemiconductorHeterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，如图9所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供衬底。
示例性的，衬底的材料可以为Si、SiC或者蓝宝石，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料，多层半导体层中形成有2DEG。
S130、在所述多层半导体层的有源区内制备多个阻断区，沿垂直所述多层半导体层的方向上，每个所述阻断区贯穿所述二维电子气，且所述阻断区对应的位置处二维电子气被耗尽。
示例性的，多层半导体层包括有源区，本发明实施例提供的制备方法还可以包括在有源区内制备多个阻断区，沿垂直多层半导体层的方向上，每个阻断区贯穿二维电子气，即阻断区对应的区域没有二维电子气，二维电子气被耗尽。有源区为半导体器件的工作区域，其下形成有2DEG，在半导体工作过程中在有源区内产生大量热量，而阻断区对应的区域为半导体器件的非工作区域，其下没有2DEG，在半导体器件工作过程中，有源区产生的热量可以向阻断区对应的区域扩散，从而阻断区对应的区域成为半导体器件的热量耗散区域，可以有效降低半导体器件工作过程中有源区内的热积累，降低半导体器件的结温，保证半导体器件性能稳定，同时提升半导体器件的使用寿命。
S140、在所述多层半导体层远离所述衬底的一侧制备源极、栅极和漏极；在所述栅极延伸方向的垂直方向上，每个所述阻断区的延伸宽度大于或者等于相邻所述源极与所述漏极内侧边缘之间的距离。
示例性的，源极与漏极与多层半导体层形成欧姆接触，栅极与多层半导体层形成肖特基接触。可选的，源极和漏极的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构。可选的，栅极的形状可以为矩形，还可以为T型。
可选的，在栅极延伸方向的垂直方向上，每个阻断区的宽度大于或者等于相邻源极与漏极内侧边缘之间的距离，保证半导体器件工作过程中产生的热量可以充分向阻断区扩散，更好降低半导体器件工作过程中有源区内的热积累，降低半导体器件的结温。
综上，本发明实施例提供的半导体器件的制备方法，通过在半导体器件的有源区内制备多个阻断区，在垂直多层半导体层的方向上，每个阻断区贯穿二维电子气，同时每个阻断区每个阻断区的延伸宽度大于或者等于相邻源极与漏极内侧边缘之间的间距距离，阻断区对应的区域是半导体器件的非工作区域，不会产生热量，有源区工作产生的热量可以向阻断区对应的区域扩散，从而阻断区对应的区域成为半导体器件的热量耗散区域，可以有效降低半导体器件工作过程中的热积累，降低半导体器件的结温，保证半导体器件性能稳定，同时提升半导体器件的使用寿命。
可选的，在多层半导体层的有源区内制备多个阻断区，可以包括：
采用台面刻蚀工艺或者离子注入工艺在多层半导体层的有源区内制备多个阻断区。
示例性的，可以从距离二维电子气较近的一侧，例如从势垒层一侧对多层半导体层进行台面刻蚀，在多层半导体层的有源区内制备多个阻断区；或者采用离子注入工艺，向多层半导体层中注入与2DEG极性相反的带电离子(例如空穴)形成阻断区。
可选的，本发明实施例提供的半导体层还可以包括围绕有源区的无源区以及位于无源区内且位于多层半导体层远离所述衬底一侧的栅电极和漏电极；
本发明实施例提供的制备方法还可以包括：
在源极下方的多层半导体层和衬底上制备通孔，在衬底远离多层半导体层的一侧制备背面金属，源极通过通孔和背面金属接地；
在无源区制备栅极互连线，栅电极通过栅极互连线与有源区内的栅极连接；
在无源区制备漏极互联金属，漏电极通过漏极互联金属与有源区内的漏极连接。
示例性的，通过制备通孔和背面金属，可以实现有源区内的源极接地；通过制备栅极互连线，可以实现有源区内的栅极与无源区内的栅电极的电连接；通过制备漏极互联金属，可以实现有源区内的漏极与无源区内的漏电极的电连接，进而实现有源区与无源区的连接，保证半导体器件正常工作。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层的有源区内的多个阻断区，沿垂直所述多层半导体层的方向上，每个所述阻断区贯穿所述二维电子气，且所述阻断区对应的位置处二维电子气被耗尽；
位于所述多层半导体层远离所述衬底一侧的源极、栅极和漏极；在所述栅极延伸方向的垂直方向上，每个所述阻断区的延伸宽度大于或者等于相邻所述源极与漏极内侧边缘之间的距离；
还包括：
沿所述栅极的延伸方向，每个所述栅极的延伸长度为Wg，每个所述阻断区的延伸长度为S1，每个所述栅极在所述衬底上的垂直投影与n个所述阻断区在所述衬底上的垂直投影存在交叠区域；其中，n*S1<Wg/2。
2.根据权利要求1所述的半导体器件，其特征在于，在所述栅极延伸方向的垂直方向上，每个所述阻断区的延伸宽度小于或者等于相邻所述源极与漏极外侧边缘之间的距离。
3.根据权利要求1所述的半导体器件，其特征在于，每个所述栅极在所述衬底上的垂直投影与至少两个所述阻断区在所述衬底上的垂直投影存在交叠区域。
4.根据权利要求1-3任一项所述的半导体器件，其特征在于，多个所述阻断区包括第一类阻断区和第二类阻断区，在所述栅极延伸方向的垂直方向上，所述第一类阻断区与所述第二类阻断区错开设置。
5.根据权利要求4所述的半导体器件，其特征在于，沿所述栅极的延伸方向，两个所述第一类阻断区和与所述两个第一类阻断区交叠的栅极的两端距离分别为X1和X3，相邻两个所述第一类阻断区之间的距离为X2，其中，X1＝X3<X2。
6.根据权利要求4所述的半导体器件，其特征在于，沿所述栅极的延伸方向，两个所述第二类阻断区和与所述两个第二类阻断区交叠的栅极的两端距离分别为X4和X6，相邻两个所述第二类阻断区之间的距离为X5，其中，X4＝X6>X5。
7.根据权利要求1-3任一项所述的半导体器件，其特征在于，所述有源区还包括通孔，所述通孔贯穿所述源极下方的所述多层半导体层，所述阻断区包括第三类阻断区，所述第三类阻断区位于在所述栅极延伸方向的垂直方向上相邻的两个通孔之间。
8.根据权利要求7所述的半导体器件，其特征在于，在所述栅极延伸方向的垂直方向上，所述第三类阻断区的中心与所述通孔的中心位于同一直线上。
9.根据权利要求1所述的半导体器件，其特征在于，所述半导体层还包括围绕所述有源区的无源区以及位于所述无源区内且位于所述多层半导体层远离所述衬底一侧的栅电极和漏电极；
所述栅电极通过栅极互连线与所述有源区内的栅极连接；
所述漏电极通过漏极互联金属与所述有源区内的漏极连接。
10.根据权利要求1所述的半导体器件，其特征在于，所述多层半导体层包括：
位于所述衬底上的成核层；
位于所述成核层远离所述衬底一侧的缓冲层；
位于所述缓冲层远离所述成核层一侧的沟道层；
位于所述沟道层远离所述缓冲层一侧的势垒层，所述势垒层和所述沟道层形成异质结结构，在异质结界面处形成二维电子气。
11.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层的有源区内制备多个阻断区，沿垂直所述多层半导体层的方向上，每个所述阻断区贯穿所述二维电子气，且所述阻断区对应的位置处二维电子气被耗尽；
在所述多层半导体层远离所述衬底的一侧制备源极、栅极和漏极；在所述栅极延伸方向的垂直方向上，每个所述阻断区的延伸宽度大于或者等于相邻所述源极与漏极内侧边缘之间的距离；
还包括：
沿所述栅极的延伸方向，每个所述栅极的延伸长度为Wg，每个所述阻断区的延伸长度为S1，每个所述栅极在所述衬底上的垂直投影与n个所述阻断区在所述衬底上的垂直投影存在交叠区域；其中，n*S1<Wg/2。
12.根据权利要求11所述的制备方法，其特征在于，在所述多层半导体层的有源区内制备多个阻断区，包括：
采用台面刻蚀工艺或者离子注入工艺，在所述多层半导体层的有源区内制备多个阻断区。
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